[go: up one dir, main page]

KR960011956B1 - 내부 전원 강압 회로 - Google Patents

내부 전원 강압 회로 Download PDF

Info

Publication number
KR960011956B1
KR960011956B1 KR1019920015653A KR920015653A KR960011956B1 KR 960011956 B1 KR960011956 B1 KR 960011956B1 KR 1019920015653 A KR1019920015653 A KR 1019920015653A KR 920015653 A KR920015653 A KR 920015653A KR 960011956 B1 KR960011956 B1 KR 960011956B1
Authority
KR
South Korea
Prior art keywords
current
circuit
current mirror
power supply
transistor
Prior art date
Application number
KR1019920015653A
Other languages
English (en)
Other versions
KR930005029A (ko
Inventor
도시오 고무로
Original Assignee
니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니뽄 덴끼 가부시끼가이샤, 세끼모또 다다히로 filed Critical 니뽄 덴끼 가부시끼가이샤
Publication of KR930005029A publication Critical patent/KR930005029A/ko
Application granted granted Critical
Publication of KR960011956B1 publication Critical patent/KR960011956B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Abstract

내용없음.

Description

내부 전원 강압 회로
제 1 도는 본 발명의 제 1 실시예를 설명하기 위한 내부 전원 강압 회로의 회로도.
제 2 도는 제 1 도에 도시하는 내부 전원 강압 회로를 사용하는 반도체 메모리 장치를 도시하는 회로도.
제 3 도는 제 1 도 및 제 2 도의 동작을 설명하기 위한 동작 파형도.
제 4 도는 본 발명의 제 2의 실시예를 설명하기 위한 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
QP11∼QP13, QP41∼QP46: P형 MOS 트랜지스터
Qn11∼Qn14, Qn41∼Qn49: N형 MOS 트랜지스터
VR: 기준 전위 D, DB: 비트선
VD: 전원 전위 CS: 콘덴서
본 발명은 내부 전원 강압 회로에 관한 것으로, 특히 소비전류를 저감하는 내부 전원 강압 회로에 관한 것이다.
근래, 반도체 장치에서는 장치내부의 소비 전력을 삭감하기 위해서 내부 전원 강압 회로에 의해 강압된 전원이 쓰이고 있다. 예컨대, 반도체 메모리 장치에선 감지 증폭기 구동 회로에 공급되는 전원 전압을 강압하기 위한 내부 전원 강압 회로가 설치되어 있다.
이 내부 전원 강압 회로는 활성화 신호에 따라서 동작이 제어되고 있다. 구체적으로는 활성화 신호가 전류 리미터 수단이 되는 트랜지스터의 도통을 제어하고 있다. 이 전류 리미터 트랜지스터가 도통 상태로 되면 내부 전원 강압 회로가 활성화 상태로 되어 강압된 전압이 발생한다.
종래의 내부 전원 강압 회로는 대응 특성을 좋게 하기 위해서 전류 리미터 트랜지스터에 흐르는 전류 값이 크게 되도록 설정할 필요가 있다. 즉, 신속하게 내부 전원 강압 회로에서 필요로 하는 전압이 발생하도록 전류 리미터 트랜지스터에 흐르는 전류값을 크게 함으로써 내부 전원 강압 회로내의 구동 전류의 양을 크게 하고 회로의 동작속도를 빠르게 하고 있다.
그러나, 이같은 내부 전원 강압 회로에선 전류 리미터 트랜지스터에 흐르는 전류가 항상 많으므로 장치 전체의 소비 전류가 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 응답 속도의 감소를 동반하지 않고 소비 전류의 삭감이 가능한 내부 전원 강압회로를 제공하는 데 있다.
본 발명의 내부 전원 강압 회로는 전류 미러 증폭기(current mirror Amp)와, 이 전류 미러 증폭기의 출력을 게이트로 수신하고 드레인이 출력단에 접속되어 있는 구동 트랜지스터와, 전류 미러 앰프와 직렬로 접속되어 제어 신호에 따라서 전류 미러 앰프에 흐르는 전류량을 제어하는 전류 리미터 수단을 갖는다.
바람직하게는, 전류 미러 회로와, 이 전류 미러 회로에 흐르는 전류량을 제어하는 복수의 전류 리미터 트랜지스터로서 적어도 2종류의 활성화 신호중의 어느 하나가 게이트에 공급되고 병렬로 배치된 복수의 트랜지스터와, 전류 미러 회로와 복수의 전류 리미터 트랜지스터간에 설치된 차동쌍을 구성하는 제 1 및 제 2 의 트랜지스터와, 전류 미러 회로의 출력을 게이트로 수신하고 전원과 출력단간에 설치된 구동 트랜지스터를포함하고, 출력단이 제 1의 트랜지스터(1)의 게이트에 접속되며 기준 전압이 제 2의 트랜지스터(2)의 게이트에 공급된다.
본 발명의 상기 언급된 목적 및 다른 목적, 특성 및 장점은 첨부 도면과 함께 다음의 본 발명의 상세한 설명에 따라서 보다 명확해질 것이다.
제 1 도를 참조로 하여 본 발명의 실시예를 설명한다. 본 실시예에 의한 내부 전원 강압 회로는 전류 미러회로를 구성하는 P형 MOS 트랜지스터(QP11, QP12)와, 이 전류 미러 회로에 흐르는 전류량을 제어하는 2개의 전류 리미터 트랜지스터로서 각각 제 1 활성화 신호(ØA), 제 2 활성화 신호(ØD)가 게이트에 공급되는 N형 MOS 트랜지스터(Qn13, Qn14)와, 전류 미러 회로와 전류 리미터 트랜지스터간에 설치된 차동쌍을 구성하는 N형 MOS 트랜지스터(Qn11, Qn12)와, 전류 미러 회로의 출력을 게이트로 수신하고 전원과 출력단 사이에 설치된 P형 MOS 트랜지스터(QP13)를 포함하며, 출력단이 N형 MOS 트랜지스터(Qn11)의 게이트에 접속되고, 기준 전압(VR)이 N형 MOS 트랜지스터(Qn12)의 게이트에 공급되어 있다.
본 실시예에선 제 1 도에 도시하는 내부 전원 감압 회로의 출력(VD)을 감지 증폭기 구동 회로의 전원으로 하는 반도체 메모리 장치를 일예로 하여 그 동작을 설명한다. 제 2 도는 이 반도체 메모리 장치의 일부 구성을 도시하고 있다. 감지 증폭기 구동 회로는 트랜지스터(QP41, Qn41, Qn42, Qn43, Qn44) 및 인버터( I )를 포함하여 구성되고 감지 증폭기에 공급하는 전원 전압(ØSP,ØSN)을 발생한다.
(ØSP,ØSN)가 공급되는 감지 증폭기는 트랜지스터(QP42, QP43, Qn45, Qn46)에 의해 구성되며 비트선쌍(D, DB)의 전위차를 증폭한다.
제 3 도를 참조하여 제 1 도, 제 2 도에 도시하는 반도체 메모리 장치의 동작을 설명한다. 시각 t1 이전은 선충전 신호(ØP)가 하이 레벨이므로 제 2 도에 도시하는 반도체 메모리 장치는 선충전 상태이다. 따라서(ØSP,ØSN) 및 비트선(D, DB)은 선충전 전위(VH)로 되어 있다.
또한, 이 시각에선 제 1 활성화 신호(ØA) 및 제 2 활성화 신호(ØD)는 모두 저레벨이므로 전류 리미터 트랜지스터(Qn13, Qn14)는 모두 비도통 상태이다. 따라서, 내부 강압 회로는 비활성 상태이며 구동 트랜지스터(QP13)도 비도통 상태이다.
시각 t2로 되면 선충전 신호(ØP)가 OV로 변화하므로 트랜지스터(Qn41, Qn43, Qn44, Qn47, Qn48)가 오프 상태로 된다.
다음에 시각 t2에서 워드선 선택 신호(ØW)가 하이 레벨이 되므로 메모리 셀을 구성하는 트랜지스터(Qn4)가 온되어, 콘덴서(CS)와 비트선(D)이 접속되고, (CS)에 격납되어 있는 전하에 따라서 비트선(D, DB)에 전위차가 생긴다. 제 3 도에선 메모리 셀이 1(하이 레벨)의 데이타가 격납되어 있는 예를 도시하고 있다.
시각 t3이 되면 제 1 활성화 신호(ØA) 및 제 2 활성화 신호(ØD)가 모두 하이레벨이 되므로 전류 리미터 트랜지스터(Qn13, Qn14)가 동시에 온 상태로 되며, 내부 전원 강압 회로의 전류 미러 회로에는 큰전류가 흘러 이 회로는 신속하게 감지 증폭기 구동 회로로의 전압 공급 준비가 갖추어진다.
시각 t4에서 감지 증폭기 활성화 신호(ØS)가 하이레벨로 되므로 감지 증폭기 구동 회로를 구성하는 트랜지스터(QP41, Qn42)가 온 상태로 되며, (ØSP,ØSN)의 전위가 각각 (VD)와 접지 레벨(OV)로 된다. 따라서, 감지 증폭기가 비트선(D, DB)의 전위차의 증폭을 개시한다. 감지 증폭기가 증폭 동작을 개시하면 전원 전위(VD)는 전원 전압 공급동작에 의해서 일단 강하하기 시작한다. 그러나, VD가 강하하면 내부 전원 강압회로에서의(Qn11)의 게이트 전위가 (Qn12)의 게이트에 공급하고 있는 기준 전압(VR)보다 낮아지므로(QP13)의 게이트 전위가 내려가며 그 전류 공급 능력이 상승한다. 그때문에(VD)의 전위 강하는 어느 값에서 멈추며, 그 이후는 상승한다. 그와 더불어 구동 신호(ØSP) 및 비트선(D)의 전위도 상승하기 시작한다.
(VD)의 전위는 상승해도 그 값이 기준 전위(VR)를 넘어서면 (Qn11)의 게이트 전위가 (Qn12)의 게이트 전위(VR)보다 높아지므로 (QP13)의 게이트 전위가 상승하여 (QPl3)이 오프 상태로 되며 결과적으로 (VD)의 전위는 (VR)(=Vint)로 된다(시각 t5).
다음에, 감지 증폭기의 증폭 동작이 완료하는 시각 t6에서 제 2 활성화 신호(ØD)가 저레벨이 되고 전류리미터 트랜지스터중 (Qn14)만이 오프로 되므로 내부 전원 강압 회로의 전류 미러 회로에 흐르는 전류량이 감소된다. 따라서, 시각 t6 이후는 장치 전체의 소비 전류가 저감된다.
이상, 설명한 바와같이 본 실시예에 의하면 감지 증폭기가 활성화되는 초기 단계(시각 t6 까지)에서 내부 전원 강압 회로의 전류 리미터 트랜지스터(Qn13, Qn14)가 모두 온 상태이므로, 전원 전압(VD)의 강하, 상승을 제어하고 그 회복을 빠르게 할 수 있다. 한편, 감지 증폭기의 증폭 동작 종료 등에 의해 내부 전원 강압 회로의 고속 동작이 필요하지 않을 때에는 전류 리미터 트랜지스터중(Qn14)만을 오프상태로 함으로써 소비전류를 삭감하는 것이 가능해진다. 또한, 본 실시예에서는 전류 리미터 트랜지스터가 2개인 경우에 대해 설명하였지만 트랜지스터를 3개 이상으로 하고 필요한 전류량에 따라서 이들 트랜지스터의 도통을 제어하면 더욱 세밀한 소비 전류 제어가 가능하다.
다음에 본 발명의 제 2 의 실시예에 대해서 제 4 도를 참조로 하여 설명한다. 본 실시예에선 내부 전원 강압 회로의 전류 리미터 트랜지스터를 제 1 의 실시예와는 달리 1개의 트랜지스터로 구성하고 있다. 이 1개의 전류 리미터 트랜지스터의 활성화 신호(ØB)는 고전위, 중간 전위 및 저 레벨의 3값을 나타내는 신호로 되어 있다.
시각 t3에서 활성화 신호(ØB)가 하이레벨로 되므로, 전류 리미터 트랜지스터가 온 상태에 있다. 이경우 전류 리미터 트랜지스터의 전류 공급 능력은 제 1의 실시예의 (Qn13, Qn14)가 모두 온되는 상태와 마찬가지다. 따라서, 내부 전원 강압 회로의 전류 미러 회로에는 큰 전류가 흐르게 된다.
시각 t6에서 제어 신호(ØB)가 중간 전위(1/2 Vint)로 되므로 전류 러미터 트랜지스터에 흐르는 전류는 감소되며 내부 전원 가압회로의 소비 전류가 감소된다. 또한, 이 이외의 동작은 제 1의 실시예와 같으므로 동작 설명은 생략한다.
이상 설명한 바와같이 본 실시예에서도 활성화 신호에 따라서 내부 전원 강압 회로에 흐르는 전류량을 제어하는 것이 가능하므로 제 1의 실시예와 마찬가지의 효과를 얻을 수 있다.
제 1 및 제 2의 실시예에선 감지 증폭기에 대한 내부 전압 강압 회로를 예로 설명했지만 본 발명은 이것에 한정되지 않고, 다른 주변 회로에 대한 내부 전원 강압 회로에서도 적용할 수 있다. 예컨대, 자동 재생(auto refresh) 기능을 갖는 DRAM 에서, 통상의 액세스시엔 큰 전류가 흐르며, 자동 재생시가 되면 전류 리미터의 전류값을 내리고 소비 전력을 삭감하는 것이 가능해진다.
비록 본 발명이 특정 실시예에 관하여 설명되었다 할지라도, 이 설명은 한정하는 의미로 해석되어서는 안된다. 개시된 실시예의 다양한 변화는 본 발명의 설명을 참조하면 당업자에게 명백해질 것이다. 따라서, 첨부된 청구범위는 본 발명의 참된 범위내에 속하는 임의의 변화 또는 실시예를 포함할 것이다.

Claims (4)

  1. 전류 미러증폭기(QP11, QP12)와; 상기 전류 미러 증폭기의 출력에 접속된 게이트와, 출력 단자에 접속된 드레인을 갖는 구동 트랜지스터(QP13) 및; 상기 전류 미러 증폭기에 직렬로 접속되어 신호 제어에 의해 상기 전류 미러 증폭기를 통해 흐르는 전류량을 제어하는 전류 리미터 수단(Qn13, Qn14)을 포함하는 내부전원 강압회로로서, 상기 전류 리미터 수단은 병렬로 접속된 다수의 리미터 트랜지스터(Qn13, Qn14)로 구성되며, 상기 리미터 트랜지스터의 게이트에는 적어도 2종류의 제어 신호중 한 신호가 각각 공급되는 것을 특징으로 하는 내부 전원 강압 회로.
  2. 전류 미러 회로는(QP11, QP12)와; 병렬로 접속된 다수의 전류 리미터 트랜지스터(Qn13, Qn14)로서 적어도 두 종류의 활성화 신호(ØA, QD)중 한 신호가 게이트에 공급됨으로써 상기 전류 미러 회로에 흐르는 전류량을 제어하는 다수의 전류 리미터 트랜지스터(Qn13, Qn14)와; 상기 전류 미러 회로와 상기 다수의 전류 리미터 트랜지스터 사이에 제공되어 차동쌍을 구성하는 제 1 및 제 2 트랜지스터(Qn11, Qn12) 및; 전원과 출력단자(VD) 사이에 제공되며 상기 전류 미러 회로의 출력에 접속된 게이트를 갖는 구동 트랜지스터(QP13)를 포함하는데, 상기 출력 단자는 상기 제 1 트랜지스터(Qn11)의 게이트에 접속되고, 상기 제 2 트랜지스터의 게이트에는 기준 전압(VR)이 공급되는 것을 특징으로 하는 내부 전원 강압 회로.
  3. 전류 미러 증폭기(QP11, QP12)와; 상기 전류 미러 증폭기의 출력에 접속된 게이트와, 출력 단자(VD)에 접속된 드레인을 갖는 구동 트랜지스터(QP13) 및; 상기 전류 미러 증폭기에 직렬로 접속되어 신호 제어(ØA,ØD)에 의해 상기 전류 미러 증폭기를 통해 흐르는 전류량을 제어하는 전류 리미터 수단(Qn13, Qn14)을 포함하는 내부 전원 강압 회로로서, 상기 전류 리미터 수단의 전류량은 상기 출력 단자에 접속된 연속 회로의 동작 개시에서부터 소정 시간 경과 후에 소정의 전류량으로 감소하고, 상기 신호 제어는 복수의 신호로서, 소정 시간 경과 후에 적어도 한 신호(ØD)가 변화하는 복수의 신호에 의해 이루어지는 것을 특징으로 하는 내부 전원 강압 회로.
  4. 제 3 항에 있어서, 상기 연속 회로는 감지 증폭기 구동회로인 것을 특징으로 하는 내부 전원 강압 회로.
KR1019920015653A 1991-08-30 1992-08-29 내부 전원 강압 회로 KR960011956B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3244853A JPH0562481A (ja) 1991-08-30 1991-08-30 半導体記憶装置
JP91-244853 1991-08-30

Publications (2)

Publication Number Publication Date
KR930005029A KR930005029A (ko) 1993-03-23
KR960011956B1 true KR960011956B1 (ko) 1996-09-06

Family

ID=17124958

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920015653A KR960011956B1 (ko) 1991-08-30 1992-08-29 내부 전원 강압 회로

Country Status (3)

Country Link
US (1) US5451897A (ko)
JP (1) JPH0562481A (ko)
KR (1) KR960011956B1 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG54603A1 (en) * 1996-12-13 1998-11-16 Texas Instruments Inc Current limiting circuit and method that may be shared among different circuitry
JPH10228770A (ja) * 1997-02-14 1998-08-25 Mitsubishi Electric Corp 半導体集積回路
DE19713832C1 (de) * 1997-04-03 1998-11-12 Siemens Ag Eingangsverstärker für Eingangssignale mit steilen Flanken
US6232824B1 (en) 1999-05-14 2001-05-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device capable of suppressing transient variation in level of internal power supply potential
JP2002157882A (ja) * 2000-11-20 2002-05-31 Mitsubishi Electric Corp 半導体記憶装置
CN1398031A (zh) * 2001-07-16 2003-02-19 松下电器产业株式会社 电源装置
JP3874247B2 (ja) * 2001-12-25 2007-01-31 株式会社ルネサステクノロジ 半導体集積回路装置
KR100452319B1 (ko) * 2002-05-10 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법
US7180363B2 (en) * 2004-07-28 2007-02-20 United Memories, Inc. Powergating method and apparatus
JP2012099199A (ja) 2010-11-05 2012-05-24 Elpida Memory Inc 半導体装置及びその制御方法
WO2012079090A2 (en) * 2010-12-10 2012-06-14 Marvell World Trade Ltd Fast power up comparator
JP5727211B2 (ja) 2010-12-17 2015-06-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
WO2019070820A1 (en) 2017-10-03 2019-04-11 Ag Leader Technology APPARATUS FOR MEASURING CONTROLLED AIR PULSES FOR AGRICULTURAL PLANTERS AND ASSOCIATED SYSTEMS AND METHODS
US11523554B2 (en) 2019-01-25 2022-12-13 Ag Leader Technology Dual seed meter and related systems and methods
US11877530B2 (en) 2019-10-01 2024-01-23 Ag Leader Technology Agricultural vacuum and electrical generator devices, systems, and methods

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4990862A (en) * 1986-02-24 1991-02-05 Sony Corporation Output stage for solid-state image pick-up device
JPH0193207A (ja) * 1987-10-02 1989-04-12 Nec Corp 演算増幅器
US4999519A (en) * 1987-12-04 1991-03-12 Hitachi Vlsi Engineering Corporation Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier
US4935702A (en) * 1988-12-09 1990-06-19 Synaptics, Inc. Subthreshold CMOS amplifier with offset adaptation
JPH0519914A (ja) * 1991-07-17 1993-01-29 Sharp Corp 半導体装置の内部降圧回路
JPH0564424A (ja) * 1991-08-28 1993-03-12 Sharp Corp 半導体装置の電圧降下回路

Also Published As

Publication number Publication date
KR930005029A (ko) 1993-03-23
US5451897A (en) 1995-09-19
JPH0562481A (ja) 1993-03-12

Similar Documents

Publication Publication Date Title
KR960011956B1 (ko) 내부 전원 강압 회로
KR0166402B1 (ko) 반도체 집적회로
US5164621A (en) Delay device including generator compensating for power supply fluctuations
US8014224B2 (en) Semiconductor device
KR100236815B1 (ko) 부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치
KR910005599B1 (ko) 고밀도 반도체 메모리장치의 전원 공급전압 변환회로
KR100643620B1 (ko) 메모리 장치
KR100190763B1 (ko) 차동 증폭기
KR0129790B1 (ko) 개량된 증폭기 회로와 그것을 이용한 반도체 기억장치
US5587648A (en) Power supply circuit for generating an internal power supply potential based on an external potential
KR890003373B1 (ko) 씨모오스 반도체 메모리 장치의 입출력 회로
US5519662A (en) Semiconductor memory device
JPH08147974A (ja) クロッキング回路
US20020075067A1 (en) Semiconductor integrated circuit
KR960000896B1 (ko) 반도체 집적회로장치
US6166945A (en) Method for controlling memory cell having long refresh interval
KR100282761B1 (ko) I/o 클램프 회로를 구비한 반도체 메모리 장치
US5889717A (en) Dynamic random access memory
JP2623257B2 (ja) ダイナミック型半導体記憶装置
JPH05198191A (ja) 半導体読み出し専用メモリのセンス増幅回路
KR910006475B1 (ko) 반도체장치의 전압변환회로
JP3086903B2 (ja) 電流感知増幅器
JP2780882B2 (ja) 半導体記憶装置のイコライズ回路
JPH06103782A (ja) Ｍｏｓ型スタティックｒａｍ
JPH06282986A (ja) 半導体メモリ

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19920829

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19920829

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19951124

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19960812

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19961130

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19970108

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19970108

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19990902

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20000901

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20010829

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20020822

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20030825

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20030825

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee