JPH06103782A

JPH06103782A - Ｍｏｓ型スタティックｒａｍ

Info

Publication number: JPH06103782A
Application number: JP4248310A
Authority: JP
Inventors: Kazuto Koyou; 和人古用
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-17
Filing date: 1992-09-17
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】ＭＯＳ型スタティックＲＡＭに関し、スタンバ
イ時における消費電力の低減化を求める場合には、これ
を行うことができ、セルとして十分なソフトエラー耐量
の確保を求める場合には、これを行うことができるよう
にする。【構成】動作モード時、ＶＣＣ≧４×Ｖthとされた場
合、ｎＭＯＳトランジスタ５５＝ＯＮとし、セルに対し
てセルデータ保持電圧ＶcellとしてＶＣＣ−Ｖthを印加
し、セルデータ保持モード時、ＶＣＣ＜４×Ｖthとされ
た場合、ｎＭＯＳトランジスタ４９＝ＯＦＦとし、セル
に対してセルデータ保持電圧Ｖcellとして外部電源電圧
ＶＣＣを印加する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フリップフロップを記
憶素子として構成されるスタティックＲＡＭ（static r
andom access memory）のうち、ＭＯＳトランジスタを
使用して構成される、いわゆるＭＯＳ型スタティックＲ
ＡＭに関する。

【０００２】近年、ＭＯＳ型スタティックＲＡＭは、セ
ル（メモリセル）の微細化、大容量化が進み、セルのソ
フトエラー耐量の低下や、スタンバイ時の電流の増加と
いう不都合を招いており、その対策が緊急の課題とされ
ている。

【０００３】

【従来の技術】従来、ＭＯＳ型スタティックＲＡＭとし
て、例えば、図１０に示すような、いわゆる高抵抗負荷
形セルを備えたものが知られている。

【０００４】図中、１は記憶素子をなすフリップフロッ
プであり、２は外部から供給される外部電源電圧をチッ
プ内部で降圧してなる内部降圧電圧ＶＤＤを供給するＶ
ＤＤ線、３、４は駆動素子をなすｎＭＯＳトランジス
タ、５、６はリーク補償用の高抵抗である。

【０００５】また、７、８はセル選択用のｎＭＯＳトラ
ンジスタ、ＷＬはロウデコーダ（図示せず）に接続され
たワード線、ＢＬ、／ＢＬはコラム選択ゲート（図示せ
ず）に接続されたビット線対である。

【０００６】ここに、例えば、ノード９＝「Ｈ」の場
合、ｎＭＯＳトランジスタ４＝ＯＮ、ノード１０＝
「Ｌ」、ｎＭＯＳトランジスタ３＝ＯＦＦで、ノード９
＝「Ｈ」が維持される。

【０００７】この場合、リーク補償用の高抵抗５は、Ｖ
ＤＤ線２からノード９に対して電流を供給し、リークに
よるノード９の電位の低下を補償する機能を果たすこと
になる。

【０００８】また、この場合、ｎＭＯＳトランジスタ４
＝ＯＮであるから、ＶＤＤ線２から高抵抗６及びｎＭＯ
Ｓトランジスタ４を介して接地に電流が流れるが、この
電流がセルデータを保持するための電流、いわゆるセル
データ保持電流として消費されることになる。

【０００９】これに対して、ノード１０＝「Ｈ」の場
合、ｎＭＯＳトランジスタ３＝ＯＮ、ノード９＝
「Ｌ」、ｎＭＯＳトランジスタ４＝ＯＦＦで、ノード１
０＝「Ｈ」が維持される。

【００１０】この場合、リーク補償用の高抵抗６は、Ｖ
ＤＤ線２からノード１０に対して電流を供給し、リーク
によるノード１０の電位の低下を補償する機能を果たす
ことになる。

【００１１】また、この場合、ｎＭＯＳトランジスタ３
＝ＯＮであるから、ＶＤＤ線２から高抵抗５及びｎＭＯ
Ｓトランジスタ３を介して接地に電流が流れるが、この
電流がセルデータ保持電流として消費されることにな
る。

【００１２】

【発明が解決しようとする課題】ここに、高抵抗５、６
の抵抗値を大きくする場合には、セルデータ保持電流を
低減することができるが、ノード９がＨレベルとされる
場合に、このノード９のＨレベルを維持するためには、
ノード９に対して１０〜１００ｆＡの電流を流す必要が
あり、また、ノード１０がＨレベルとされる場合には、
このノード１０のＨレベルを維持するために、ノード１
０に対して１０〜１００ｆＡの電流を流す必要がある。

【００１３】このため、これら高抵抗５、６の抵抗値を
大きくするにも一定の限界があり、このことが、セルの
大容量化を図ると、セルデータ保持電流が増加してしま
う原因となっていた。

【００１４】このセルの大容量化によるセルデータ保持
電流の増加は、スタンバイ状態時において消費される電
力の殆どをセルデータ保持電流によるものとしている、
いわゆる低消費電力型のＭＯＳ型スタティックＲＡＭに
おいて、特に、深刻な問題となっている。

【００１５】また、セルの微細化によるノード９、１０
の寄生容量の低下に伴い、ノード９、１０のうち、Ｈレ
ベルとされるノードにチャージされる電荷量が減少し、
これが、セルのソフトエラー耐量を低下させる原因とな
っていた。

【００１６】このセルの微細化によるソフトエラー耐量
の低下は、ノード９、１０のうち、Ｈレベルとされるノ
ードに印加される電圧を低くすると、更に大きくなるの
で、外部電源電圧を降圧してなる降圧電圧をセルに供給
するようにしているＭＯＳ型スタティックＲＡＭにおい
て、特に、深刻な問題となっている。

【００１７】本発明は、かかる点に鑑み、スタンバイ時
における消費電力の低減化を求める場合には、これを行
うことができ、セルとして十分なソフトエラー耐量の確
保を求める場合には、これを行うことができるようにし
たＭＯＳ型スタティックＲＡＭを提供することを目的と
する。

【００１８】

【課題を解決するための手段】図１は本発明の原理説明
図であり、本発明によるＭＯＳ型スタティックＲＡＭ
は、外部から供給される外部電源電圧ＶＣＣの変化に対
応して電圧値の異なる複数の電圧Ｖ₁、Ｖ₂・・・Ｖ_nを
出力する電源回路１１と、この電源回路１１から出力さ
れる複数の電圧Ｖ₁、Ｖ₂・・・Ｖ_nの中から一の電圧を
選択し、この選択した電圧を、セルデータ保持電圧とし
て、セル１２を構成するフリップフロップ１３に供給す
る選択回路１４とを備えて構成される。

【００１９】なお、１５₁、１５₂・・・１５_nは選択回
路１４を構成するスイッチ素子、Ｓ₁、Ｓ₂・・・Ｓ_nは
スイッチ素子１５₁、１５₂・・・１５_nのＯＮ、ＯＦＦ
を制御するスイッチ制御信号、１６、１７はセル選択用
のｎＭＯＳトランジスタ、ＷＬはワード線、ＢＬ、／Ｂ
Ｌはビット線である。

【００２０】

【作用】スタンバイ時における消費電力の低減化を求め
る場合には、セルデータ保持電圧として、電源回路１１
から出力される複数の電圧Ｖ₁、Ｖ₂・・・Ｖ_nの中から
電圧値の低いものを選択するように制御する。

【００２１】また、セルとして十分なソフトエラー耐量
を確保する場合には、セルデータ保持電圧として、電源
回路１１から出力される複数の電圧Ｖ₁、Ｖ₂・・・Ｖ_n
の中から電圧値の高いものを選択するように制御する。

【００２２】

【実施例】以下、図２〜図９を参照して、本発明の第１
実施例及び第２実施例について説明する。

【００２３】第１実施例・・図２〜図６図２は本発明の第１実施例の要部を示すブロック図であ
り、１８はチップ本体、１９、２０はロウアドレス信号
Ａ０、Ａ１が入力されるロウアドレス信号入力端子であ
る。

【００２４】また、２１はロウアドレス信号入力端子１
９、２０を介して入力されたロウアドレス信号Ａ０、Ａ
１を波形整形し、これらロウアドレス信号Ａ０、Ａ１を
相補信号化してなる内部ロウアドレス信号ａ０、／ａ
０、ａ１、／ａ１を出力するロウアドレスバッファであ
る。

【００２５】また、２２はロウアドレスバッファ２１を
介して入力されたロウアドレス信号Ａ０、Ａ１を内部ロ
ウアドレス信号ａ０、／ａ０、ａ１、／ａ１を使用して
デコードするロウデコーダ、２３はセルを配列してなる
セルアレイ部である。

【００２６】ここに、ロウアドレスバッファ２１、ロウ
デコーダ２２及びセルアレイ部２３は、具体的には、例
えば、図３に示すように構成される。図中、ＷＬ０〜Ｗ
Ｌ３はワード線、ＢＬ０〜／ＢＬ３はビット線、ＶＤＤ
は内部降圧電圧である。

【００２７】また、２４は高抵抗負荷型のセル、２５は
セル２４を構成する高抵抗負荷型のフリップフロップで
あり、これらフリップフロップ２５には、後述する電源
回路からセルデータ保持電圧Ｖcellが供給される。

【００２８】また、図２において、２６、２７はコラム
アドレス信号Ａ２、Ａ３が入力されるコラムアドレス信
号入力端子、２８はコラムアドレス信号入力端子２６、
２７を介して入力されたロウアドレス信号Ａ２、Ａ３を
波形整形し、これらコラムアドレス信号Ａ２、Ａ３を相
補信号化してなる内部コラムアドレス信号ａ２、／ａ
２、ａ３、／ａ３を出力するコラムアドレスバッファで
ある。

【００２９】また、２９はコラムアドレスバッファ２８
を介して入力されたコラムアドレス信号Ａ２、Ａ３を内
部コラムアドレス信号ａ２、／ａ２、ａ３、／ａ３を使
用してデコードするコラムデコーダである。

【００３０】また、ＣＬ０〜ＣＬ３はコラムデコーダ２
９から導出されたコラム選択信号線、３０はコラムデコ
ーダ２９から出力されるコラム選択信号に従ってコラム
の選択を行うコラム選択回路である。

【００３１】ここに、コラムアドレスバッファ２８、コ
ラムデコーダ２９及びコラム選択回路３０は、具体的に
は、例えば、図４に示すように構成される。なお、Ｄ
Ｂ、／ＤＢはデータバスである。

【００３２】また、図２において、３１はセルアレイ部
２３に書き込むためのデータＤＩを入力するためのデー
タ入力端子、３２はデータ入力端子３１を介して入力さ
れたデータＤＩを波形整形するデータ入力バッファであ
る。

【００３３】また、３３はデータ入力バッファ３２から
出力されたデータＤＩをロウアドレス信号Ａ０、Ａ１及
びコラムアドレス信号Ａ２、Ａ３により指定されたセル
２４に書き込むためのライトアンプである。

【００３４】また、３４はチップ選択信号／ＣＳを入力
するためのチップ選択信号入力端子、３５はチップ選択
信号入力端子３４を介して入力されたチップ選択信号／
ＣＳを波形整形するチップ選択信号入力バッファであ
る。

【００３５】また、３６は書込み制御信号／ＷＥを入力
するための書込み制御信号入力端子、３７は書込み制御
信号入力端子３６を介して入力された書込み制御信号／
ＷＥを波形整形する書込み制御信号入力バッファであ
る。

【００３６】また、３８はセルアレイ部２３から読み出
されたデータを増幅するセンスアンプ、３９はセンスア
ンプ３８によって増幅されたデータを外部に出力するた
めのデータ出力バッファ、４０はデータ出力バッファか
らの出力データＤＯが出力されるデータ出力端子であ
る。

【００３７】ここに、データ入力バッファ３２、ライト
アンプ３３、チップ選択信号入力バッファ３５、書込み
制御信号入力バッファ３７、センスアンプ３８及びデー
タ出力バッファ３９は、具体的には、例えば、図５に示
すように構成される。

【００３８】また、図２において、４１はセル２４（図
３参照）用に設けられた電源回路であり、４２、４３は
外部から供給される外部電源電圧ＶＣＣを内部回路に供
給するＶＣＣ電源線、４４はダイオード接続されたｎＭ
ＯＳトランジスタである。

【００３９】即ち、このセル２４用に設けられた電源回
路４１は、ノード４５に外部電源電圧ＶＣＣを出力し、
ノード４６にＶＣＣ−Ｖth（ｎＭＯＳトランジスタのス
レッショルド電圧）を出力するように構成されている。

【００４０】また、４７は電源回路４１から出力される
２個の電圧、即ち、ＶＣＣ、ＶＣＣ−Ｖthから一の電圧
を選択し、この選択した電圧をセルデータ保持電圧Ｖce
llとしてセル２４を構成するフリップフロップ２５に供
給する選択回路であり、４８、４９はスイッチ素子をな
すｐＭＯＳトランジスタである。

【００４１】また、５０はｐＭＯＳトランジスタ４８、
４９のＯＮ、ＯＦＦ動作、即ち、選択回路４７の選択動
作を制御する選択制御回路をなす外部電源電圧検出回路
であり、５１はＶＣＣ電源線、５２〜５５はｎＭＯＳト
ランジスタ、５６、５７はクランプ抵抗、５８はインバ
ータである。

【００４２】ここに、図６は、外部電源電圧ＶＣＣと、
ノード４５の電圧、ノード４６の電圧、ノード５９の電
圧、ノード６０の電圧、ノード６１の電圧、セル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellとの関係を示した図であり、図中、線幅
を太くする実線６３が外部電源電圧ＶＣＣとセル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellとの関係を示している。

【００４３】即ち、この第１実施例では、ＶＣＣ≧４×
Ｖthとされた場合（動作モードとされた場合）、ｎＭＯ
Ｓトランジスタ５５のベースにはＶth以上の電圧が印加
され、ｎＭＯＳトランジスタ５５＝ＯＮ、ノード６０＝
「Ｌ」、ノード６１＝「Ｈ」とされる。

【００４４】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ４９＝ＯＮとなり、セル２
４を構成するフリップフロップ２５にはセルデータ保持
電圧ＶcellとしてＶＣＣ−Ｖthが印加され、データ保持
電流が抑えられ、スタンバイ時における消費電力の低減
化が図られる。

【００４５】これに対して、ＶＣＣ＜４×Ｖthとされた
場合（セルデータ保持モードとされた場合）には、ｎＭ
ＯＳトランジスタ５５のベースには接地電圧、０［Ｖ］
が印加され、ｎＭＯＳトランジスタ５５＝ＯＦＦ、ノー
ド６０＝「Ｈ」、ノード６１＝「Ｌ」とされる。

【００４６】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
Ｎ、ｐＭＯＳトランジスタ４９＝ＯＦＦとなり、セル２
４を構成するフリップフロップ２５にはセルデータ保持
電圧Ｖcellとして外部電源電圧ＶＣＣが印加され、セル
２４として十分なソフトエラー耐量が確保される。

【００４７】例えば、Ｖth＝０.９［Ｖ］とすると、Ｖ
ＣＣ≧４×０.９＝３.６［Ｖ］とされた場合には、セル
２４を構成するフリップフロップ２５にはセルデータ保
持電圧ＶcellとしてＶＣＣ−０.９［Ｖ］が印加され、
データ保持電流が抑えられ、スタンバイ時の消費電力の
低減化が図られる。

【００４８】これに対して、ＶＣＣ＜４×０.９＝３.６
［Ｖ］とされた場合には、セル２４を構成するフリップ
フロップ２５にはセルデータ保持電圧Ｖcellとして外部
電源電圧ＶＣＣが印加され、セル２４として十分なソフ
トエラー耐量が確保される。

【００４９】第２実施例・・図７〜図９図７は本発明の第２実施例の要部を示すブロック図であ
り、この第２実施例において、図２に示す電源回路４１
と回路構成の異なる電源回路６４が設けられている。

【００５０】この電源回路６４において、６５は外部電
源電圧ＶＣＣを昇圧してなる昇圧電圧を出力する昇圧電
圧発生回路であり、この昇圧電圧発生回路６５は、具体
的には、図８に示すように構成される。

【００５１】図中、６６は外部電源電圧入力端子、６７
〜６９はリング発振回路を構成するインバータ、７０は
コンデンサ、７１、７２はｎＭＯＳトランジスタ、７３
は昇圧電圧を出力する昇圧電圧出力端子であり、この昇
圧電圧発生回路６５からは昇圧電圧として、２ＶＣＣ−
２Ｖthが出力される。

【００５２】即ち、この第２実施例においては、電源回
路６４は、ノード４５に昇圧電圧、２ＶＣＣ−２Ｖthを
出力し、ノード４６に外部電源電圧ＶＣＣを出力するよ
うに構成されている。

【００５３】ここに、図９は、外部電源電圧ＶＣＣと、
ノード４５の電圧、ノード４６の電圧、ノード５９の電
圧、ノード６０の電圧、ノード６１の電圧、セル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellとの関係を示した図であり、図中、線幅
を太くする実線７４が外部電源電圧ＶＣＣとセル２４を
構成するフリップフロップ２５に供給されるセルデータ
保持電圧Ｖcellを示している。

【００５４】即ち、この第２実施例では、ＶＣＣ≧４×
Ｖthとされた場合（動作モードとされた場合）、ｎＭＯ
Ｓトランジスタ５５のベースにはＶth以上の電圧が印加
され、ｎＭＯＳトランジスタ５５＝ＯＮとなり、ノード
６０＝「Ｌ」、ノード６１＝「Ｈ」とされる。

【００５５】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ４９＝ＯＮとなり、セル２
４のフリップフロップ２５にはセルデータ保持電圧Ｖce
llとして外部電源電圧ＶＣＣが印加される。

【００５６】これに対して、ＶＣＣ＜４×Ｖthとされた
場合（セルデータ保持モードとされた場合）には、ｎＭ
ＯＳトランジスタ５５のベースには接地電圧、０［Ｖ］
が印加され、ｎＭＯＳトランジスタ５５＝ＯＦＦ、ノー
ド６０＝「Ｈ」、ノード６１＝「Ｌ」とされる。

【００５７】この結果、ｐＭＯＳトランジスタ４８＝Ｏ
Ｎ、ｐＭＯＳトランジスタ４９＝ＯＦＦとなり、セル２
４のフリップフロップ２５にはセルデータ保持電圧Ｖce
llとして昇圧電圧２ＶＣＣ−２Ｖthが印加される。

【００５８】例えば、Ｖth＝０.９［Ｖ］とすると、Ｖ
ＣＣ≧４×０.９＝３.６［Ｖ］とされた場合には、セル
２４を構成するフリップフロップ２５にはセルデータ保
持電圧Ｖcellとして外部電源電圧ＶＣＣ自体が印加され
る。

【００５９】これに対して、ＶＣＣ＜４×０.９＝３.６
［Ｖ］とされた場合には、セル２４を構成するフリップ
フロップ２５にはセルデータ保持電圧Ｖcellとして昇圧
電圧２ＶＣＣ−２×０.９［Ｖ］が印加され、セル２４
として十分なソフトエラー耐量が確保される。

【００６０】したがって、この第２実施例は、動作モー
ド時、外部から供給される外部電源電圧ＶＣＣを第１実
施例の場合よりも低くして、スタンバイ時における消費
電力を低減化する場合に適用して好適な例である。

【００６１】なお、上述の実施例においては、セルデー
タ保持電圧Ｖcellを選択する選択回路４７を制御する回
路として外部電源電圧検出回路５０を設けるようにした
場合について説明したが、この代わりに、外部電源電圧
を降圧する降圧回路から出力される降圧電圧を検出する
降圧電圧検出回路や、外部電源電圧を昇圧する昇圧回路
から出力される昇圧電圧を検出する昇圧電圧検出回路を
設け、これらによって選択回路４７を制御するようにし
ても良い。

【００６２】

【発明の効果】本発明によれば、電源回路１１から出力
される複数の電圧Ｖ₁、Ｖ₂・・・Ｖ_nの中から電圧値の
低い電圧をセルデータ保持電圧として選択するように制
御する場合には、スタンバイ時における消費電力を低減
化することができ、電源回路１１から出力される複数の
電圧Ｖ₁、Ｖ₂・・・Ｖ_nの中から電圧値の高い電圧を選
択するように制御する場合には、セルとして十分なソフ
トエラー耐量を確保することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１実施例の要部を示すブロック図で
ある。

【図３】本発明の第１実施例を構成するロウアドレスバ
ッファ、ロウデコーダ及びセルアレイ部の構成を具体的
に示す回路図である。

【図４】本発明の第１実施例を構成するコラムアドレス
バッファ、コラムデコーダ及びコラム選択回路の構成を
具体的に示す回路図である。

【図５】本発明の第１実施例を構成するデータ入力バッ
ファ、ライトアンプ、チップ選択信号入力バッファ、書
込み制御信号入力バッファ、センスアンプ及びデータ出
力バッファを具体的に示す回路図である。

【図６】本発明の第１実施例の動作を説明するための図
である。

【図７】本発明の第２実施例の要部を示すブロック図で
ある。

【図８】本発明の第２実施例を構成する昇圧電圧発生回
路の構成を具体的に示す回路図である。

【図９】本発明の第２実施例の動作を説明するための図
である。

【図１０】従来のＭＯＳ型スタティックＲＡＭが備える
セルの一例を示す回路図である。

【符号の説明】

１１電源回路１２セル１３フリップフロップ１４選択回路１５₁、１５₂、１５_n スイッチ素子Ｓ₁、Ｓ₂、Ｓ_n スイッチ制御信号

Claims

【特許請求の範囲】

【請求項１】外部から供給される外部電源電圧（ＶＣ
Ｃ）の変化に対応して電圧値の異なる複数の電圧
（Ｖ₁、Ｖ₂・・・Ｖ_n）を出力する電源回路（１１）
と、この電源回路（１１）から出力される前記複数の電
圧（Ｖ₁、Ｖ₂・・・Ｖ_n）の中から一の電圧を選択し、
この選択した電圧を、セルデータ保持電圧として、セル
（１２）を構成するフリップフロップ（１３）に供給す
る選択回路（１４）とを備えていることを特徴とするＭ
ＯＳ型スタティックＲＡＭ。
【請求項２】前記電源回路（１１）は、前記外部電源電
圧（ＶＣＣ）を降圧してなる降圧電圧を出力する降圧回
路を有し、前記複数の電圧（Ｖ₁、Ｖ₂・・・Ｖ_n）とし
て、前記外部電源電圧（ＶＣＣ）と前記降圧電圧とを出
力し、前記選択回路（１４）は、前記外部電源電圧（Ｖ
ＣＣ）が所定の値以上の場合には、前記降圧電圧を選択
し、前記外部電源電圧（ＶＣＣ）が所定の値よりも低い
場合には、前記外部電源電圧（ＶＣＣ）を選択するよう
に制御されることを特徴とする請求項１記載のＭＯＳ型
スタティックＲＡＭ。
【請求項３】前記電源回路（１１）は、前記外部電源電
圧（ＶＣＣ）を昇圧してなる昇圧電圧を出力する昇圧回
路を有し、前記複数の電圧（Ｖ₁、Ｖ₂・・・Ｖ_n）とし
て、前記外部電源電圧（ＶＣＣ）と前記昇圧電圧とを出
力し、前記選択回路（１４）は、前記外部電源電圧（Ｖ
ＣＣ）が所定の値以上の場合には、前記外部電源電圧
（ＶＣＣ）を選択し、前記外部電源電圧（ＶＣＣ）が所
定の値よりも低い場合には、前記昇圧電圧を選択するよ
うに制御されることを特徴とする請求項１記載のＭＯＳ
型スタティックＲＡＭ。
【請求項４】前記外部電源電圧（ＶＣＣ）を検出する外
部電源電圧検出回路を備え、この外部電源電圧検出回路
から出力される検出信号を前記選択回路（１４）の制御
信号としていることを特徴とする請求項１、２又は３記
載のＭＯＳ型スタティックＲＡＭ。
【請求項５】前記外部電源電圧（ＶＣＣ）に関連して電
圧値を変化させる前記外部電源電圧（ＶＣＣ）以外の電
圧を検出する電圧検出回路を設け、この電圧検出回路か
ら出力される検出信号を前記選択回路（１４）の制御信
号としていることを特徴とする請求項１、２又は３記載
のＭＯＳ型スタティックＲＡＭ。