JPH04259991A - 電流センスアンプ回路 - Google Patents
電流センスアンプ回路Info
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- 230000000295 complement effect Effects 0.000 claims description 17
- 230000003071 parasitic effect Effects 0.000 abstract description 27
- 239000003990 capacitor Substances 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 101000831616 Homo sapiens Protachykinin-1 Proteins 0.000 description 2
- 102100024304 Protachykinin-1 Human genes 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電流センスアンプ回路に
関し、特に半導体記憶装置に使用される電流センスアン
プ回路に関する。
関し、特に半導体記憶装置に使用される電流センスアン
プ回路に関する。
【０００２】
【従来の技術】通常、電流センスアンプ回路は半導体記
憶装置内に設けられた半導体記憶部に接続された読み出
し回路として使用される。すなわち、電流センスアンプ
は半導体記憶部から読み出された記憶情報に起因して微
小な電流が流れるか否かを識別し、その識別結果を論理
的に“１”または“０”の電気的なレベルを対応させる
ためのものである。
憶装置内に設けられた半導体記憶部に接続された読み出
し回路として使用される。すなわち、電流センスアンプ
は半導体記憶部から読み出された記憶情報に起因して微
小な電流が流れるか否かを識別し、その識別結果を論理
的に“１”または“０”の電気的なレベルを対応させる
ためのものである。
【０００３】図３は電流センスアンプ回路の従来例を示
す回路図、図４は従来の電流センスアンプ回路において
、半導体記憶部がアクセスされ電流の流れた時の動作波
形図である。図５は従来の電流センスアンプ回路におい
て、半導体記憶部がアクセスされ電流が流れないときの
動作波形図である。
す回路図、図４は従来の電流センスアンプ回路において
、半導体記憶部がアクセスされ電流の流れた時の動作波
形図である。図５は従来の電流センスアンプ回路におい
て、半導体記憶部がアクセスされ電流が流れないときの
動作波形図である。
【０００４】この電流センスアンプ回路は図３に示され
ているように、半導体記憶部のＮチャンネルトランジス
タ７のドレイン側Ｃ（以下、デジット線Ｃと称す）とデ
ジット線Ｃにシリアルに接続されたＮチャンネルトラン
ジスタ５（以下、Ｙセレクタ５と称す）のドレイン側Ｂ
に接続する構成に付随しており、電流センスアンプはカ
レントミラー回路を構成している。
ているように、半導体記憶部のＮチャンネルトランジス
タ７のドレイン側Ｃ（以下、デジット線Ｃと称す）とデ
ジット線Ｃにシリアルに接続されたＮチャンネルトラン
ジスタ５（以下、Ｙセレクタ５と称す）のドレイン側Ｂ
に接続する構成に付随しており、電流センスアンプはカ
レントミラー回路を構成している。
【０００５】すなわち、電流センスアンプは、Ｐチャン
ネルトランジスタ１，２と、相補性インバータ８と、相
補性インバータ８の出力信号をゲート入力とし相補性イ
ンバータ８の入力側とＹセレクタ５のドレイン側Ｂに接
続されたソースおよびＰチャンネルトランジスタ１のド
レイン側Ａに接続されたドレインを有するＮチャンネル
トランジスタ３と、Ｐチャンネルトランジスタ２と共に
レシオインバータを構成しているＮチャンネルトランジ
スタ４とで構成されている。
ネルトランジスタ１，２と、相補性インバータ８と、相
補性インバータ８の出力信号をゲート入力とし相補性イ
ンバータ８の入力側とＹセレクタ５のドレイン側Ｂに接
続されたソースおよびＰチャンネルトランジスタ１のド
レイン側Ａに接続されたドレインを有するＮチャンネル
トランジスタ３と、Ｐチャンネルトランジスタ２と共に
レシオインバータを構成しているＮチャンネルトランジ
スタ４とで構成されている。
【０００６】図４の時刻ｔ１に入力端子Ａ１，Ａ３にハ
イレベルが入力された場合、半導体記憶部のＮチャンネ
ルトランジスタ７が選択され、Ｎチャンネルトランジス
タ７がオン状態となりＹセレクタ５もオン状態となる。
イレベルが入力された場合、半導体記憶部のＮチャンネ
ルトランジスタ７が選択され、Ｎチャンネルトランジス
タ７がオン状態となりＹセレクタ５もオン状態となる。
【０００７】各接続点の動作は図４に示されているよう
に、接続点Ｂのレベルがデジット線Ｃの寄生容量９を充
電するために一瞬、相補性インバータ８の反転レベル以
下に低下し、デジット線Ｃの寄生容量９の充電完了後も
Ｎチャンネルトランジスタ７がオン状態なので、Ｙセレ
クタ５のドレインＢのレベルは相補性インバータ８の反
転レベルより少しだけ低くなる。
に、接続点Ｂのレベルがデジット線Ｃの寄生容量９を充
電するために一瞬、相補性インバータ８の反転レベル以
下に低下し、デジット線Ｃの寄生容量９の充電完了後も
Ｎチャンネルトランジスタ７がオン状態なので、Ｙセレ
クタ５のドレインＢのレベルは相補性インバータ８の反
転レベルより少しだけ低くなる。
【０００８】接続点Ａのレベルも接続点Ｂのレベルに追
従するようにデジット線Ｃの寄生容量９の充電期間中に
“ＶＤＤ−Ｐチャンネルトランジスタのスレッショルド
レベル”より低下し、デジット線Ｃの寄生容量９の充電
期間後も“ＶＤＤ−Ｐチャンネルトランジスタのスレッ
ショルドレベル”より少しだけ低くなり、Ｐチャンネル
トランジスタ１，２がオン状態となる。
従するようにデジット線Ｃの寄生容量９の充電期間中に
“ＶＤＤ−Ｐチャンネルトランジスタのスレッショルド
レベル”より低下し、デジット線Ｃの寄生容量９の充電
期間後も“ＶＤＤ−Ｐチャンネルトランジスタのスレッ
ショルドレベル”より少しだけ低くなり、Ｐチャンネル
トランジスタ１，２がオン状態となる。
【０００９】通常、Ｐチャンネルトランジスタ２の相互
コンダクタンス（以下、ｇｍｐと称す）とＮチャンネル
トランジスタ４の相互コンダクタンス（以下、ｇｍＮと
称す）の比によって接続点Ｄのレベルが変化し、ｇｍｐ
がｇｍＮより大きいとき、接続点Ｄのレベルは高レベル
となるように設計されている。したがって、Ｐチャンネ
ルトランジスタ２がオン状態となったときはｇｍｐがｇ
ｍＮより大きいので、接続点Ｄは高レベルを出力する。
コンダクタンス（以下、ｇｍｐと称す）とＮチャンネル
トランジスタ４の相互コンダクタンス（以下、ｇｍＮと
称す）の比によって接続点Ｄのレベルが変化し、ｇｍｐ
がｇｍＮより大きいとき、接続点Ｄのレベルは高レベル
となるように設計されている。したがって、Ｐチャンネ
ルトランジスタ２がオン状態となったときはｇｍｐがｇ
ｍＮより大きいので、接続点Ｄは高レベルを出力する。
【００１０】図５に示されているように時刻ｔ２に入力
端子Ａ１，Ａ２に高レベルが入力された場合、半導体記
憶部のＮチャンネル６が選択されても同トランジスタ６
はオフしたまま（すなわちＮチャンネルトランジスタ６
は形成されていないのと等しい）であり、Ｙセレクタ５
のみオン状態となる。
端子Ａ１，Ａ２に高レベルが入力された場合、半導体記
憶部のＮチャンネル６が選択されても同トランジスタ６
はオフしたまま（すなわちＮチャンネルトランジスタ６
は形成されていないのと等しい）であり、Ｙセレクタ５
のみオン状態となる。
【００１１】各接続点の動作は図５に示すように接続点
Ｂのレベルがデジット線Ｃの寄生容量９を充電するため
に、一瞬、相補性インバータ８の反転レベルより低くな
る。デジット線Ｃの寄生容量９を充電完了後、相補性イ
ンバータ８の反転レベルより少し高いレベルとなる。
Ｂのレベルがデジット線Ｃの寄生容量９を充電するため
に、一瞬、相補性インバータ８の反転レベルより低くな
る。デジット線Ｃの寄生容量９を充電完了後、相補性イ
ンバータ８の反転レベルより少し高いレベルとなる。
【００１２】接続点Ａのレベルも接続点Ｂのレベルに追
従するようにデジット線Ｃの寄生容量９の充電期間中“
ＶＤＤ−Ｐチャンネルトランジスタのスレッショルドレ
ベル”より低下し、Ｐチャンネルトランジスタ１，２が
オン状態となり、ｇｍｐがｇｍＮより大きい関係となる
。そのため、デジット線Ｃの寄生容量９の充電期間中、
電流センスアンプ回路の出力Ｄは高レベルとなる。
従するようにデジット線Ｃの寄生容量９の充電期間中“
ＶＤＤ−Ｐチャンネルトランジスタのスレッショルドレ
ベル”より低下し、Ｐチャンネルトランジスタ１，２が
オン状態となり、ｇｍｐがｇｍＮより大きい関係となる
。そのため、デジット線Ｃの寄生容量９の充電期間中、
電流センスアンプ回路の出力Ｄは高レベルとなる。
【００１３】デジット線Ｃの寄生容量９の充電完了後、
接続点Ａは“ＶＤＤ−Ｐチャンネルトランジスタのスレ
ッショルドレベル”の近傍のレベルとなり、Ｐチャンネ
ルトランジスタ１，２の相互コンダクタンスタンスは悪
くなり、ｇｍｐはｇｍＮより大きくなる。そのため電流
センスアンプ回路の出力Ｄのレベルは低レベルとなる。
接続点Ａは“ＶＤＤ−Ｐチャンネルトランジスタのスレ
ッショルドレベル”の近傍のレベルとなり、Ｐチャンネ
ルトランジスタ１，２の相互コンダクタンスタンスは悪
くなり、ｇｍｐはｇｍＮより大きくなる。そのため電流
センスアンプ回路の出力Ｄのレベルは低レベルとなる。
【００１４】
【発明が解決しようとする課題】上述した従来の電流セ
ンスアンプ回路は、半導体記憶部内でＮチャンネルトラ
ンジスタ（以下、メモリセルと称す）が形成されていな
いところを選択した場合、デジット線の寄生容量の充電
のため一瞬、電流センスアンプ回路の出力は高レベルと
なり、デジット線の寄生容量の充電中、電流センスアン
プ回路の出力は高レベルが出力され、デジット線の充電
完了後、電流センスアンプ回路は、低レベルの正常なレ
ベルを出力するようになる。電流センスアンプ回路の出
力が高レベルの間、出力データは無効なので、半導体記
憶装置のアクセスタイム（図５中のＴＡＣ２）が長くな
る問題点がある。
ンスアンプ回路は、半導体記憶部内でＮチャンネルトラ
ンジスタ（以下、メモリセルと称す）が形成されていな
いところを選択した場合、デジット線の寄生容量の充電
のため一瞬、電流センスアンプ回路の出力は高レベルと
なり、デジット線の寄生容量の充電中、電流センスアン
プ回路の出力は高レベルが出力され、デジット線の充電
完了後、電流センスアンプ回路は、低レベルの正常なレ
ベルを出力するようになる。電流センスアンプ回路の出
力が高レベルの間、出力データは無効なので、半導体記
憶装置のアクセスタイム（図５中のＴＡＣ２）が長くな
る問題点がある。
【００１５】最近、メモリ容量の増加に伴い、デジット
線方向のメモリセルの数が大きくなり、デジット線の寄
生容量が増加し、デジット線の充電時間が長くなる傾向
になるので図５中のＴＡＣ２がメモリ容量の増加と共に
長くなっている。
線方向のメモリセルの数が大きくなり、デジット線の寄
生容量が増加し、デジット線の充電時間が長くなる傾向
になるので図５中のＴＡＣ２がメモリ容量の増加と共に
長くなっている。
【００１６】更に、従来の電流センスアンプ回路のＮチ
ャンネルトランジスタ３のゲートのレベルは電源電位と
接地電位の中間レベル付近にあるため、Ｎチャンネルト
ランジスタ３の相互コンダクタンスが悪く、多量の電流
Ｉ１をデジット線Ｃに供給し寄生容量９を高速で充電で
きない。また、カレントミラー回路のＰチャンネルトラ
ンジスタ１のゲート電圧は［電源電位−Ｐチャンネルト
ランジスタのスレッショルドレベル］と接地電位の中間
レベルであるため、Ｐチャンネルトランジスタ１の相互
コンダクタンスも悪く、デジット線Ｃの寄生容量９を充
電するための電流Ｉ１が小さくアクセスタイム（図５中
のＴＡＣ２）が更に長くするという問題点がある。
ャンネルトランジスタ３のゲートのレベルは電源電位と
接地電位の中間レベル付近にあるため、Ｎチャンネルト
ランジスタ３の相互コンダクタンスが悪く、多量の電流
Ｉ１をデジット線Ｃに供給し寄生容量９を高速で充電で
きない。また、カレントミラー回路のＰチャンネルトラ
ンジスタ１のゲート電圧は［電源電位−Ｐチャンネルト
ランジスタのスレッショルドレベル］と接地電位の中間
レベルであるため、Ｐチャンネルトランジスタ１の相互
コンダクタンスも悪く、デジット線Ｃの寄生容量９を充
電するための電流Ｉ１が小さくアクセスタイム（図５中
のＴＡＣ２）が更に長くするという問題点がある。
【００１７】本発明の目的は前記問題点を解決し、アク
セスタイムのスピードアップを図ることができる電流セ
ンスアンプ回路を提供することである。
セスタイムのスピードアップを図ることができる電流セ
ンスアンプ回路を提供することである。
【００１８】
【課題を解決するための手段】本願発明の要旨は、列セ
レクタを介して読み出し専用メモリセルのアレイに接続
された電流センスアンプにおいて、ソースを電源にゲー
トをドレインに接続された第１Ｐチャンネルトランジス
タと、ソースを電源にゲートを第１Ｐチャンネルトラン
ジスタのドレインに接続されドレインを電流センスアン
プの出力とする第２Ｐチャンネルトランジスタと、第２
Ｐチャンネルトランジスタと接地ノードとの間に接続さ
れゲートに参照電圧の供給された第１Ｎチャンネルトラ
ンジスタと、第１Ｐチャンネルトランジスタと列セレク
タとの間に接続された第２Ｎチャンネルトランジスタと
、列セレクタの入力電圧を供給され第２Ｎチャンネルト
ランジスタのゲートを操作する相補性インバータと、ソ
ースを電源にゲートを相補性インバータの出力ノードに
接続された第３Ｎチャンネルトランジスタと、第３Ｎチ
ャンネルトランジスタのドレインと列セレクタとの間に
接続されゲートに外部パルスの供給される第４Ｎチャン
ネルトランジスタとを備えたことである。
レクタを介して読み出し専用メモリセルのアレイに接続
された電流センスアンプにおいて、ソースを電源にゲー
トをドレインに接続された第１Ｐチャンネルトランジス
タと、ソースを電源にゲートを第１Ｐチャンネルトラン
ジスタのドレインに接続されドレインを電流センスアン
プの出力とする第２Ｐチャンネルトランジスタと、第２
Ｐチャンネルトランジスタと接地ノードとの間に接続さ
れゲートに参照電圧の供給された第１Ｎチャンネルトラ
ンジスタと、第１Ｐチャンネルトランジスタと列セレク
タとの間に接続された第２Ｎチャンネルトランジスタと
、列セレクタの入力電圧を供給され第２Ｎチャンネルト
ランジスタのゲートを操作する相補性インバータと、ソ
ースを電源にゲートを相補性インバータの出力ノードに
接続された第３Ｎチャンネルトランジスタと、第３Ｎチ
ャンネルトランジスタのドレインと列セレクタとの間に
接続されゲートに外部パルスの供給される第４Ｎチャン
ネルトランジスタとを備えたことである。
【００１９】本願発明の他の要旨は、列セレクタを介し
て読み出し専用メモリセルのアレイに接続された電流セ
ンスアンプにおいて、ソースを電源にゲートをドレイン
に接続された第１Ｐチャンネルトランジスタと、ソース
を電源にゲートを第１Ｐチャンネルトランジスタのドレ
インに接続されドレインを電流センスアンプの出力とす
る第２Ｐチャンネルトランジスタと、第２Ｐチャンネル
トランジスタと接地ノードとの間に接続されゲートに参
照電圧の供給された第１Ｎチャンネルトランジスタと、
第１Ｐチャンネルトランジスタと列セレクタとの間に接
続された第２Ｎチャンネルトランジスタと、列セレクタ
の入力電圧を供給され第２Ｎチャンネルトランジスタの
ゲートを操作する相補性インバータと、ソースを電源に
ゲートを相補性インバータの出力ノードに接続された第
３Ｎチャンネルトランジスタと、列セレクタの入力電圧
の変化を検出しワンショットパルスを発生するワンショ
ットパルス発生器と、第３Ｎチャンネルトランジスタの
ドレインと列セレクタとの間に接続されゲートにワンシ
ョットパルスの供給される第４Ｎチャンネルトランジス
タとを備えたことである。
て読み出し専用メモリセルのアレイに接続された電流セ
ンスアンプにおいて、ソースを電源にゲートをドレイン
に接続された第１Ｐチャンネルトランジスタと、ソース
を電源にゲートを第１Ｐチャンネルトランジスタのドレ
インに接続されドレインを電流センスアンプの出力とす
る第２Ｐチャンネルトランジスタと、第２Ｐチャンネル
トランジスタと接地ノードとの間に接続されゲートに参
照電圧の供給された第１Ｎチャンネルトランジスタと、
第１Ｐチャンネルトランジスタと列セレクタとの間に接
続された第２Ｎチャンネルトランジスタと、列セレクタ
の入力電圧を供給され第２Ｎチャンネルトランジスタの
ゲートを操作する相補性インバータと、ソースを電源に
ゲートを相補性インバータの出力ノードに接続された第
３Ｎチャンネルトランジスタと、列セレクタの入力電圧
の変化を検出しワンショットパルスを発生するワンショ
ットパルス発生器と、第３Ｎチャンネルトランジスタの
ドレインと列セレクタとの間に接続されゲートにワンシ
ョットパルスの供給される第４Ｎチャンネルトランジス
タとを備えたことである。
【００２０】
【発明の作用】読み出し専用メモリセルへのアクセス時
にアレイは列セレクタを介して第２Ｎチャンネルトラン
ジスタから電流の供給を受けるだけでなく、第４Ｎチャ
ンネルトランジスタからも電流の供給を受け寄生容量を
高速で充電する。
にアレイは列セレクタを介して第２Ｎチャンネルトラン
ジスタから電流の供給を受けるだけでなく、第４Ｎチャ
ンネルトランジスタからも電流の供給を受け寄生容量を
高速で充電する。
【００２１】
【実施例】次に本発明について図面を参照して説明する
。
。
【００２２】図１は本発明の電流センスアンプ回路の一
実施例を示す回路図、図２は半導体記憶部の電流が流れ
ないメモリセルを選択したときの本実施例の各接続点の
動作を示す波形図である。なお図２において波形上の点
線は比較のための従来の電流センスアンプ回路の動作を
示し、実線は本実施例の動作を示す。
実施例を示す回路図、図２は半導体記憶部の電流が流れ
ないメモリセルを選択したときの本実施例の各接続点の
動作を示す波形図である。なお図２において波形上の点
線は比較のための従来の電流センスアンプ回路の動作を
示し、実線は本実施例の動作を示す。
【００２３】本実施例と第３図に示した従来例との相異
点は、パルス信号の供給される入力端子ＩＮと、相補型
インバータ８の出力信号をゲート入力とし電源に接続さ
れたドレインを有するＮチャンネルトランジスタ１０と
、Ｎチャンネルトランジスタ１０のソース側に接続され
たドレイン側と接続点Ｂ及び相補性インバータ８の入力
側に接続されるドレインを有するＮチャンネルトランジ
スタ１１とを付加したことである。その他の構成は従来
例と同一の符号を付してある。
点は、パルス信号の供給される入力端子ＩＮと、相補型
インバータ８の出力信号をゲート入力とし電源に接続さ
れたドレインを有するＮチャンネルトランジスタ１０と
、Ｎチャンネルトランジスタ１０のソース側に接続され
たドレイン側と接続点Ｂ及び相補性インバータ８の入力
側に接続されるドレインを有するＮチャンネルトランジ
スタ１１とを付加したことである。その他の構成は従来
例と同一の符号を付してある。
【００２４】本実施例のＰチャンネルトランジスタ２の
相互コンダクタンス（以下、ｇｍｐ１と称す）はＮチャ
ンネルトランジスタ４の相互コンダクタンス（以下、ｇ
ｍＮ１と称す）より大きいとき、接続点Ｄのレベルは高
レベルが出力され、ｇｍｐ１がｇｍＮ１より小さいとき
、接続点Ｄのレベルは低レベルが出力されるように設定
されている。
相互コンダクタンス（以下、ｇｍｐ１と称す）はＮチャ
ンネルトランジスタ４の相互コンダクタンス（以下、ｇ
ｍＮ１と称す）より大きいとき、接続点Ｄのレベルは高
レベルが出力され、ｇｍｐ１がｇｍＮ１より小さいとき
、接続点Ｄのレベルは低レベルが出力されるように設定
されている。
【００２５】次に本実施例の電流センスアンプ回路の動
作を図２のタイミングチャートを参照して説明する。
作を図２のタイミングチャートを参照して説明する。
【００２６】時刻ｔ１１に入力信号Ａ１，Ａ２が低レベ
ルから高レベル変化すると同時に入力信号ＩＮを一瞬、
高レベルとする。この時、接続点Ｂがデジット線Ｃの寄
生容量９の充電のため低レベルとなり、相補性インバー
タ８の出力Ｅは高レベルとなる。
ルから高レベル変化すると同時に入力信号ＩＮを一瞬、
高レベルとする。この時、接続点Ｂがデジット線Ｃの寄
生容量９の充電のため低レベルとなり、相補性インバー
タ８の出力Ｅは高レベルとなる。
【００２７】相補性インバータ８の出力Ｅの供給される
Ｎチャンネルトランジスタ３，１０がオン状態となる。 Ｎチャンネルトランジスタ３がオン状態となることによ
り電流Ｉ２でデジット線Ｃの寄生容量９を充電する。Ｎ
チャンネルトランジスタ１０もオン状態となるので、電
流Ｉ３でもデジット線Ｃの寄生容量９を充電する。すな
わち、デジット線Ｃの寄生容量９を充電するためにデジ
ット線へ流れる電流Ｉ１は電流Ｉ２と電流Ｉ３との和で
ある。
Ｎチャンネルトランジスタ３，１０がオン状態となる。 Ｎチャンネルトランジスタ３がオン状態となることによ
り電流Ｉ２でデジット線Ｃの寄生容量９を充電する。Ｎ
チャンネルトランジスタ１０もオン状態となるので、電
流Ｉ３でもデジット線Ｃの寄生容量９を充電する。すな
わち、デジット線Ｃの寄生容量９を充電するためにデジ
ット線へ流れる電流Ｉ１は電流Ｉ２と電流Ｉ３との和で
ある。
【００２８】従来の電流センスアンプ回路はデジット線
Ｃの寄生容量９を充電するためにデジット線へ流れる電
流Ｉ１は電流Ｉ２だけであったが、本実施例は電流Ｉ２
に加えて電流Ｉ３も寄生容量９の充電に使用できるため
、デジット線Ｃの寄生容量９を充電する時間が短くなる
。 すなわち、入力信号Ａ１，Ａ２が低レベルから高レベル
へ変化したとき、接続点Ａ，Ｂは一瞬低レベルへ低下す
るが、デジット線Ｃの寄生容量９の充電が高速で実行さ
れるため、接続点Ａ，Ｂは直ちに高レベルとなる。
Ｃの寄生容量９を充電するためにデジット線へ流れる電
流Ｉ１は電流Ｉ２だけであったが、本実施例は電流Ｉ２
に加えて電流Ｉ３も寄生容量９の充電に使用できるため
、デジット線Ｃの寄生容量９を充電する時間が短くなる
。 すなわち、入力信号Ａ１，Ａ２が低レベルから高レベル
へ変化したとき、接続点Ａ，Ｂは一瞬低レベルへ低下す
るが、デジット線Ｃの寄生容量９の充電が高速で実行さ
れるため、接続点Ａ，Ｂは直ちに高レベルとなる。
【００２９】更に、Ｐチャンネルトランジスタ１，２の
相互コンダクタンスが悪く、Ｐチャンネルトランジスタ
２のｇｍｐ１がＮチャンネルトランジスタ４のｇｍＮ１
より小さくなるので電流センスアンプ回路の出力点Ｄは
低レベルの出力が速くなる。
相互コンダクタンスが悪く、Ｐチャンネルトランジスタ
２のｇｍｐ１がＮチャンネルトランジスタ４のｇｍＮ１
より小さくなるので電流センスアンプ回路の出力点Ｄは
低レベルの出力が速くなる。
【００３０】また半導体記憶部のメモリセルが形成され
ているところを選択したときも同様に入力信号ＩＮを一
瞬、高レベルとした時デジット線Ｃの寄生容量９の充電
が速く行われ、入力信号ＩＮが高レベルから低レベルと
なったとき、メモリセルは動作状態となっているので、
デジット線Ｃは素早く低レベルへ低下し、電流センスア
ンプの出力Ｄは高レベルとなる。
ているところを選択したときも同様に入力信号ＩＮを一
瞬、高レベルとした時デジット線Ｃの寄生容量９の充電
が速く行われ、入力信号ＩＮが高レベルから低レベルと
なったとき、メモリセルは動作状態となっているので、
デジット線Ｃは素早く低レベルへ低下し、電流センスア
ンプの出力Ｄは高レベルとなる。
【００３１】一実施例では入力信号ＩＮは、外部から供
給されるパルス信号であったが、Ｙセレクタ５のゲート
信号の立ち上がりを感知し、ワンショットのパルスを発
生させ、入力信号ＩＮとして使用することもできる。ま
た、半導体記憶部はＮチャンネルトランジスタの横積み
のメモリセルを使用したがＰチャンネルトランジスタで
メモリセルを構成した半導体装置にも本発明を適用する
ことができる。
給されるパルス信号であったが、Ｙセレクタ５のゲート
信号の立ち上がりを感知し、ワンショットのパルスを発
生させ、入力信号ＩＮとして使用することもできる。ま
た、半導体記憶部はＮチャンネルトランジスタの横積み
のメモリセルを使用したがＰチャンネルトランジスタで
メモリセルを構成した半導体装置にも本発明を適用する
ことができる。
【００３２】本実施例ではＰチャンネルトランジスタ１
，２が第１，第２Ｐチャンネルトランジスタを構成し、
Ｎチャンネルトランジスタ４，３，１０，１１が第１，
第２，第３，第４Ｎチャンネルトランジスタを構成して
いる。
，２が第１，第２Ｐチャンネルトランジスタを構成し、
Ｎチャンネルトランジスタ４，３，１０，１１が第１，
第２，第３，第４Ｎチャンネルトランジスタを構成して
いる。
【００３３】
【発明の効果】以上説明したように本発明は、半導体集
積回路の電流センスアンプ回路に、第１，第２のＮチャ
ンネルトランジスタを付加し、第２のＮチャンネルトラ
ンジスタのゲートへパルス信号を入力することにより、
従来の電流センスアンプよりも格段に高速で寄生容量を
充電できデータの読み取り時間を短縮できるという効果
を有する。
積回路の電流センスアンプ回路に、第１，第２のＮチャ
ンネルトランジスタを付加し、第２のＮチャンネルトラ
ンジスタのゲートへパルス信号を入力することにより、
従来の電流センスアンプよりも格段に高速で寄生容量を
充電できデータの読み取り時間を短縮できるという効果
を有する。
【図１】本発明の一実施例に係る電流センスアンプ回路
の回路図である。
の回路図である。
【図２】一実施例の動作を示す波形図である。
【図３】従来の電流センスアンプを示す回路図である。
【図４】従来の電流センスアンプにおいて、電流通路の
あるメモリセルを選択したときの動作を示す波形図であ
る。
あるメモリセルを選択したときの動作を示す波形図であ
る。
【図５】従来の電流センスアンプ回路において、電流経
路の形成されないメモリセルを選択したときの動作を示
す波形図である。
路の形成されないメモリセルを選択したときの動作を示
す波形図である。
１，２ Ｐチャンネルトランジスタ
３，４，５，７，１０，１１ Ｎチャンネルトランジ
スタ ８ 相補性インバータ ９ 寄生容量 ＩＮ パルス入力信号端子 Ａ１，Ａ２，Ａ３ メモリセル選択信号ＶＤＤ 電
源電位 Ｖｒｅｆ 基準電位 ０ 接地電位 Ａ カレントミラー回路の制御信号 Ｄ 電流センスアンプ回路の出力信号Ｂ Ｙセレク
タのドレイン信号、 Ｅ 相補性インバータ８の出力信号 Ｃ デジット線
スタ ８ 相補性インバータ ９ 寄生容量 ＩＮ パルス入力信号端子 Ａ１，Ａ２，Ａ３ メモリセル選択信号ＶＤＤ 電
源電位 Ｖｒｅｆ 基準電位 ０ 接地電位 Ａ カレントミラー回路の制御信号 Ｄ 電流センスアンプ回路の出力信号Ｂ Ｙセレク
タのドレイン信号、 Ｅ 相補性インバータ８の出力信号 Ｃ デジット線
Claims (3)
- 【請求項１】 列セレクタを介して読み出し専用メモ
リセルのアレイに接続された電流センスアンプにおいて
、ソースを電源にゲートをドレインに接続された第１Ｐ
チャンネルトランジスタと、ソースを電源にゲートを第
１Ｐチャンネルトランジスタのドレインに接続されドレ
インを電流センスアンプの出力とする第２Ｐチャンネル
トランジスタと、第２Ｐチャンネルトランジスタと接地
ノードとの間に接続されゲートに参照電圧の供給された
第１Ｎチャンネルトランジスタと、第１Ｐチャンネルト
ランジスタと列セレクタとの間に接続された第２Ｎチャ
ンネルトランジスタと、列セレクタの入力電圧を供給さ
れ第２Ｎチャンネルトランジスタのゲートを操作する相
補性インバータと、ソースを電源にゲートを相補性イン
バータの出力ノードに接続された第３Ｎチャンネルトラ
ンジスタと、第３Ｎチャンネルトランジスタのドレイン
と列セレクタとの間に接続されゲートに外部パルスの供
給される第４Ｎチャンネルトランジスタとを備えたこと
を特徴とする電流センスアンプ。 - 【請求項２】 上記外部パルスは読み出し専用メモリ
セルへのアクセス開始時に一定時間だけ第４Ｎチャンネ
ルトランジスタをオンさせる請求項１記載の電流センス
アンプ。 - 【請求項３】 列セレクタを介して読み出し専用メモ
リセルのアレイに接続された電流センスアンプにおいて
、ソースを電源にゲートをドレインに接続された第１Ｐ
チャンネルトランジスタと、ソースを電源にゲートを第
１Ｐチャンネルトランジスタのドレインに接続されドレ
インを電流センスアンプの出力とする第２Ｐチャンネル
トランジスタと、第２Ｐチャンネルトランジスタと接地
ノードとの間に接続されゲートに参照電圧の供給された
第１Ｎチャンネルトランジスタと、第１Ｐチャンネルト
ランジスタと列セレクタとの間に接続された第２Ｎチャ
ンネルトランジスタと、列セレクタの入力電圧を供給さ
れ第２Ｎチャンネルトランジスタのゲートを操作する相
補性インバータと、ソースを電源にゲートを相補性イン
バータの出力ノードに接続された第３Ｎチャンネルトラ
ンジスタと、列セレクタの入力電圧の変化を検出しワン
ショットパルスを発生するワンショットパルス発生器と
、第３Ｎチャンネルトランジスタのドレインと列セレク
タとの間に接続されゲートにワンショットパルスの供給
される第４Ｎチャンネルトランジスタとを備えたことを
特徴とする電流センスアンプ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042981A JPH04259991A (ja) | 1991-02-15 | 1991-02-15 | 電流センスアンプ回路 |
| KR1019920002175A KR950001430B1 (ko) | 1991-02-15 | 1992-02-14 | 전류 감지 증폭 회로 |
| US07/838,190 US5258669A (en) | 1991-02-15 | 1992-02-18 | Current sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042981A JPH04259991A (ja) | 1991-02-15 | 1991-02-15 | 電流センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259991A true JPH04259991A (ja) | 1992-09-16 |
Family
ID=12651215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042981A Pending JPH04259991A (ja) | 1991-02-15 | 1991-02-15 | 電流センスアンプ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5258669A (ja) |
| JP (1) | JPH04259991A (ja) |
| KR (1) | KR950001430B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960000619B1 (ko) * | 1991-12-27 | 1996-01-10 | 후지쓰 가부시끼가이샤 | 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로 |
| KR100304813B1 (ko) * | 1992-12-28 | 2001-11-22 | 사와무라 시코 | 부성저항회로와이를사용한슈미트트리거회로 |
| US5559455A (en) * | 1994-12-23 | 1996-09-24 | Lucent Technologies Inc. | Sense amplifier with overvoltage protection |
| DE69626975T2 (de) * | 1996-09-02 | 2003-11-06 | Siemens Ag | Leseverstärker in Strombetriebsart |
| US6052005A (en) * | 1997-01-21 | 2000-04-18 | Motorola, Inc. | Low current drain switch interface circuit |
| KR100271642B1 (ko) * | 1998-01-17 | 2000-11-15 | 김영환 | 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로 및 방법 |
| US6545852B1 (en) | 1998-10-07 | 2003-04-08 | Ormanco | System and method for controlling an electromagnetic device |
| US6406102B1 (en) | 1999-02-24 | 2002-06-18 | Orscheln Management Co. | Electrically operated parking brake control system |
| CA2277717C (en) | 1999-07-12 | 2006-12-05 | Mosaid Technologies Incorporated | Circuit and method for multiple match detection in content addressable memories |
| EP1094465A1 (de) | 1999-10-20 | 2001-04-25 | Infineon Technologies AG | Speichereinrichtung |
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| US6891768B2 (en) * | 2002-11-13 | 2005-05-10 | Hewlett-Packard Development Company, L.P. | Power-saving reading of magnetic memory devices |
| KR100842919B1 (ko) * | 2007-05-15 | 2008-07-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| KR20130090642A (ko) * | 2012-02-06 | 2013-08-14 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 센스앰프 회로 |
| KR102186883B1 (ko) | 2013-05-31 | 2020-12-04 | 에스케이하이닉스 주식회사 | 집적회로 및 집적회로의 동작방법 |
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| JPH0330193A (ja) * | 1989-06-28 | 1991-02-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0727718B2 (ja) * | 1988-02-19 | 1995-03-29 | 日本電気株式会社 | センス回路 |
| US5056063A (en) * | 1990-05-29 | 1991-10-08 | Texas Instruments Incorporated | Active sense amplifier with dynamic pre-charge transistor |
-
1991
- 1991-02-15 JP JP3042981A patent/JPH04259991A/ja active Pending
-
1992
- 1992-02-14 KR KR1019920002175A patent/KR950001430B1/ko not_active Expired - Fee Related
- 1992-02-18 US US07/838,190 patent/US5258669A/en not_active Expired - Lifetime
Patent Citations (2)
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| JPH01296489A (ja) * | 1988-05-24 | 1989-11-29 | Nec Corp | センスアンプ |
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| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001430B1 (ko) | 1995-02-24 |
| KR920017116A (ko) | 1992-09-26 |
| US5258669A (en) | 1993-11-02 |
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