KR960002004B1 - 기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치 - Google Patents

Abstract

내용 없음.

Description

기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치

제1도는 본 발명의 제1실시예에 따른 불휘발성 반도체 기억장치를 포함하는 집적회로 카드 모듈의 사시도.

제2도는 제1도에 나타낸 집적회로 카드의 내부회로 블럭도.

제3도는 제2도의 낸드형의 전기적으로 소거 및 프로그램가능한 독출전용 기억장치(EEPROM)중 한 개의 내부회로 블럭도.

제4도는 제3도에 나타낸 EEPROM의 셀 어레이부의 회로 블럭도.

제5도는 제4도에 나타낸 메모리 셀 어레이부의 낸드 셀 유니트의 평면도.

제6도는 제5도의 VI-VI 선에 따른 낸드 셀 유니트의 메모리 셀 트랜지스터의 확대 단면도.

제7도는 제5도의 VII-VII 선에 따른 낸드 셀 유니트의 메모리 셀 트랜지스터의 확대 단면도.

제8도는 제3도에 나타낸 비트선 제어회로의 내부회로 블럭도.

제9도는 EEPROM의 기록동작에 대한 흐름도.

제10도는 EEPROM의 기록동작에 대한 다른 흐름도.

제11도는 제9도 및 제10도에 나타낸 기록검증 임계치 제어기능을 달성하기에 적합한 대표적인 제어회로 LSI의 내부구성을 나타낸 블럭도.

제12도는 제8도의 비트선 제어회로의 변형예를 나타낸 회로도.

제13도는 제12도의 제어회로와 연결된 주변 데이터 독출회로를 나타낸 도면.

제14도는 제13도의 비트선 제어회로의 주요부에서 독출기간 동안의 전위변화를 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

10 : IC 카드 12 : EEPROM

14 : 제어회로 22 : 메모리 셀 어레이부

24 : 행디코더 26 : 열디코더

28 : 제어게이트 제어회로 30 : 어드레스 버퍼

32 : 비트선 제어회로 34 : 기판전압 제어회로

36 : I/O 버퍼 186 : 데이터 입/출력회로

187 : 데이터 레지스터 189 : 데이터 비교회로

190 : CPU 191 : ROM

193 : 페이지 카운터 194 : 어드레스 카운터

[산업상의 이용분야]

본 발명은 불휘발성 반도체 기억장치에 관한 것으로, 특히 낸드형(NAND type) 메모리 셀의 직렬회로를 포함하는 메모리 셀 어레이를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치(EEPROM)에 관한 것이다.

[종래의 기술 및 그 문제점]

디지탈 컴퓨터 시스템의 고성능과 고신뢰성에 대한 요구가 증가함에 따라 마그네틱 디스켓과 픽스트(fixed) 디스크 유니트(통상, "히드 디스크 유니트"라고 함) 등과 같은 기존의 외부 데이터저장 매체를 대신할 수 있는 대용량의 불휘발성 반도체 기억장치의 개발이 더욱 더 요구되고 있다.

최근에는 최종 소비자의 증대되는 요구를 충족시키기 위해, 한정된 사이즈의 칩기판상에 필요한 트랜지스터의 수를 저감시킴으로써, 메모리 셀의 집적도를 크게 향상시킨 특별한 EEPROM이 제안되어 개발되었다.

이러한 형태의 EEPROM은 일반적으로 메모리 셀 트랜지스터의 복수개의 직렬회로가 각각 스위칭 트랜지스터를 매개해서 비트선에 접속되어 있는 낸드 프리젠트 셀형(NAND present cell type) EEPROM이라고 일컬어지고 있다. 상기 메모리 셀 트랜지스터는 부유게이트형 MOSFET(floating gate type metal oxide semiconductor filed effect transistor)이다. 상기 한개의 스위칭 트랜지스터가 온상태로 되면, 메모리 셀 트랜지스터의 한 개의 직렬 어레이가 대응하는 비트선에 접속하게 된다. 이러한 스위칭 트랜지스터는 "선택 트랜지스터"라 일컬어지고, 메모리 셀 트랜지스터의 직렬 어레이는 "낸드 셀 유니트"라 일컬어진다.

일반적으로, 각 낸드 셀 유니트는 최저 기억소자로서 4개 또는 8개 또는 16개의 부유게이트형 MOSFET를 포함하고 있다. 그리고, 각 MOSFET는 대응하는 워드선에 접속된 제어게이트와, "1" 또는 "0"을 나타내는 전하 캐리어(charge carrier)를 저장하는 부유게이트를 갖추고 있다. 각 메모리 셀 한 개의 트랜지스터만을 포함하고 있으므로, EEPROM의 집적도가 향상되어 총 저장능력은 증가하게 된다.

현재 이용가능한 낸드형 EEPROM에 의하면, 기록동작안에 각 낸드 셀 유니트내의 선택되지 않은 메모리 셀은 데이터 비트를 현재 선택되어 있는 타게트 셀(target cell)로 전송하는 전송게이트로서 기능하게 된다. 이후, 설명의 간략화를 위해 한 개의 낸드 셀 유니트에 관해 설명한다. 낸드 셀 유니트에 연결된 선택 트랜지스터가 온상태로 되어 이 낸드 셀 유니트가 대응하는 비트선에 접속하게 되는데, 이때 선택 트랜지스터와 선택된 셀 트랜지스터간의 메모리 셀 트랜지스터들은 온상태로 되도록 외부적으로 제어되게 된다. 그리고, 기록데이터는 특정 논리값, 즉 "1" 또는 "0"을 갖게 되는데, 여기서 기록데이터가 "1"이면 비트선으로부터 공급된 데이터전압은 온상태로 된 트랜지스터들을 매개해서 선택된 트랜지스터로 전송되게 된다. 따라서, 전하 케리어가 선택된 셀 트랜지스터의 드레인전극으로부터 부유게이트로 주입되어 부유게이트가 충전되게 된다. 그에 따라, 선택된 트랜지스터의 임계치가 변화하여 상기 1비트 데이터는 그곳에 기록(프로그램)되게 된다.

동작이 신뢰성을 향상시키기 위해, 기록동작에서 전송게이트로서 기능하는 선택되지 않는 메모리 셀 트랜지스터에 특정한 필요조건, 즉 그들의 임계치의 변동이 허용범위내로 제한되어야한다는 조건이 부과되게 된다. 즉, 이들 트랜지스터가 허용범위를 초과하여 변동하는 것이 금지되는데, 이들 트랜지스터가 허용범위를 초과하여 변동하는 경우에는 선택된 메모리 셀 트랜지스터에 대한 기록전압이 낸드 셀 유니트간에서 차이가 나게 되며 프로그래밍의 신뢰성이 떨어지게 된다. 기존의 낸드형 EEPROM에 이용되는 공지된 프로그래밍 기술에 의하면, 상기 필요조건을 용이하게 만족시킬 수 없었다. 이것은 원칩(one-chip)기판상에 있는 대부분의 메모리 셀 트랜지스터가 제조공정과 물리적 상태에서의 변동에 의해 야기되는 다른 임계치를 갖고 있기 때문이다. 이러한 이유 때문에, 바람직하지 않게도 동일한 칩기판상에 비교적 기록하기 용이한 셀과 비교적 기록하기 어려운 셀이 각각 공존하게 된다. 따라서, 모든 어드레스동작이 균일하게 행해지는 것을 기대할 수 없고, 또 동작의 신뢰성이 소망하는 레벨로 유지될 수 없게 된다.

[발명의 목적]

이에 본 발명은 상술한 문제점을 해결하기 위해 이루어진 것으로, 신규하게 개량된 불휘발성 반도체 기억장치를 제공하고, 또 고신뢰성을 열화시키지 않으면서 프로그램동작을 효과적으로 실행할 수 있는 EEPROM 장치를 제공하고자함에 그 목적이 있다.

[발명의 구성]

상기와 같은 목적을 달성하기 위한 본 발명에 따른 불휘발성 반도체 기억장치는, 전기적으로 소거 및 프로그램가능한 메모리 셀 트랜지스터의 행과 열을 포함하고 있는 메모리 셀 어레이와, 1페이지에 대응하는 메모리 셀 트랜지스터의 서브어레이(sub-array)를 상기 메모리 셀 트랜지스터들 중에서 선택하여 그 선택된 서브 어레이를 프로그램하는 기록수단을 구비한 불휘발성 반도체 기억장체에 있어서, 상기 선택된 메모리 셀 트랜지스터의 전기적 기록상태를 임계치의 변동을 점검함으로써 검증하고, 그들 메모리 셀 트랜지스터중에서 불충분하게 기록된 메모리 셀 트랜지스터가 남아 있는 경우에 그 메모리 셀 트랜지스터의 기록상태가 만족스러운 상태로 되도록 소정의 시간주기동안 소정의 전압을 이용해서 재기록을 반복하는 기록검증수단을 더 구비하여 이루어진 것을 특징으로 한다.

본 발명에 따른 전기적으로 소거 및 프로그램가능한 독출전용 기억장치는, 반도체 기판과 ; 상기 반도체 기판상에 형성되어 각각이 캐리어저장층을 갖춘 절연된 게이트 트랜지스터를 포함하고, 각각이 메모리 셀의 직렬 어레이를 포함하는 복수개의 셀 그룹으로 분할되어 있는 메모리 셀의 행과 열의 어레이 ; 상기 셀 그룹과 연결된 데이터 전송선 ; 상기 기판성에서 상기 데이터 전송선과 절연적으로 교차하고, 상기 메모리 셀의 열과 연결되어 열선택신호에 응답하는 제어선 ; 상기 제어선에 접속되어 상기 제어선중 하나를 선택하여 이 제어선과 연결된 메모리 셀에 접속된 상기 데이터 전송선으로부터 공급된 데이터 비트에 따라 상기 선택된 제어선과 연결된 상기 선택된 메모리 셀을 동시에 프로그램하는 프로그램수단을 구비한 전기적으로 소거 및 프로그램가능한 독출전용 기억장치에 있어서, 상기 선택된 메모리 셀의 임계치의 변동을 점검함으로써 상기 선택된 메모리 셀의 전기적 기록상태를 검증하고, 상기 선택된 메모리 셀중에 불충분하게 기록된 메모리 셀이 있는 경우에 소정의 기록전압을 사용하여 상기 불충분하게 기록된 메모리 셀을 부가적으로 프로그램한 다음에 그 결과적 기록상태를 재점검함으로써 적어도 한번 재기록동작을 실행하여 상기 불충분하게 기록된 메모리 셀의 기록상태가 기준상태에 근접하도록 하는 기록검증수단을 더 구비하여 이루어진 것을 특징으로 한다.

[실시예]

이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.

제1도는 본 발명의 제1실시예에 따른 카드형 데이터 저장장치(card-like data-storage device)의 사시도를 나타낸 것으로서, 참조부호 10은 카드형 데이터 저장장치(이후, IC 카드라 칭함)이다. 이 IC 카드는 복수개의 낸드 셀형 EEPROM 칩(12)과, 이들 EEPROM 칩(12)과 연결된 한 개의 제어회로 LSI 칩(14)을 포함하여 구성되어 있다. 이들 소자(12, 14)는 IC 카드(10)의 본체(16)내에 끼워져 있는데, 이 본체(16)는 복수개의 외부접속 패드(18)가 일정한 간격으로 배열되어 있는 외부접속부를 갖추고 있다. 상기 IC 카드가 도시되지 않은 디지탈 컴퓨터 유니트의 슬로트(Slot)에 설치되면, 상기복수개의 패드가 대응하는 접속단자에 전기적으로 접속되어 이들간에 쌍방향 데이터 전송이 이루어지게 된다. 제2도에 나타낸 바와 같이 EEPROM(12)은 데이터 전송선(20)을 매개해서 제어회로 LSI(14)와 접속되어 있다.

제3도는 제2도에 나타낸 낸드형 EEPROM(12)중 한 개의 내부회로만을 나타낸 것이고, 나머지 EEPROM 마찬가지로 구성되어 있다. 동 도면에서, EEPROM(12)은 상세히 후술될 매트릭스형상을 이루는 행과 열로 배열된 메모리 셀 어레이를 포함하는 메모리 셀 어레이부(22)를 갖추고 있다. 이 메모리 셀 어레이부(22)는 행디코더회로(24)와 열디코더회로(26)에 접속되어 있고, 제어게이트 제어회로(28)는 상기 행디코더(24)에 접속되어 있다. 그리고, 어드레스 버퍼(30)가 상기 디코더(24, 26)에 접속되어 있으므로, 입력어드레스 비트는 어드레스 버퍼(30)를 매개해서 행디코더(24) 및 열디코더(26)로 전송되게 된다. 또, 독출 및 기록동작을 실행하는 비트선 제어회로(32)는 메모리 셀 어레이부(22)와 열디코더(26)에 접속되어 있다. 또한, 메모리 셀 어레이부(22)와 회로(24, 26, 28, 30, 32, 34)가 배열되어 있는 칩기판의 전압을 제어하기 위해 기판 전압 제어회로(34)가 구비되어 있는데, 이 기판전압 제어회로(34)는 기록 또는 독출 또는 독출검증동작에 따라 적합한 제어신호를 발생시켜 메모리 셀의 행과 결합된 제어게이트선 중에서 행디코더(24)에 의해 선택되어 있는 제어게이트선에 이 제어신호를 제공하게 된다. 또, I/O 버퍼(36)는 비트선 제어회로(32)와 접속되어 있다.

메모리 셀 어레이부(22)의 내부구성은 다음과 같이 이루어져 있다. 즉, 제4도에 나타낸 바와 같이 낸드셀형 EEPROM(12)은 메모리 셀 어레이부(22)내에 복수개의 평행한 데이터 전송선(BL)과 복수개의 평행한 어드레스 제어선(WL)을 갖추고 있다. 이 어드레스 제어선(WL)은 칩기판(40 ; 제5도)상에 절연적으로 배열되어 있는 데이터 전송선(BL)과 절연적으로 교차하고 있고, 각각의 어드레스 제어선(WL)에는 제어전압신호(Vcg1, Vcg2,…, Vcg8)가 인가되어 있다. 여기서, 데이터 전송선(BL)을 "비트선"이라 칭하고, 어드레스 제어선(WL)을 "워드선"이라 칭한다.

각 비트선(BLi ; i=1, 2, …, n)은 소정 개수의 FAT MOSFET(floating gate tunneling metal oxide semiconductor field effect transistor ; 이하 FAT MOSFET라 약칭함)의 한 개의 직렬어레이(MB)에 접속되어 있다. 본 실시예에서, 각 직렬어레이(MBi)는 8개의 FAT MOSFET(Mi1, Mi2,…Mi8 ; i=1, 2,…, n)를 포함하고있는데, 예컨대 직렬어레이(MB1)는 FAT MOSFET(Ml1, Ml2,…, Ml8)로 구성되어 있다. 그리고, 각 트랜지스터[Mij ; (i=1, 2, …, n ; j=1, 2, …, 8)]는 1비트의 논리데이터를 저장하는 메모리 셀로서 기능하게 된다. 이후, 8개의 메모리 셀의 직렬어레이를 "낸드 셀 유니트"라 칭하고, FAT MOSFET를 "메모리 셀 트랜지스터" 또는 간단하게 "메모리 셀"이라 칭한다. 제4도에 나타낸 메모리 셀 매트릭스의 상부(上部)도 상술한 바와 같이 이루어져 있다.

제4도로부터 알 수 있는 바와 같이, 각 낸드 셀 유니트(MBi ; i=1, 2, …, 8) 내에 있는 메모리 셀 트랜지스터(Mi1, Mi2, …, Mi8)는 그 제어게이트전극에서 워드선(WL1, WL2, …, WL8)에 각각 전기적으로 접속되어 있고, 각 낸드 셀 유니트(MBi)는 절연게이트형(insulated-gate) MOSFET 나 MOSFET로 구성될 수 있는 제1스위칭 트랜지스터(Qi)를 매개해서 대응하는 비트선(BLi)에 접속되어 있다.

예컨대, 낸드 셀 유니트(MB1)는 MOSFET(Q11)를 매개해서 비트선(BL)에 접속되어 있다. 또, MOSFET(Q1 ; Q11, Q21, …, Qn1)는 제어게이트전극에서 선택게이트선(SG1)에 공통으로 접속되어 있고, 각 MOSFET(Qi1)는 제어게이트(SG1)에 공급되는 전압신호(Vsg1)에 응답해서 선택적으로 도통되어 그와 결합된 한 개의 낸드 셀 유니트(MBi)를 대응하는 비트선(BLi)에 전기적으로 접속시키게 된다.

이하, 이 스위칭 트랜지스터(Qi1)를 "제1선택 트랜지스터"라 칭한다.

제4도에 나타낸 바와 같이, 낸드 셀 유니트(MB1, MB2, …, MBn)는 각각 제2스위칭MOSFET(Q2 ; Q12, Q22, …, Qn2)을 매개해서 공통 소오스전압(Vs)에 접속되어 있다. 이 소오스전압(Vs)은 접지전위와 전위적으로 동일한 전압으로서, 본 실시예에서는 0V이다. 낸드 셀 유니트(MB1)에서, 제2스위칭 MOSFET(Q12)는 그 낸드 셀 유니트의 최종단(final-stage) 메모리 셀 트랜지스터(M18)의 소오스전극과 공통 소오스전압(Vs)간에 접속되어 있고, 제2스위칭 MOSFET(Q2)는 그 제어게이트에서 제2선택 게이트선(SG2)에 접속되어 있다. 또, 각 MOSFET(Qi2)는 제어게이트선(SG2)에 공급된 전압신호(Vsg2)에 응답해서 스위칭 동작을 행하는데, 각 MOSFET(Qi2)가 온상태로 되는 경우에는 이 MOSFET(Qi2)가 그와 결합되어 있는 낸드 셀 유니트(MBi)를 공통 소오스전압(Vs)에 전기적으로 접속시키게 된다. 이후, 이 스위칭 MOSFET(Qi2)를 "제2선택 트랜지스터"라 칭한다.

제5도는 낸드 셀 유니트(MB1)의 8개의 메모리 셀 트랜지스터(M11∼M18)에 대한 평면도이다. 동 도면에서 도시의 간략화만을 위해 얇게 도핑된 P형 기판(40)상의 층간유전층은 생략되어 있다. 각 메모리 셀 트랜지스터(j ; j=1, 2, …, 8)는 P형 기판(40)상에 절연적으로 놓여 있는 부유게이트(42)를 갖추고 있는데, 이 부유게이트(42)는 전하저장층으로서 작용하게 된다. 또, 각 메모리 셀 트랜지스터는 대응하는 부유게이트(42)상에 절연적으로 배치되어 있는 제어게이트전극(44)을 갖추고 있다. 제5도에서는 밑에 놓인 부유게이트(42)를 제어게이트전극(44)보다 약간 넓게 나타냈지만, 실제로는 부유게이트(42)의 폭이 위에 놓인 제어게이트전극(44)의 폭과 거의동일하게 되어 있다. 제1 및 제2선택 트랜지스터(Q11, Q12)는 메모리 셀 트랜지스터(M11∼M18)의 양쪽 단부(endportion)에 설치되어 있고, 이들 선택 트랜지스터(Q11, Q12)는 각각 제어게이트전극(46, 48)을 갖추고 있다. 이후, 이 제어게이트전극을 "선택게이트전극"이라 칭한다.

비트선(BL)은 알루미늄층일 수 있는 길다란 금속층(50)으로 이루어져 있는데, 이 금속층은 제어게이트전극(44)과 제1선택 제어게이트(46) 및 제2게이트선택(48)을 절연적으로 교차하여 연장되어 있다.

제5도에서 비트선(BL1)은 도시의 간략화를 위해 부분적으로 절단되어 기판(40)의 표면에 형성되어 있는 아랫쪽에 두껍게 도핑된 N(N⁺)형 반도체 확산층(52)이 노출되도록 도시되어 있다. 이 반도체 확산층(52)에는 상술한 공통 소오스전압(Vs)이 인가되고 있다. 제1선택 트랜지스터(Q11)는 그 드레인이 비트선(BL1)으로 작용하는 금속배선층(50)내에 형성되어 있는 접촉구멍부(54)를 매개해서 비트선(BL1)이 전기적으로 접속되어 있고, 제2선택 트랜지스터(Q12)는 그 소오스가 공통 소오스전압(Vs)에 접속되어 있다.

제6도는 낸드 셀 유니트(MB1)내에 있는 메모리 셀 트랜지스터(M)중 한 개(예컨대, M11)의 단면구조를 나타낸 도면이다. 동 도면에서, 얇은 유전막(dielectric film ; 58)이 기판(40)의 윗쪽 표면상에 퇴적되어 있는데, 이 유전막은 소자분리유전층(60)에 의해 규정된 소자영역내에 위치되어 있다. 이들 유전층(58, 60)은 공지의 CVD(chemical vapor deposition)기술에 의해 형성되는 산화막이어도 좋다. 그리고, 상기 유전막(58)은 트랜지스터(M11)의 게이트절연막으로 기능하게 된다. 또, 부유게이트(42)가 게이트절연막(58)상에 퇴적되어 있는데, 이 부유게이트(42)는 그 양쪽 단부에서 소자분리층(60)을 부분적으로 덮도록 그 길이가 결정된다. 또한, 다른 유전층(62)은 상기 부유게이트(42)를 덮도록 형성되고, 상기 부유게이트(42)와 거의 동일한 폭을 갖는 제어게이트전극(44)은 유전층(62)상에 형성되어 있다. 제5도에 나타낸 바와 같이, 부유게이트(42)는 워드선(WL1)에 대응하는 길이로 연장되도록 배열되어 있는데, 기판과의 사이에 소정의 캐패시턴스를 규정하고, 또 제어게이트전극(44)과의 사이에 소정의 다른 캐패시턴스를 규정하게 된다. 그리고, 제어게이트전극[(44 ; 워드선(WL1)]은 유전층(64)에 의해 덮혀 있고, 이 유전층(64)상에는 금속배선층[50 ; 비트선(BL1)]이 배열되어 있다.

제7도는 상기 낸드 셀 유니트(MB1)의 횡방향 단면도로서, 복수개의 N⁺형 반도체 확산층(68, 70, 72, 74, 76, …, 78, 80, 52)이 기판상에 비트선(BL1)의 횡방향에 따라 소정의 거리간격으로 배열되어 있다. N⁺형 층(68)은 제1선택 트랜지스터(Q11)의 드레인으로서 기능하는 것으로, 제7도로부터 명확히 알 수 있는 바와 같이 이 N⁺형 층(68)은 접촉구멍(54)에 의해 금속 비트선 층(50)에 접속되어 있다. 그리고, N⁺형 층(70)은 제1선택 트랜지스터(Q11)의 소오스로서 기능하고, 또 N⁺형 층(70)은 인접하는 메모리 셀 트랜지스터(M11)의 드레인으로서 기능하게 된다. 마찬가지로, N⁺형 층(72)은 인접하는 메모리 셀 트랜지스터(M11, M12)의 소오스 및 드레인으로서 기능하게 된다. 또, N⁺형 층(52)은 제2트랜지스터(Q12)의 소오스로서 기능하는 것으로, 이 N⁺형 층(52)은 공통 소오스전압에 접속되어 있다.

제3도에 나타낸 비트선 제어회로(32)의 특징은, 데이터래치의 조합기능과 감지증폭기능을 달성하기 위해 한쌍의 클럭신호 동기화 인버터를 채용하고 있다는 점이다. 제8도는 제3도에 나타낸 비트선 제어회로의 내부회로도로서, 비트선(BL)중 한 개(BLi)와 결합된 2개의 상보형 MOS(CMOS) 플립플롭회로(90, 92)를 포함하고 있다. 제1플립플롭회로(90)는 인핸스먼트(E)형 P 챈널 MOS 트랜지스터(Qp1, Qp2)와 E형 N 챈널 MOS 트랜지스터(Qn1, Qn2)를 포함하고 있고, 제2플립플롭회로(92)는 E형 P 챈널 MOS 트랜지스터(Qp3, Qp4)와 E형 N 챈널 MOS 트랜지스터(Qn3, Qn4)를 포함하고 있다.

특히, 제1플립플롭회로(90)의 MOS 트랜지스터(Qp2, Qn1)는 공통 접속된 게이트전극을 갖추고 있는데, 제8도에 나타낸 바와 같이 이 게이트전극은 전송게이트로서 기능하는 N 챈널 MOS 트랜지스터(Qn5)를 매개해서 대응하는 비트선(BLi)에 접속되어 있다. 그리고, 이 N 챈널 트랜지스터(Qn5)와 제1플립플롭회로(90)간의 회로접점에는 참조부호 N1이 병기되어 있다. 또, 상기 N 챈널 트랜지스터(Qn5)는 그 게이트전극에서 클럭신호(øcd)를 수신하는데, 이 클릭신호(øcd)는 독출기간동안에 하이(H) 레벨(Vh ; 예컨대, 20V이고, 기록기간동안에 중간전위(Vm ; 전형적으로, 10V)로 된다. 나머지 MOS 트랜지스터(Qp2, Qn2)는 각각 제어클럭신호(øA1,øA2)가 인가되는 게이트전극을 갖추고 있다. 상기 플립플롭회로(90)는 클럭신호 동기화 인버터를 구성하고 있다.

제8도에 나타낸 바와 같이, 제2플립플롭회로(92)는 반대방향으로 상기 제1플립플롭회로(90)와 평행하게 접속되어 있는데, 특히 MOS 트랜지스터(Qp4, Qn3)의 게이트 전극은 상기 제1플립플롭회로(90)에 있는 그 게이트가 접속된 트랜지스터(Qp2, Qn1)의 소오스와 드레인의 공통 접속점(N2)에 접속되어 있고, 상기 MOS 트랜지스터(Qp4, Qn3)의 소오스와 드레인의 공통 접속점은 상기 접속점(N1)에 접속되어 있다. 그리고, MOS 트랜지스터(Qp3, Qn4)의 게이트전극은 각각 제어클럭신호(øB1, øB2)를 수신하고 있다. 플립플롭회로(92)는 다른 클럭신호 동기화 인버터를 구성하고 있다. 서로반대방향으로 평행하게 접속된 상기 2개의 클록신호 동기화 인버터(90, 92)가 동시에 활성화되면, 상기 클럭신호 동기화 인버터(90, 92)는 데이터래치로서 플립플롭동작을 수행하게 된다. 상기 접속점(N1, N2)은 각각 게이트가 결합된 N 챈널 MOS 트랜지스터(Qn6, Qn7)를 매개해서 입/출력 데이터선(I/O, /I/O)에 접속되어 있다. 상기 N 채널 MOS 트랜지스터(Qn6, Qn7)는 그 게이트전극에 인가되는 열선택신호(CSLi)에 응답해서 온상태로 되는데, 이때에는 상기 트랜지스터(Qn6, Qn7)가 플립플롭회로(90, 92)에 의해 구성되는 감지증폭기/데이터래치회로와 입/출력데이터선(I/O, I/O)간에서 데이터전송 스위치로서 가능하게 된다.

낸드 셀 유니트(MBi)와 결합된 비트선(BLi)은 디플리션(D)형 N 챈널 MOS 트랜지스터(Qd1)를 매개해서 E형 P 챈널 MOS 트랜지스터(Qp5)와 E형 N 챈널 MOS 트랜지스터(Qn8)의 접속점(N3)에 접속되어 있다. 상기 D형 N 챈널 MOS 트랜지스터(Qd1)는 그 게이트전극에서 클럭신호(øcu)를 수신한다. 그리고, 상기 E형 P 챈널 MOS 트랜지스터(Qn5)는 프리차아지-제어신호(/PRE)에 응답해서 비트선(BLi)에 대한 프리차아저(precharger)로서 기능하게 된다. 이 프리차아지-제어신호(/PRE)가 로우(Low) 레벨의 전위(예컨대, 0V)로 되면, 상기 프리차아저-트랜지스터(Qp5)는 온상태로 되어 상기 비트선(BLi)을 전원공급전압(Vcc ; 전형적으로, 5V)으로 충전하게 된다. 또, 상기 MOS 트랜지스터(Qn8)는 그 게이트전극에 인가되는 리세트-제어신호(RESET)에 응답하는 리세트 트랜지스터이다.

이 리세트-제어신호(RESET)가 하이레벨이면, 상기 리세트 트랜지스터(Qn8)는 온상태로 되어 비트선(BLi)을 접지전위로 방전시키게 된다. 또한, 상기 MOS 트랜지스터(Qd1)는 소거주기동안에 고전위 보호기(high-potential protector)로 기능하게 된다. 즉, 상기 MOS 트랜지스터(Qd1)의 게이트에 인가되는 클럭신호(øcu)가 로우레벨로 설정되면, 이 MOS 트랜지스터(Qd1)가 오프상태로 되어 MOS 트랜지스터(Qp5, Qn8)를 비트선(BLi)으로부터 전기적으로 차단하게 된다.

이와 같이 MOS 트랜지스터(Qp5, Qn8)를 비트선(BLi)으로부터 차단함으로써, 소거모드에서 이들 트랜지스터(Qp5, Qn8)에 바람직하지 않은 하이레벨의 전위가 인가되는 것을 방지할 수 있게 된다.

이와 같이 구성된 비트선 제어회로(32)는 다음과 같이 동작하게 된다. 먼저, 낸드형 EEPROM(12)의 독출모드에서 클럭신호(øA1, øB1)가 하이레벨이고, 클럭신호(øA2, øB2)가 로우레벨인 경우에는 상기 제1 및 제2플립플롭회로(90, 92)가 동작하지 않는다고 하자. 이때에는 열선택신호(CSLi)가 로우레벨을 유지하고, 클럭신호(øcd, øcu) 및 프리차아지신호(/PRE)가 하이레벨을 유지하며, 리세트신호(RESET)가 로우레벨을 유지하게 된다. 또, 제1 및 제2플립플롭회로(90, 92)에 있는 상기 MOS 트랜지스터(Qp1, Qp3)의 소오스전극 전위(Vbt)는 전원전압(Vcc)을 유지하게 된다.

프리차아지신호(/PRE)가 전위적으로 로우레벨로 되면, 비트선(BLi)은 전원전압(Vcc)으로 프리차아지되게 된다. 이 프리차아지신호(/PRE)가 다시 하이레벨로 되어 워드선(WL)을 특정한 전위로 설정한 다음에 낸드 셀 유니트(MBi)의 메모리 셀의 독출처리가 개시되게 된다. 여기서, 선택된 낸드 셀 유니트가 제4도에 나타낸 낸드 셀 유니트(MB1)라고 하자. 메모리 셀 트랜지스터(M18)로부터 데이터가 독출되면, 트랜지스터(M18)와 선택 트랜지스터(Q11)간의 트랜지스터(M11, M12, …, M17)는 도통상태로 되게 된다. 그에 따라 독출된 데이터전위는 이들 선택되지 않은 트랜지스터(M11, M12, …, M17)를 매개해서 비트선(BL1)으로 전송되게 한다. 독출데이터의 논리레벨(즉, "0" 또는 "1")에 따라 하이 또는 로우레벨의 전위가 비트선(BL1)에 나타나게 된다.

비트선(BL1)이 하이레벨을 유지하는 경우에는, 클럭신호(øA2)가 하이레벨로 되고, 클럭신호(øB1)가 로우레벨로 될 때에 독출데이터가 플립플롭회로(90, 92)로 이루어진 데이터래치/감지증폭부에 의해 래치되게 된다. 또, 비트선(BL1)이 로우레벨을 유지하는 경우에는, 클록신호(øA1)를 로우레벨로 설정하고, 클럭신호(øB2)를 하이레벨로 설정함으로써, 독출데이터를 상기 데이터래치/감지증폭부에 의해 래치시키게 된다. 열선택신호(CSL1)가 하이레벨로 되는 경우에는, 도통상태로 되는 전송게이트 트랜지스터(Qn6, Qn7)를 매개해서 독출데이터가 입/출력선(I/O,/ I/O)으로 전송되게 된다.

기록(프로그램) 모드에서는, 먼저 클럭신호(øcd)가 로우레벨로 되어 MOS 트랜지스터(Qn5)가 오프상태로 되게 된다. 그에 따라, 제8도에 나타낸 비트선(BLi)은 데이터래치/감지증폭부로서 기능하는 플립플롭회로(90, 92)로부터 전기적으로 차단되게 된다. 열선택신호(CSLi)는 도시되지 않은 어드레스지정신호에 응답해서 활성화되고, 데이터는 데이터래치/감지증폭부에서 래치된다. 클럭신호(øcd)는 1페이지 데이터(one-page data; 즉, 선택된 워드선과 연결된 메모리 셀 트랜지스터의 한 개의 직렬어레이내에 저장된 데이터)가 래치된 다음, 즉 제4도에 나타낸 비트선(BL1, BL2, …, BLn)에 대한 데이터래치가 완료된 다음에 하이레벨로 되게 된다. 클럭신호(øcd)와 전압(Vbt)이 Vcc에서 중간전위(Vm ; 전형적으로, 10V)로 변화될 때, 비트선(BLi)은 기록데이터의 논리레벨에 따라 Vm이나 접지전위로 되게 된다. 각 낸드 셀 유니트(MBi)에 대해 선택 트랜지스터(Qi1)가 온상태로 되면, 타게트 셀이 그 낸드 셀 유니트의 셀 트랜지스터 중에서 선택되게 된다. 선택 트랜지스터와 선택된 셀 트랜지스터중간에 선택되지 않은 셀 트랜지스터를 도통상태로 되도록 함으로써, 기록데이터가 상기 선택된 셀 트랜지스터로 전송되도록 한다. 선택된 셀 트랜지스터에 대한 데이터기록이 완료된 다음에, 전압(øcd, Vbt)은 전원전압(Vcc)으로 된다. 이때, 클럭신호(øA1,øB1)는 하이레벨인 반면에 클럭신호(øA2,øB2)는 로우레벨에 있게 된다. 또, 리세트신호(RESET)가 하이레벨로 되어 비트선전위를 리세트시키게 된다. 소거모드에서 클럭신호(øcu,øcd)가 로우레벨로 유지되어 MOS 트랜지스터(Qn5, Qd1)는 오프상태로 되게 된다. 그에 따라, 비트선 제어회로(32)는 제8도에 나타낸 비트선(BLi)으로부터 전기적으로 차단되게 된다.

본 실시예에 따라 EEPROM(12)을 포함하는 IC 카드(10)의 잇점은, 기록검증동작에서 메모리 셀 트랜지스터의 임계치를 제어하는 기술의 고신뢰성에 있다.

특히, 선택된 셀이 프로그램된 다음의 실제 임계치는 이 셀에 접속된 제어게이트(워드선)에 특별한 검증검압을 인가함으로써 평가되게 된다. 재기록 및 검증동작은, 결과적인 임계치가 그 워드선에 접속된 모든 메모리 셀 트랜지스터에 대해 허용범위내에 있음이 검증될 때까지 반복되게 된다. 이와 같은 "기록검증 임계치"제어는 제1도 및 제2도에 나타낸 IC 카드(10)에서 EEPROM(12)과 함께 구성되어 있는 제어회로(14)에 의해 수행되게 된다. 그러나, 이 제어회로(14)의 작업은 도시되지 않은 외부 디지탈 컴퓨터 시스템의 다른 CPU에 의해 실행될 수도 있다.

본 발명의 "기록검증 임계치제어"처리는 제9도에 나타낸 흐름도에 의해 수행되게 된다. 설명의 간략화를 위해, 제4도의 각 제어게이트선[워드선(WL)]을 따라 배열된 메모리 셀 트랜지스터의 수는 512(n=512)이라고 가정한다(여기서, 열 어드레스는 0, 1, …, 511). 이들 셀 트랜지스터는 "1페이지"를 구성하게 된다. 흐름도에는 1유니트 기록시간(a unit wite time)에 40μs인 페이지 모드에서 기록검증과 재기록(재프로그램)동작을 반복하는 경우에 1페이지 데이타에 기본적인 알고리즘을 나타내고 있다.

기록동작이 EEPROM(12)에서 시작되면, 단계 100에서는 데이타기록의 수를 나타내는 내부 파라메터(N)를 1로 설정하고(N=1), 1페이지에 대한 기록어드레스(Ar)를 0으로 설정하게 된다(Ar=0). 단계 102에서는 기록모드를 설정하고, 단계 104에서는 1페이지 데이타의 기록(프로그래밍)기간 동안에 40μs동안 기록펄스신호에 응답해서 대기(wait)상태를 유지하게 된다.

기록을 완료한 다음에 단계 108에서는 EEPROM(12)을 제어회로 LSI(14)의 제어하에서 기록검증모드로 설정하고, 단계 110에서는 타게트 메모리 셀 트랜지스터에 방금 기록한 1페이지의 데이타 비트를 순차적으로 독출하게 된다. 단계 112에서는 이들 셀 트랜지스터를 검증처리하는데, 이 검증처리는 타게트 셀 트랜지스터에 결과적인 기록상태(임계치가 변화된 상태)가 전위적으로 충분한지를 결정하기 위해 점검하는 단계이다.

단계 112에서 기록상태가 전위적으로 충분하다는 것이 검증된 경우에는 제어가 다음의 단계 114로 이동하게 된다. 이 단계 114에서는 내부-페이지(intra-page) 독출어드레스(Ar ; 1페이지를 형성하는 선택된 메모리 셀 트랜지스터의 어레이 중에서 독출되는 메모리 셀 어드레스)가 511에 도달했는지의 여부를 판단하는데, Ar＜511인 경우에는 단계 116에서 독출어드레스(Ar)를 증가시키고, 제어는 단계 110으로 이동하게 된다. 단계 110, 112를 반복한 다음에 단계 114에서 어드레스점검처리를 다시 실행하게된다. 독출검증이 1페이지의 데이타를 통해 성공적으로 수행될 때까지의 단계 116, 110, 112, 114의 처리를 반복하게 된다. 독출어드레스(Ar)가 511에 도달한 것이 검증되면, 검증모드를 끝내기 위한 단계 118에서 기록검증에 대한 독출루틴을 종료하게 된다. 그후, 단계 120에서 1페이지 데이타의 기록동작을 완료하게 된다.

그러나, 일반적으로 상기와 같은 행운적인 경우는 극히 드물게 나타나는데, 그 이유는 설명의 도입부에서 이미 설명했다. 다음으로 512개의 독출어드레스중 일부에서 단 1회의 기록동작에 의해 완전하거나 전위적으로 충분한 기록상태를 얻을 수 없는 경우에 대해 설명한다.

단계 112에서 기록상태가 불충분하다고 판단되는 경우에는, 제어가 제9도에서 "NO"로 표시된 처리선을 따라 본 실시예에서의 특유의 서브루틴으로 이동하게 된다. 먼저 단계 122에서는 데이타기록의 실행 횟수(N)가 소정치(본 실시예에서는 100)에 도달했는지의 여부를 판단하게 된다. 이때가 서브루틴으로의 첫 번째 이동이므로, 이 단계 122에서는 당연히 K＜100가 설정되고, 그에 따라 제어가 "NO"로 표시된 처리선을 따라 단계 124로 이동하게 된다. 이 단계 124에서는 기록실행 횟수(N)를 증가시키고(N=N+1), 단계 126에서는 내부-페이지 독출어드레스(Ar)를 0으로 설정하게 된다. 이어, 제어가 단계 102로 이동하여 기록모드의 설정을 실행한 다음에 단계 104, 106, 108의 기록(재기록)동작을 실행하게 된다. 단계 110에서는 기록된 데이타를 독출하고, 그 결과적인 기록상태를 단계 112에서 점검하게 되는데, 그 기록상태가 재기록동작의 실행에 의해 만족될 수 있도록 되어 있음이 검증되는 경우에는 제어가 단계 114로 이동하게 된다. 그러나, 기록상태가 재기록동작의 실행후에도 만족스럽게 되지 않은 경우에는 제어가 단계 112, 124, 126을 매개해서 이동하여 단계 102, 104, 106, 108의 기록동작을 반복하게 된다.

단계 112에서 이 판단이 "YES"로 될 때까지 상기 단계들을 반복하게 되는데, 그 반복횟수는 100회 이하로 제한하게 된다. 메모리 셀 트랜지스터의 고칠 수 없는 물리적 결합과 같은 특정한 이유 때문에, 100회의 재기록처리에 의해서도 만족스러운 기록상태를 제공하지 못하는 경우에는 기록기능의 장애가 발생한 것으로 판단하게 된다. 그와 같은 경우에는 단계 128에서 검증기록처리를 완료하고, 단계 130에서 이러한 루틴의 처리를 종료하게 된다. 또 후속처리는 시스템 설계자나 최종 소비자에 의해 결정되는 루틴으로 넘어가게 된다.

상술한 처리의 반복에 의해 기록상태가 1페이지 데이타 어레이의 특정한 어드레스에 대해 만족스럽게 된 경우에는, 마찬가지의 처리가 그 다음의 어드레스 비트상에 적어도 1회 실행되지만, 그러한 처리는 결과적인 기록상태가 모든 511개의 어드레스 비트에 대해 만족스럽게 될 때까지 반복되게 된다. 기록상태가 1페이지 데이타 어레이에 대해 만족스럽다고 판단되면, 기록검증 처리는 임계치 제어처리가 종료되게 된다.

본 실시예에 의하면, 기록검증처리는 페이지모드에서 선택된 낸드 셀 유니트의 프로그램 동작기간 동안에 데이타를 현재 저장된 메모리 셀 트랜지스터에 기록한 직후에 수행되게 된다. 그에 따라, 프로그램된 메모리 셀의 임계치에서의 어떤 변화도 순차적으로 평가되게 되는데, 이러한 평가는 소정의 전위를 갖는 검증전압(전형적으로, 전원전압과 접지전위간의 중간전압)을 메모리 셀 트랜지스터에 인가한 다음에 그 메모리 셀 트랜지스터가 프로그램된 실제 임계치(검증독출에 대한)를 측정함으로써 실행되게된다. 한 개의 유니트로서 1페이지의 데이타 어레이를 사용하는 경우에는, 그 유니트내의 메모리 셀 트랜지스터에 대해 임계치 평가가 반복되게 한다. 불충하게 기록된 셀이나 또는 데이타가 기록되더라도 실제 임계치의 변화가 불충분한 FAT MOS 셀 트랜지스터가 발견되면, 기록동작이 그 셀상에서 부가적으로 실행되게 된다. 상황에 따라서는 1페이지 데이타 비트에 대한 모든 어드레스에 대해 충분히 기록된 상태가 검증될 때까지 재기록 및 기록검증동작이 소정의 횟수의 범위내에서 반복되게 된다. 그에 따라, 한 개의 메모리 셀에서 다른 메모리 셀로 특성이 변화되는 낸드 셀형 EEPROM에서 어떤 다른 회로를 부가하지 않고서도 기록동작의 신뢰성을 상당히 향상시킬 수 있게 된다.

제10도는 EEPROM의 다른 기록동작에 대한 흐름도이다. 동 도면에 나타낸 처리흐름은 재기록검증동작의 불필요한 실행을 금지하거나 또는 억제 및 최소화시킴으로써 고효율의 검증처리를 달성한다는 점에서 제9도를 나타낸 처리흐름보다 우월한 것이다. 이하, 제10도에서 나타낸 실시예가 각각 8개의 메모리 셀[즉, 제4도에서 비트선(BL1-BLn)에 연결된 8개의 메모리 셀]을 갖춘 유니트중 한 개의 블럭상에서 기록검증 임계치의 제어동작을 실행한다는 가정하에서 설명된다.

먼저, 제10도의 단계 140에서는 기록횟수(N)를 1로 초기화하고, 페이지 숫자(P ; 0-7로 가정)를 0으로 재설정한다. 단계 142에서는 어드레스(Ar)를 0으로 초기화하고, 단계 144에서는 기록(프로그램)모드를 설정하고, 단계 146에서는 1페이지의 데이타를 설정한다. 그후, 단계 148에서는 1페이지의 데이타의 프로그램 기간동안에 대기상태가 40μs만큼의 N회 동안 유지시키게 된다. 기록동작을 완료한 다음에 단계 150에서는 EEPROM(12)을 제어회로(14)의 제어하에서 기록검증모드로 설정하게 되는데, 이 단계의 처리는 제9도의 단계 108의 처리와 마찬가지로 수행된다. 또 이어지는 단계 154, 156, 158은 각각 제9도의 단계 110, 112, 114, 116과 동일한 단계이다.

제10도의 단계 158에서 결과적인 기록상태의 적합성을 검증한 다음에 제어는 단계 160으로 이동하게 되고, 이 단계 160에서는 페이지숫자(P)가 7에 도달했는지의 여부를 판단하게 된다. 여기서, P＜7인 경우에는 단계 162에서 동작(P=P+1)을 수행하고, 제어가 단계 142로 돌아가게 된다. 그 반면에 P=7인 경우에는 기록검증에 대한 독출루틴을 단계 164에서 완료하고, 검증모드를 종료하게 된다. 이렇게 하여 1페이지의 데이타의 기록이 단계 166에서 종료되게 된다.

단계 154에서의 검증에 의해 기록이 불충분하다고 판단된 경우에는, 제어가 제10도의 단계 154에서 "NO"로 표시된 처리선을 따라 기록보상 서브루틴으로 이동하게 된다. 이때, 먼저 단계 168에서는 기록횟수(N)가 소정의 횟수(본 실시예에서는 이전의 실시예에서와 마찬가지로 100이 설정됨)에 도달했는지의 여부를 판단하게 된다. 이때에는 서브루틴으로의 첫 번째 이동이므로, 이 단계 168의 결과가 당연히 N＜100으로 되어 제어는 "NO"로 표시된 처리선을 따라 단계 170으로 이동하게 된다. 이 단계 170에서는 기록횟수(N)를 1증가시키고(N=N+1), 단계 172에서는 내부-페이지 독출어드레스(Ar)를 0으로 재설정하며, 단계 174에서는 1페이지의 데이타를 설정하게 된다. 그후, 단계 176에서는 1페이지의 데이타의 기록(프로그래밍) 기간 동안에 대기상태를 40μs동안만 유지시키고, 제어가 단계 150으로 이동하게 된다.

단계 150, 152, 154에서 기록검증처리를 N(100)회 동안 반복한 후에도 만족스러운 결과를 얻을 수 없는 경우에는, 단계 178에서 처리를 종료하고, 단계 118에서 기록기능의 장애가 일어났다는 가정하에서 이 루틴을 종료하게 된다.

상술한 단계 148에서는 기록-대기시간을 N회(N은 기록횟수)의 40μs로 설정하는 바, 이것은 i번째 페이지의 기록데이타에 필요한 총 기록시간이 i+1번째 페이지의 데이타를 기록하는데 필요한 초기기록시간으로 채용되는 것을 의미한다. 예컨대, 재기록동작이 제1페이지의 데이타에 대한 임계치 검증에서 50회 실행된다고 가정하면, 재기록의 반복은 실제 시간으로 카운트-업(count-up)되고, 그 결과적인 카운트값(재기록의 횟수)은 저장하게 된다. 제2페이지 데이타에 대한 기록임계치 상태가 단계 154에서 만족스럽지 않음이 검증될 수도 있는데, 이러한 경우에는 제어가 단계 156, 160, 162, 142, 144, 146을 매개해서 단계 148로 이동하게 되고, 이 단계 148에서의 기록-대기시간은 40μs×[시작부터의 상술한 카운트값(예컨대, 50)]으로 설정되게 된다. 즉, 제2페이지에 대한 초기 재기록 대기시간은 40×50μs로 신장되게 된다. 이러한 대기시간의 조정은 처리되고 있는 셀 유니트의 물리적 상태가 인접하는 셀 유니트의 물리적 상태와 마찬가지라는 가정하에서 행해진다(이러한 가정의 정확성은, 제조시에 EEPROM내의 메모리 셀의 임계치가 변동하더라도 일반적으로 칩기판상의 셀블럭간에 물리적 변동이 칩기판간의 물리적 변동보다 작다는 실험적인 결과에 의해 증명될 수 있다). 현재지정된 페이지에 대한 데이타기록시간이 이전의 페이지 데이타에 대한 기록횟수(N)를 저장하여 이용함으로써 결정되는 특별한 방법을 이용하여 올바르게 기록된 상태를 보증하는 재기록검증처리의 불필요한 반복을 최소화할 수 있고, 그에 따라 대부분의 경우에서 EEPROM내의 총 기록시간을 저감시킬 수 있게 된다.

다음의 표는 상술한 기록검증기간동안에 EEPROM(12)의 주요부에 인가된 전압의 전위레벨을 나타낸 것으로, 이 표에서는 워드선(WL2)을 따라 1행의 메모리 셀이 제4도의 셀 매트릭스형태로 선택된다고 가정한 것이다.

[표]

검증동작에서의 임계평가 기준치가 상술한 임계치제어동작에서 0.5V로 되어 있는데, 이 값은 단지 일예로서 나타낸 값이다. 또, 유니트기록시간을 40μs로 설정한 것도 마찬가지이다. 임계치의 더 정밀한 조정이 필요한 경우에는 재기록검증동작을 더 짧은 간격으로 실행하기 위해 유니트기록시간을 더 짧게 할 수도 있다. 한편, 고속실행이 더 중요한 경우에는 유니트기록시간을 40μs 이상의 값으로 설정할 수도 있다.

제9도 및 제10도에서 단계 126, 172는 처리를 실행하는데 있어서의 속도의 증가가 더 강하게 필요할 경우에 생략될 수도 있다.

제11도는 제9도 및 제10도의 기록검증 임계치제어동작을 성공적으로 달성할 수 있는 대표적인 제어회로 LSI(14)의 내부 하드웨어의 형태를 나타낸 도면이다. 동 도면에서 제어회로 LSI(14)는 데이타 버스(182)와 제어신호 전송버스(184)를 매개해서 낸드형 EEPROM(12 ; 제11도에서는 1개의 낸드형 EEPROM만을 나타냄)과 연결되어 있다. 그리고, 이 제어회로(14)는 상기 데이타 버스(182)에 연결된 데이타 입/출력회로(186)와, 내부버스(188)를 매개해서 상기 데이타 입/출력회로(186)에 연결되어 EEPROM(12)에서의 1블럭의 데이타 비트를 저장할 수 있는 데이타 레지스터(187), 상기 회로(186, 187)에 접속되어 기록검증기간동안에 상기 데이타 입/출력회로(186)의 출력데이타와 상기 레지스터(187)에 저장된 데이타를 비교하는 데이타 비교회로(189), 중앙처리장치(CPU ; 190)에 접속된 내부 버스(188) 및, 상술한 기록검증 임계치제어동작의 알고리즘 소프트웨어가 마이크로코드(microcode)로 기록되어 있는 독출전용 메모리(ROM ; 191)에 접속된 CPU(190)를 구비하여 구성되어 있다.

또 제11도에 나타낸 바와 같이, 제어회로 LSI(14)는 타이머회로(192)와 페이지 카운터회로(193), 어드레스 카운터회로(194) 및 재기록동작의 횟수를 카운트하는 재기록 반복횟수 카운터회로(195)를 포함하고 있는데, 이들 회로(192, 193, 194, 195)는 다른 내부 버스(196)를 매개해서 CPU(190)에 접속되어 있다. 또, 제어신호 발생회로(197)는 /WE, /OE, /CE를 포함하는 어드레스 신호를 CPU(190)의 제어하에 외부 버스(184)를 매개해서 제2도의 EEPROM(12)에 공급한다.

상기 타이머(192)는 제9도 또는 제10도의 기록검증 임계치제어에서 상술한 유니트기록 실행시간(기록대기시간)의 크기를 조정하고, 페이지 카운터(193)는 순차적으로 지정된 페이지 데이타의 페이지 숫자를 카운트-업함으로써 페이지 숫자를 처리하며, 어드레스 카운터(194)는 순차적으로 선택되는 메모리 셀 어드레스를 카운트하고, 카운터(195)는 제9도의 단계 124(또는 제10도의 단계 170)에서 횟수(N)를 카운트-업하여 카운트-업한 값을 적어도 일시적으로 보존한다. 카운터(195)의 이러한 기능은 특히 제10도의 실시예의 동작에서 유용한 것으로, 이는 상술한 제10도의 실시예에서 "재기록 대기시간 조절"의 장점이 카운터(194)와의 결합에 의해 나타나게 되기 때문이다. 상기 CPU(190)는 상기 ROM(191)의 알고리즘에 따라 상술한 방식으로 구성요소(186, 187, 189, 192∼195, 197)의 전체적 제어를 실행하게 된다. 제11도에 나타낸 제어회로의 구성에 의하면, 소거/기록동작이 외부 블럭 어드레스신호를 수신하는 블럭내에서 자동적으로 실행되어 대응하는 데이타의 블럭이 공급되게 된다. 또, EEPROM(12)과의 데이타 통신은 외부 블럭 어드레스신호에 응답해서 1유니트로서 1블럭을 형성하는 복수개의 낸드 셀 유니트와 함께 수행된다.

제8도의 비트선 제어회로(32)는 제12도에 나타낸 바와 같이 변경될 수도 있는 바, 그 결과적인 제어회로는 부가적으로 예상외의 결과, 즉 연속적인 데이타 독출동작에서 에러의 발생을 억제하거나 제거하는 가능성을 제공할 수 있다.

제12도에 나타낸 바와 같이, 비트선 제어회로(감지증폭기회로 ; 200)는 낸드 셀 유니트(MBi)에 접속된 비트선(BLi)과 연결되어 있는데, 본 실시예에서 각 비트선(BLi)은 한 개의 감지증폭기회로(200)를 구비하고 있다. 낸드 셀(MBi)내의 메모리 셀 트랜지스터는 간단하게 M1, M2, …, M8로 표시되고, 제1 및 제2선택 트랜지스터도 간단하게 Q1, Q2로 표시되어 있다. 비트선 제어회로(200)는 제1 및 제2클럭신호 동기화인버터회로(202, 204)를 포함하는 감지증폭기회로를 포함하여 구성되어 있다. 상기 제1인버터(202)는 PMOS트랜지스터(MP1, MP2)와 NMOS트랜지스터(MN1, MN2)의 직렬회로를 포함하는 상보적인 MOS(C²MOS) 인버터이다. 그리고, 트랜지스터(MP1, MP2)는 데이타 입력단자로서 기능하는 회로접속점(N1)에 공통 접속된 게이트전극을 갖추고 있고, 나머지 트랜지스터(MP2, MP1)의 공통 드레인은 데이타 입력단자로서 기능하는 접속점(N2)에 접속되어 있다. 트랜지스터(MP2, MP1)는 클럭신호(SEN1B, SEN2)에 의해 제어된다. 마찬가지로, 제2인버터(204)는 PMOS트랜지스터(MP3, MP4)와 NMOS트랜지스터(MN3, MN4)의 직렬회로로 구성된 C2MOS 인버터이다. 트랜지스터(mP3, MP4)는 접속점(N2)에 공통접속된 게이트전극을 갖추고 있고, 나머지 트랜지스터(MP4, MN3)의 공통 드레인은 접속접(N1)에 접속되어 있다. 상기 트랜지스터(MN4, MN3)은 클럭신호(SEN2B, SEN2)에 의해 제어된다. 상기 접속점(N2)은 전송게이트 NMOS트랜지스터(MN5)를 매개해서 입/출력 데이타선에 접속되어 있고, 상기 접속점(N1)은 전송게이트 NMOS트랜지스터(MN6)를 매개해서 입/출력 데이타선(/I/O)에 접속되어 있다. 이들 트랜지스터(MN5, MN6)는 그 게이트전극에서 열선택신호(CSLi)를 수신하는 열 게이트로서 기능하고, 비트선 제어회로(200)와 대응하는 비트선(BLi)간에 설치된 NMOS트랜지스터(MN7)는 전송게이트로서 기능하며, 전원전압(Vcc)과 비트선(BLi)간에 접속된 PMOS트랜지스터(MP5)는 프리차아지 제어신호(PREB)에 응답하는 프리차아지로서 기능하게 된다.

상기 입/출력 데이터선(I/O, / /I/O)은 제13도에 나타낸 등화회로(equalizer curcuit ; 210)와 전류미러(current-mirror)형 차동증폭기회로(212)를 구비하고 있는데, 이 등화회로(210)는 3개의 NMOS트랜지스터(MN8, MN9, MN10)를 포함하고, 차동증폭기회로(212)는 드라이버로서 기능하는 NMOS트랜지스터(MN11, MN12)와 전류미러부하로서 기능하는 PMOS트랜지스터(MP6, MP7) 및 전류원으로서 기능하는 PMOS트랜지스터(MP8)를 포함하고 있다. 트랜지스터(MP6, MN11)간의 접속점(N3)은 차동증폭기회로의 출력단자이다.

제13도에 나타낸 바와 같이, 클럭신호 동기와 인버터(214)는 차동증폭기회로의 출력접속점(N3)에 접속되어 있는데, 이 인버터(214)는 PMOS트랜지스터(MP9, MP10)와 NMOS트랜지스터(MN13, MN14)의 직렬회로로 구성된 C²MOS 인버터이다. 상기 트랜지스터(MP9, MN14)의 게이트전극은 접속점(N3)에 공통접속되어 있고, 나머지 트랜지스터(MP10, MN13)의 공통드레인은 접속점(14)에 접속되어 있다. 그리고, 상기 트랜지스터(MP10, MN13)는 클럭신호(CENB3b, CENB3)에 의해 제어된다. 상기 인버터(214)의 출력단자는 서로 역방향으로 평행하게 접속된 2개의 인버터(I1, I2)로 이루어진 데이타 래치회로(216)에 접속되어 있고, 이 데이타 래치회로(216)의 출력단자는 인버터(I3, I4)와 낸드 게이트(G1, G2), PMOS트랜지스터(MP11) 및 NMOS트랜지스터(MN15)의 직렬회로를 포함하는 출력버퍼회로(218)에 접속되어 있다. 그리고, 출력데이타(독출셀 데이타 ; Dout)는 출력단자(220)에 출력된다.

상술한 감지증폭기 회로의 독출동작은 다음과 같다. 즉, EEPROM이 독출모드로 설정되어 있는 경우에 상기 제1클럭신호 동기화 인버터(202)는 제12도의 비트선 제어회로(220)에서의 제2인버터(204)가 활성화되기 전에 활성화된다. 그후, 제2인버터(204)는 소정의 시간지연후에 활성화된다. 이러한 지연된 활성화 제어 때문에, 시스템의 제어는 타이밍에서의 소정의 지연(τ)이 상세히 후술될 바와 같이 클럭신호(SEN1B, SEN1)의 전위변화와 클럭신호(SEN2B, SEN2)의 전위변화 사이에서 발생하도록 이루어진다.

대응하는 감지펄스(ATDR)를 산출하는 도시되지 않은 공지된 어드레스 천이 감지회로(address transition sensing circuit)에 의해 행어드레스의 천이가 감지될 때에 독출동작이 시작되게 되는데, 이 시점을 제14도에 "to"로 나타냈다. 이어, 시간(t1)에서 제12도의 감지증폭기회로(200)에 인가된 클럭신호(SE1, SE2)는 전위적으로 하이레벨에서 로우레벨로 하강하게 되고, 동시에 클럭신호(SEN1b, SEN2b)는 로우레벨에서 하이레벨로 상승하게 된다. 그에 따라, 상기 감지증폭기회로[200 ; 즉, 제1 및 제2인버터(201, 204)]는 비활성상태로 되게 된다. 이러한 비활성상태는 비트선(BLi)의 이어지는 프리차아지 기간동안에 감지증폭기회로(200)를 매개해서 소망하지 않는 전류흐름을 제거하게 된다.

다음으로, 제14도에 나타낸 바와 같이 시간(t2)에서 클럭신호(PREB)가 로우레벨로 되므로, 제12도의 PMOS트랜지스터(MP5)가 온상태로 되게 된다. 이때, 전원전압(Vcc)이 트랜지스터(MO5)를 매개해서 비트선(BLi)에 인가되어 이 트랜지스터가 Vcc로 프리차아지되게 되는데, 이 단계에서 데이타독출에 대한 준비가 완료된 것으로 생각할 수도 있다.

설명의 간략화를 위해, 워드선(WL5)이 낸드 셀 유니트(MB)를 포함하는 메모리 셀 어레이부에서 선택된다고 가정한다. 시간(t3)에서 제1 및 제2선택 게이트전압(Vsg1, Vsg2 ; 제4도)이 하이레벨로 되고, 선택되지 않은 워드선(WL1∼WL4, WL6∼WL8)의 전압(Vcg1∼Vcg4, Vcg6∼Vcg8)도 하이레벨로 되게 된다.

그리고, 선택된 워드선상의 전압(Vcg5)은 로우레벨(Vss)을 유지하게 된다. 제12도의 선택된 셀(M5)이 부(-)의 임계치를 갖는 경우에도 낸드 샐 유니트(MBi)로부터 대응하는 비트선(BLi)으로 셀 전류가 흐르게 되어 비트선 전위(Vbit)가 루우레벨로 변화하지만, 상기 선택된 셀(M5)이 정(+)의 임계치를 갖는 경우에는 셀 전류가 흐르지 않게되어 비트선 전위는 하이레벨을 유지하게 된다.

계속해서, 시간(t4)에 클록신호(SEN1, SEN1b)의 전위레벨만이 변화되는데, 신호(SEN1)는 하이레벨로 상승하고, 신호(SEN1b)는 로우레벨로 하강하게 된다. 동시에, 클럭신호(SEN2, SEN2b)는 전위적으로 변화되지 않는 상태를 유지하게 된다. 그에 따라, 제2인버터(204)는 비활성상태를 유지하지만, 제1인버터(202)는 활성화되는데, 이 제1인버터(202)의 출력접속점(N2)에서의 전위는 상기 선택된 셀로부터 독출된 데이타의 논리치("1" 또는 "0")에 따라 결정되게 된다. 이러한 동작기간동안에 제2인버터(204)는 비활성상태를 유지하게 된다.

이어서, 시간지연(τ)에 의해 시간(t4)으로부터 지연된 시간(t5)에서 클럭신호(SEN2)가 하이레벨로 되고, 클럭신호(SEN2b)는 로우레벨을 유지하게 된다. 여기서, 제2인버터(204)가 처음으로 활성화되고, 감지된 데이타의 전위가 래치되게 된다. 제1 및 제2인버터(202, 204)를 지연시간 간격으로 활성화시키는 기술은, 입력 접속점(N1)과 출력 접속점(N2)에서의 양 전위가 동시에 하이레벨로 상승하는 것을 방지할 수 있게 되므로, 현재 선택된 메모리 셀의 독출동작을 다른 메모리 셀에 대한 이전의 독출사이클에서 상주하는 전위의 역효과로부터 거의 완벽하게 보호할 수 있게 된다. 따라서, 데이타 감지동작이 더 향상되게 된다. 특히, 낸드 셀 유니트의 연속적인 독출모드에서 이전에 발견된 에러의 발생을 방지할 수 있게 되어 독출동작의 신뢰성을 향상시킬 수 있게 된다.

상술한 실시예에서는 감지증폭기회로(200)가 각 비트선(BLi)에 대해 배열되어 있다. 상기 선택된 워드선(WL5)과 연결된 비트선(BL1, BL2, …, BLn)에 대해 마찬가지의 독출데이타의 래치가 완료된 다음에 1페이지의 메모리 셀 데이타가 얻어지게 된다. 상기 1페이지의 데이타 비트로부터 선택된 1데이타 비트는 선택된 열어드레스에 대응하는 것으로써, 다음과 같이 입/출력 데이타선(I/O, //I/O)으로 전송되게 된다.

제14도의 시간(t6)에서 클럭신호(CENB1b)는 로우레벨로 하강하여 제13도의 등화회로(210)를 비동작상태로 만들게 된다. 신호(CENB1b)가 시간(t6)까지 하이레벨을 유지하고 있으므로, 상기 등화회로(210)가 동작상태로 되어 입/출력 데이타선(I/O, //I/O)은 프리차아지전위(HFVcc ; 예컨대, Vcc/2)로 등화되게 된다.

그러나, 등화회로(210)가 오프상태로 되면, 상기 입/출력 데이터선(I/O, /I/O)은 부유상태로 되게 된다.

이어서, 시간(t7)에서는 선택된 열(예컨대, MN5, MN6)에 대응하는 열게이트가 온상태로 된다. 래치된 데이타에따라 입/출력 데이터선(I/O, /I/O)간에 일정한 전위차가 발생하게 된다. 다음으로 시간(t8)에서는 클럭신호(CENB2b)가 하이레벨에서 로우레벨로 변화되어 전류미러 차동형 증폭기(212)가 활성화되게 된다. 계속해서, 시간(t9)에서는 클럭신호(CENB3)가 하이레벨로 되고, 클럭신호(CENB3b)가 로우레벨로 되어 인버터 회로(214)가 활성화되게 된다. 그에 따라, 상기 차동증폭기(212)의 출력이 인버터(214)를 매개해서 출력버퍼(218)로 전송되어 최종적으로 제13도의 출력(220)으로 출력되게 된다.

그후, 상기 인버터회로(214)는 다시 비활성상태로 되고, 이때 데이타가 래치회로(216)에 의해 래치되는데, 이 래치회로(216)는 연결되어 있는 인버터(214)가 비활성상태로 된 때부터 다음의 독출사이클에 대시 활성화될 때까지의 기간동안에 그 출력데이타를 유지하게 된다. 상기 래치회로(216)에 의해 데이타를 유지시킴으로써 출력(220)에 외부 노이즈가 인가되는 것을 억제하게 된다. 상기 래치회로(216)가 비교적 낮은 전류 구동성을 갖도록 설계되어 있으므로, 상기 래치된 데이타는 요구된 바와 같이 용이하게 수정될 수 없다[예컨대, 전단(pre-stage)의 인버터(214)가 활성화될 때].

계속해서, 시간(t10)에서 열선택신호(CLS)가 로우레벨로 됨으로써, 제12도의 열게이트 트랜지스터(MN5, MN6)가 오프상태로 되도록 한다. 그에 따라 열게이트가 닫히게 된다. 이어서, 시간(t11)에서 클럭신호(CENB2b)가 하이레벨로 될 때에 차동증폭기(212)가 활성화되고, 동시에 클럭신호(CENB1b)가 활성화되어 입/출력선(I/O, /I/O)이 전위적으로 등화되게 된다. 그에 따라, 독출사이클이 완료되게 된다.

본 발명은 상술한 특정 실시예에 한정되지 않고, 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변경 및 변형하여 실시할 수 있다.

Claims (20)

1. 전기적으로 소거 및 프로그램 가능한 메모리셀 트랜지스터(M)의 행과 열을 포함하고 있는 메모리셀 어레이(22)와, 1페이지에 대응하는 메모리셀 트랜지스터의 제1서브 어레이를 상기 메모리셀 트랜지스터(M)들중에서 선택하여 그 선택된 제1서브어레이를 프로그램하는 기록수단(24, 26, 28, 30, 32) 및, 상기 선택된 메모리셀 트랜지스터의 전기적 기록상태를 임계치의 변동을 점검하므로써 검증하고, 그들 셀 트랜지스터중에서 불충분하게 기록된 메모리셀 트랜지스터가 남아 있는 경우에 그 메모리셀 트랜지스터의 기록상태가 만족스러운 상태에 근접하도록 소정의 시간주기동안 소정의 전압을 이용해서 재기록을 반복하는 기록검증수단(14)을 구비하고, 상기 기록검증수단(14)은, 상기 기록상태가 상기 만족스러운 상태에 충분히 근접할 때까지 상기 메모리셀 트랜지스터의 상기 제1서브어레이상에서 수행되는 재기록동작의 반복횟수를 카운트하여 상기 만족스러운 상태에 도달할 때까지 반복되는 상기 재기록동작의 횟수에 대응하는 카운트값을 구하고, 제2페이지에 대응하는 메모리셀 트랜지스터의 제2서브어레이에 대한 기록동작을 실행할 때에 상기 카운트값을 이용하여 상기 제2서브어레이에 대해 수행되는 기록동작이 상기 카운트값에 대응하는 횟수까지 자동적으로 반복되도록 하는 수단을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.
2. 제1항에 있어서, 상기 기록검증수단(14)은 소정의 시간주기동안 불충분하게 기록된 메모리셀 트랜지스터에 상기 전압을 인가함으로써 각각 재기록동작을 수행하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
3. 제2항에 있어서, 상기 기록검증수단(14)은 기록상태가 만족스러운 상태에 도달할 때까지 상기 불충분한 메모리셀 트랜지스터 재기록동작을 반복하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
4. 제2항에 있어서, 상기 기록검증수단(14)은 미리 선택된 횟수범위내에서 상기 불충분하게 기록된 메모리셀 트랜지스터에 재기록동작을 반복하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
5. 제2항에 있어서, 상기 기록검증수단(14)은 상기 메모리셀 트랜지스터의 서브어레이에서 수행되는 재기록동작의 반복횟수를 카운트하여 적어도 최종 카운트값을 일시 저장하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
6. 제5항에 있어서, 상기 기록감증수단(14)은, 재기록동작을 실행함에 있어 후속의 1페이지를 이루는 메모리셀 트랜지스터의 다른 서브에레이에 최종 카운트값을 적용하여 이 최종 카운트값에 의해 나타내어지는 고정 횟수만큼 재기록동작을 자동적으로 반복하여 실행하고, 그것과 관련된 검증동작을 생략하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
7. 제6항에 있어서, 상기 각 메모리셀 트랜지스터는, 절연 캐리어 저장층(42)을 갖춘 게이트절연형 전계효과 트랜지스터(V)를 포함하고, 상기 절연 캐리어 저장층(42)은 전하캐리어가 그 층(42)으로 또는 그 층(42)으로부터 흐르게 함으로써 선택적으로 충전 또는 방전되어 상기 절연게이트형 전계효과 트랜지스터(M)의 임계치를 변화시키는 것을 특징으로 하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
8. 제7항에 있어서, 상기 메모리셀 트랜지스터의 행과 열중 어느 한쪽에 연결되어 데이타 전송선으로서 기능하는 제1의 절연 병렬선(BL)과, 상기 메모리셀 트랜지스터의 행과 열중 나머지 한쪽에 연결되어 프로그램선으로 기능하는 제2의 절연 병렬선(WL)을 더 구비하고, 상기 서브어레이는 상기 제2의 절연 병렬선(WL)중 하나와 연결된 메모리셀 트랜지스터들을 포함하고 있는 1페이지를 이루는 것을 특징으로 하는 불휘발성 반도체 기억장치.
9. 제8항에 있어서, 상기 전계효과 트랜지스터(M)는 부유게이트 터널링 MIS(metal insulator semiconductor) 트랜지스터를 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
10. 반도체 기판(40)과, 상기 반도체 기판(40)상에 형성되어 각각이 캐리어 저장층(42)을 갖춘 절연게이트 트랜지스터를 포함하고, 각각이 메모리셀의 직렬어레이를 포함하는 복수개의 셀 그룹(MB)으로 분할되어 있는 메모리셀(M)의 행과 열의 어레이, 상기 셀 그룹(MB)과 연결된 데이타 전송선(BL), 상기 기판(40)상에서 상기 데이타 전송선(BL)과 절연적으로 교차하고, 상기 메모리셀(M)의 열과 연결되어 열선택신호에 응답하는 제어선(WL), 상기 제어선(WL)에 접속되어 상기 제어선(WL)중 하나를 선택하여 이 선택된 제어선과 연결된 메모리셀에 접속된 상기 데이타 전송선(BL)으로부터 공급된 데이타 비트에 따라 상기 선택된 제어선과 연결된 상기 선택된 메모리셀을 동시에 프로그램하는 프로그램수단(24, 26, 28, 30, 32)을 구비한 전기적으로 소거 및 프로그램가능한 독출전용 기억장치에 있어서, 상기 선택된 메모리셀의 임계치의 변동을 점검함으로서 상기 선택된 메모리셀의 전기적 기록상태를 검증하고, 상기 선택된 메모리셀중에 불충분하게 기록된 메모리셀이 있는 경우에 소정의 기록전압을 사용하여 상기 불충분하게 기록된 메모리셀을 부가적으로 프로그램한 다음에 그 결과적 기록상태를 재점검함으로써 적어도 한번 재기록동작을 실행하여 상기 불충분하게 기록된 메모리셀의 기록상태가 기준상태에 근접하도록 하는 기록검증수단(190)을 더 구비한 것을 특징으로 하는 전기적으로 소거 및 프로그램가능한 독출전용 기억장치.
11. 제10항에 있어서, 상기 기록검증수단(14)은 상기 불충분하게 기록된 메모리셀에 소정의 시간기간동안 기록전압을 인가함으로써 재기록동작을 실행하는 것을 특징으로 하는 전기적으로 소거 및 프로그램가능한 독출전용 기억장치.
12. 제10항에 있어서, 상기 기록검증수단(14)은 상기 불충분하게 기록된 메모리셀이 기준상태에 도달할 때까지 소정의 횟수범위내에서 재기록동작과 검증동작의 조합을 반복하는 것을 특징으로 하는 전기적으로 소거 및 프로그램가능한 독출전용 기억장치.
13. 제10항에 있어서, 상기 기록검증수단(190)에 연결되어 선택된 메모리셀에 대한 재기록동작의 반복 횟수를 검출하여 검출된 횟수를 프로그램실행 횟수로서 저장하는 저장수단(195)과, 상기 저장수단(195)과 상기 기록검증수단(190)에 접속되어 상기 선택된 제어선에 인접하는 다른 제어선이 선정되는 경우에 상기 프로그램 실행 및 횟수를 상기 기록검증수단(190)에 공급하여 상기 기록검증수단(190)이 초기 반복 횟수로서 상기 프로그램 실행 횟수에 대응하는 반복 횟수의 증가된 횟수를 갖고서 상기 불충분하게 기록된 메모리셀에 대한 재기록동작의 실행을 개시하도록 하는 기록조정기수단(191)을 더 구비한 것을 특징으로 하는 전기적으로 소거 및 프로그램가능한 독출전용 기억장치.
14. 제13항에 있어서, 상기 기록검증수단(190)과 상기 기록조정수단(191)은 분리된 반도체 집적회로칩기판(14)상에 설치되어 있는 것을 특징으로 하는 전기적으로 소거 및 프로그램가능한 독출전용 기억장치.
15. 제14항에 있어서, 상기 칩 기판(14)은 카드형상의 고체 휴대용 구조(10)에 설치되어 있는 것을 특징으로 하는 전기적으로 소거 및 프로그램가능한 독출전용 기억장치.
16. 제15항에 있어서, 상기 절연게이트 트랜지스터는 부유게이트 터널링 MOS FET(Metal Oxide Semiconductor Field Effect Transistor; M)을 포함하는 것을 특징으로 하는 전기적으로 소거 및 프로그램가능한 독출전용 기억장치.
17. 전기적으로 소거 및 프로그램가능한 메모리셀 트랜지스터의 행과 열을 포함하고 있는 메모리셀 어레이와, 1페이지에 대응하는 메모리셀 트랜지스터의 제1서브어레이를 상기 메모리셀 트랜지스터들중에서 선택하여 그 선택된 제1서브어레이를 프로그램하는 기록수단 및, 상기 선택된 메모리셀 트랜지스터의 전기적 기록상태를 임계치의 변동을 점검함으로써 검증하고, 그들 셀 트랜지스터중에서 불충분하게 기록된 메모리셀 트랜지스터가 남아 있는 경우에 그 메모리셀 트랜지스터의 기록상태가 만족스러운 상태에 근접하도록 소정의 시간주기동안 소정의 전압을 이용해서 재기록을 반복하는 기록검증수단을 구비하고, 상기 기록검증수단은, 상기 기록상태가 상기 만족스러운 상태에 충분히 근접할 때까지 상기 메모리셀 트랜지스터의 상기 제1서브어레이상에서 수행되는 재기록동작의 반복횟수를 카운트하여 상기 만족스러운 상태에 도달할 때까지 상기 재기록동작이 반복되는 횟수에 대응하는 카운트값을 구하고, 제2페이지에 대응하는 메모리셀 트랜지스터의 제2서브어레이에 대한 기록동작을 실행할 때에 상기 카운트값을 이용하여 상기 제2서브어레이에 대해 수행되는 기록동작이 상기 카운트값에 대응하는 횟수까지 자동적으로 반복되도록 하는 수단을 구비하여 이루어지며, 상기 재기록동작이 상기 메모리셀 트랜지스터의 제2서브어레이에서 수행되는 동안에는 상기 기록검증수단과 관련된 검증동작이 생략되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
18. 제17항에 있어서, 상기 기록검증수단은 분리된 반도체 집적회로칩 기판상에 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
19. 제18항에 있어서, 상기 칩 기판은 카드형상의 고체 휴대용구조에 설치되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
20. 제19항에 있어서, 상기 전기적으로 소거 및 프로그램가능한 메모리셀 트랜지스터는 부유게이트 터널링 MOS FET를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.