KR950024305A - 논리합성방법 및 반도체집적회로 - Google Patents

Abstract

본 발명은 복수의 레지스터와 그 레지스터간에 위치하는 복수의 조합회로로 되는 반도체집적회로의 톱다운 설계에 있어서, 상기 반도체집적회로를 레지스터트랜스퍼레벨에서 논리합성하는 경우에, 크리티컬패스를 가지는 조합회로를 고전압원을 전압원으로 하여 구동하는 동시에, 크리티컬패스를 가지지 않는 다른 조합회로를 저전압원을 전압원으로서 구동하고, 상기 크리티컬패스를 가지는 조합회로의 전단에 위치하는 레지스터에 저전압의 신호를 고전압의 신호로 변환하는 레벨변환회로를 설치한다. 따라서, 크리티컬패스만을 고전압원으로 구동하는 경우에 비하여 레벨변환회로를 요하는 위치의 판단이 용이하고 또한 필요로 하는 레벨변환회로의 개수가 적어도 되고, 간단하고 용이하게 설계할 수 있다. 크리티컬패스를 가지는 조합회로의 전체가 고전압원으로 구동되므로 크리티컬패스만을 고전압으로 구동하는 경우에 비하여 소비전류는 증대하나, 크리티컬패스를 가지는 조합회로는 반도체집적회로 전체중에서 극히 소수이고, 다른 크리티컬패스를 가지지 않는 조합회로가 저전압원으로 구성되므로 반도체집적회로의 저소비전력화가 도모된다.

Description

논리합성방법 및 반도체집적회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 실시예에 있어 반도체집적회로의 보구의 레지스터 및 복수의 조합회로의 접속관계를 표시하는 도면.

Claims (24)

1. 복수의 레지스터와 상기 복수의 레지스터 간에 위치하는 복수의 조합회로로 되는 반도체집적회로를 논리셀의 접속정보에 의거하여 합성하는 논리합성방법에 있어서, 상기 어느건가의 조합회로의 신호전달지연시간이 설계상 지연상한치 이하의 경우에는 이 조합회로를 저전압원을 전압원으로하는 제1조합회로에 합성하는 동시에, 상기 어느건가의 조합회로의 신호전달지연시간이 설계상 지연상한치를 넘을 경우에는 이 조합회로를 고전압원을 전압원으로하는 제2조합회로에 합성하는 제1공정과, 상기 합성원 어느건가의 제1조합회로의 출력이 상기 합성된 제2조합회로에 입력된 형의 혼재 유무를 판단하고, 그 혼재가 있는 경우에는 그 제1조합회로를 제2조합회로에 재합성하는 제2공정과, 상기 각 레지스터가 상기 합성 또는 재합성된 제2조합회로에 신호를 출력하는 레지스터인가 아닌가를 판단하고, 어느건가의 레지스터가 그 레지스터인 경우에는 이 레지스터를 고전압원을 전압원으로하는 레지스터에 합성하고, 그 레지스터가 아닌 경우에는 이 레지스터를 저전압원을 전압원으로하는 레지스터에 합성하는 제3공정을 가지는 것을 특징으로 하는 논리합성방법.
2. 제1항에 있어서, 제1공정은, 최초에, 제1조합회로 및 저전압원으로 구동되는 레지스터를 사용하여 상기 저전압원으로 구동되는 레지스터 및 상기 제1조합회로를 합친 신호전달지연시간을 개산하고, 계속하여, 상기 개산결과가 설계상 지연상한치 이하로 되는 제1조합회로가 있는 경우에는 그 제1조합회로를 제1조합회로에 합성하고, 상기 개산 결과가 설계상 지연상한치를 넘는 제1조합회로가 있는 경우에는 그 제1조합회로를 제2조합회로에 합성하는 공정인 것을 특징으로 하는 논리합성방법.
3. 제1항에 있어서. 제1공정은, 최초에, 모든 조합회로를 제1조합회로를 사용하여 합성하고, 계속하여, 상기 조합회로의 신호전달지연시간이 설계상 지연상한치를 넘는가 아닌가를 판정하고, 설계상 지연상한치를 넘는 제1조합회로가 있는 경우에는 그 제1조합회로를 제2조합회로에 재합성하는 공정인 것을 특징으로 하는 논리합성방법.
4. 제1항에 있어서, 제2공정은, 제1조합회로를 제2조합회로에 재합성한 결과, 새로이 어느건가의 제1조합회로의 출력이 상기 합성된 제2조합회로에 입력된 형의 혼재가 생겼는가 아닌가를 판단하고, 그 혼재가 생긴 경우에는 그 제1조합회로를 제2조합회로에 재합성하는 것을 반복하는 공정을 가지는 것을 특징으로 하는 논리합성방법.
5. 제1항에 있어서, 복수의 레지스터 및 그 각 레지스터간에 위치하는 복수의 조합회로를 기술한 레지스터트랜스퍼레벨의 설계데이터를 입력하고, 제1공정에 있어 논리셀의 접속정보는 상기 입력한 레지스터트랜스퍼레벨의 설계데이터에서 생성되는 것을 특징으로 하는 논리합성방법.
6. 제1항에 있어서, 논리셀의 접속정보를 기재한 네트리스트를 입력하고, 제1공정에 있어 논리셀의 접속정보는 상기 입력한 네트리스트에 기재된 논리셀의 접속정보에서 생성되는 것을 특징으로 하는 논리합성 방법.
7. 제1항에 있어서, 논리셀의 접속정보를 표시한 스키매틱을 입력하고, 제1공정에 있어 논리셀의 접속정보는 상기 입력한 스키매틱에 표시된 논리셀의 접속정보에서 생성되는 것을 특징으로 하는 논리합성방법.
8. 제5항, 제6항 또는 제7항에 있어서, 입력된 레지스터트랜스퍼레벨, 입력된 네트리스트, 또는 입력된 스키매틱에 의거하는 논리셀의 접속정보를 최적화하고, 상기 최적화된 논리셀의 접속정보를 제1공정에 있어 논리셀의 접속정보로서 사용하는 것을 특징으로 하는 논리합성방법.
9. 제1항, 제2항, 제3항 또는 제4항에 있어서, 제3공정후, 각 레지스터의 타이밍을 검증하는 공정을 가지는 것을 특징으로 하는 논리합성방법.
10. 복수의 레지스터 및 상기 각 레지스터간에 위치하는 복수의 조합회로를 가지는 반도체 집적회로에 있어서, 상기 복수의 조합회로중 일부의 조합회로는 저전압원을 전압원으로하는 제1조합회로로 되고, 상기 복수의 조합회로중 다른 조합회로는 고전압원을 전압원으로하는 제2조합회로로 되며, 상기 복수의 레지스터중 입력측에 제1조합회로가 위치하는 동시에 출력측에 제2조합회로가 위치하는 레지스터는 저전압원을 전압원으로하는 데이터일시기억부와, 고전압원을 전압원으로하여 상기 데이터일시기억부의 저전압출력신호를 고전압출력신호로 레벨변환하는 레벨변환회로를 가지는 레지스터에 의해 구성되는 것을 특징으로 하는 반도체집적회로.
11. 제10항에 있어서, 복수의 레지스터중, 입력측 및 출력측에 각각 제1조합회로가 위치하는 레지스터 및 입력측에 제2조합회로가 위치하는 동시에 출력측에 제1조합회로가 위치하는 레지스터는 각각 저전압원을 전압원으로하여 레벨변환회로를 가지지 않는 레지스터에 의해 구성되고, 상기 복수의 레지스터중, 입력측 및 출력측에 각각 제2조합회로가 위치하는 레지스터는 저전압원을 전압원으로 하는 데이터일시기억부와, 고전압원을 전압원으로하여 상기 데이터일시기억부의 저전압의 츨력신호를 고전압의 출력신호로 레벨변환하는 레벨변환회로를 가지는 레지스터에 의해 구성되는 것을 특징으로 하는 반도체 집적 회로.
12. 제10항 또는 제11항에 있어서, 저전압원을 전압원으로 하고 또한 각 레지스터에 클럭을 공급하는 클럭공급수단을 가지는 것을 특징으로 하는 반도체집적회로.
13. 제10항에 있어서, 레벨변환회로를 가지는 레지스터는 플립플롭회로로 되고, 상기 플립플롭회로는, 저전압원을 전압원으로 하고 직렬접속된 마스터래치 및 슬레이브래치와, 고전압원을 전압원으로 하는 출력버퍼와, 상기 슬레이브래치와 상기 출력버퍼간에 개재되어 상기 슬레이브래치에서 입력한 저전압의 신호를 고전압의 신호로 레벨변환하여 상기 출력버퍼에 출력하는 레벨변환회로를 가지는 것을 특징으로 하는 반도체집적회로.
14. 제11항에 있어서, 레벨변환회로를 가지지 않는 레지스터는 플립플롭회로로 되고, 상기 플립플롭회로는, 저전압원을 전압원으로 하고 직렬접속된 마스터래치 및 슬레이브래치와, 저전압원을 전압원으로 하고 상기 슬레이브래치에서의 출력신호를 입력하는 출력버퍼를 가지는 것을 특징으로 하는 반도체 집적 회로.
15. 제10항에 있어서, 레벨변환회로를 가지는 레지스터는 래치회로로 되고, 상기 래치회로는, 저전압원을 전압원으로 하는 래치부와, 고전압원을 전압원으로 하는 출력버퍼와, 상기 래치부와 상기 출력버퍼간에 개재되고 상기 래치부에서 입력한 저전압의 신호를 고전압으로 레벨변환하여 상기 출력버퍼에 출력하는 레벨변환회로를 가지는 것을 특징으로 하는 반도체집적회로.
16. 제11항에 있어서, 레벨변환회로를 가지지 않는 레지스터는 래치회로로 되고, 상기 래치회로는, 저전압원을 전압원으로 하는 래치부와, 저전압원을 전압원으로 하고 상기 래치부에서의 출력신호를 입력하는 출력버퍼를 가지는 것을 특징으로 하는 반도체집적회로.
17. 제10항 또는 제11항에 있어서, 각 레지스터는 스캔테스트용플리플롭회로에 의해 구성되는 것을 특징으로 하는 반도체집적회로.
18. 제17항에 있어서, 스캔테스트용플립플롭회로중, 레벨변환회로를 가지는 스캔테스트용플립플롭회로는, 저전압원을 전압원으로 하는 동시에 외부입력되는 제어신호에 의해 복수의 입력데이터중 어느 1개의 데이터를 선택하는 멀티플렉서와, 저전압원을 전압원으로 하고 상기 멀티플렉서에서의 신호를 입력하는 직렬접속된 마스터래치 및 슬레이브래치와, 고전압원을 전압원으로 하는 출력버퍼와, 상기 슬레이브래치와 상기 출력버퍼간에 개재되어 상기 슬레이브래치에서 입력한 저전압의 신호를 고전압의 신호로 레벨변환하여 상기 출력버퍼에 출력하는 레벨변환회로를 가지는 것을 특징으로 하는 반도체집적회로.
19. 제17항에 있어서, 스캔테스트용플립플롭회로중, 레벨변환회로를 가지는 스캔테스트용플립플롭회로는, 저전압원을 전압원으로 하고 클럭에 의해 복수의 입력데이터중 어느 1개의 데이터를 선택하는 데이터입력선택회로와, 저전압원을 전압원으로 하고 상기 데이터 입력선택회로에서의 신호를 입력하는 직렬접속된 마스터래치 및 슬레이브래치와, 고전압원을 전압원으로 하는 출력버퍼와, 상기 슬레이브래치와 상기 츨력버퍼간에 개재되고 상기 슬레이브래치에서 입력한 저전압의 신호를 고전압의 신호로 레벨변환하여 상기 출력버퍼로 출력하는 레벨변환회로를 가지는 것을 특징으로 하는 반도체집적회로.
20. 제13항, 제15항, 제18항 또는 제19항에 있어서, 레벨변환회로는, 2개의 P MOS 형 트랜지스터와, 2개의 N MOS 형 트랜지스터에 의해 구성되고, 한쪽의 P MOS 형 트랜지스터의 게이트는 다른쪽의 P MOS 형 트랜지스터의 드레인에 접속되고, 상기 한쪽의 P MOS 형 트랜지스터의 드레인은 상기 다른쪽의 P MOS 형 트랜지스터의 게이트에 접속되고, 상기 2개의 P MOS 형 트랜지스터의 소스는 고전압원에 접속되고, 상기 2개의 N MOS 형 트랜지스터는 그 양 게이트에 상보신호를 출력하는 슬레이브래치의 상기 상보신호가 입력되고, 그 각 드레인이 상기 2개의 P MOS 형 트래지스터의 각 드레인에 접속되고, 상기 2개의 N MOS 형 트랜지스터의 각 소스가 접지되고, 상기 2개의 N MOS 형 트랜지스터의 각 드레인의 전위를 신호로서 출력하는 것을 특징으로 하는 반도체집적회로.
21. 제13항, 제15항, 제18항 또는 제19항에 있어서, 레벨변환회로는, 2개의 P MOS 형 트랜지스터와, 3개의 C MOS 형 인버터를 구비하고, 상기 각 C MOS 형 인버터는 직렬접속된 1개의 P MOS 형 트랜지스터 및 1개의 N MOS 트랜지스터로 되는 동시에, 상기 P MOS 형 및 N MOS 형의 양 트랜지스터의 양 게이트를 입력단자로 하고, 상기 P MOS 형 및 N MOS 형의 양 트랜지스터의 직렬접속부를 출력단자로 하는 것이고, 상기 2개의 C MOS 형 인버터의 입력단자에는 상보신호를 출력하는 슬레이브래치의 상기 상보신호가 입력되고, 상기 2개의 P MOS 형 트랜지스터는 그 양 드레인이 상기 양 C MOS 형 인버터의 P MOS 형 트랜지스터의 소스에 각각 접속되고, 그 각 소스는 고전압원에 접속되고, 상기 2개의 C MOS 형 인버터의 N MOS 형 트랜지스터의 소스는 접지되고, 상기 각 C MOS 형 인버터의 출력단자는 직렬접속되지 않는 측의 P MOS 형 트랜지스터의 게이트에 각각 접속되고, 상기 2개의 C MOS 형 인버터의 각 출력단자의 전위를 신호로서 출력하는 것을 특징으로 하는 반도체집적회로.
22. 제10항 또는 제11항에 있어서, 저전압원 및 고전압원은 각각 외부에서 입력되는 것을 특징으로 하는 반도체집적회로.
23. 제10항 또는 제11항에 있어서, 입출력패드의 배치 영역과, 내부코어부를 가지고, 상기 내부코어부에 복수의 레지스터와 복수의 조합회로가 배치되는 동시에 메모리셀부가 배치되는 것을 특징으로 하는 반도체집적회로.
24. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.