KR960043163A - 논리합성방법, 반도체 집적회로 및 연산회로 - Google Patents

Abstract

복수의 레지스터와 그 레지스터 사이에 위치하는 복수의 조합회로로 구성되는 반도체 집적회로의 톱다운 설계에 있어서, 상기 반도체 집적회로를 레지스터 트랜스퍼 레벨로부터 논리합성하는 경우에, 최상 경로를 가지는 조합회로의 전부를 고전압원을 전압원으로서 구동함과 동시에, 그 잔여부 및 최상 경로를 가지지 않는 다른 조합회로를 저전압원을 전압원으로서 구동하고, 상기 최상 경로를 가지는 조합회로의 전단에 위치하는 레지스터에, 저전압의 신호를 고전압의 신호로 변환하는 레벨변환회로를 설치한다. 따라서, 최상 경로의 최대 신호전파 지연시간을 증대시키지 않고, 조합회로 중의 레벨변환회로를 불필요하게 하여 저소비전력인 반도체 집적회로를 간편하게 논리합성할 수있다.

Description

논리합성방법, 반도체 집적회로 및 연산회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 화상처리 시스템의 전체 개략 구성도.

Claims (50)

1. 복수의 레지스터 및 상기 복수의 레지스터 사이에 각각 배치된 1개의 조합회로를 구비한 반도체 집적회로를 논리셀의 접속정보에 의거하여 합성하는 논리합성방법으로서, 상기 어느 하나의 조합회로의 신호전파 지연시간이 설계 상의 상한값 이하인 경우에는, 이 조합회로를, 저전압원을 전압원으로 하는 제1조합회로에 합성하고, 상기 어느 하나의 조합회로의 신호전파 지연시간이 설계 상의 지연 상한값을 초과하는 경우에는, 이 조합회로의 신호전파 지연시간이 설게 상의 지연 상한값 미만이 되도록 이 조합회로의 일부를, 고전압원을 전압으로 하는 제2조합회로에 합성함과 동시에, 이 조합회로의 잔여부를 상기 제1조합회로에 합성하는 제1공정과, 상기 합성된 어느 하나의 제1조합회로의 출력이 상기 합성된 제2조합회로에 입력된 형태의 혼재 유무를 판단하고, 그 혼재가 있는 경우에는 그 제1조합회로를 제2조합회로에 재합성하는 제2공정과, 상기 각 레지스터가 상기 합성 또는 재합성된 제2조합회로에 신호를 출력하는 레지스터인지 여부를 판단하고, 어느 하나의 레지스터가 그 레지스터인 경우에는 이 레지스터를, 고전압원을 포함한 전압원을 전압원으로 하는 레지스터에 합성하고, 그 레지스터가 아닌 경우에는 이 레지스터를 저전압원을 전압원으로 하는 레지스터에 합성하는 제 3공정을 가지는 것을 특징으로 하는 논리합성방법.
2. 제1항에 있어서, 제1공정에서, 조합회로의 일부는 그 조합회로의 전부이고, 조합회로의 잔여부는 그 조합회로의 후부인 것을 특징으로 하는 논리합성방법.
3. 제2항에 있어서, 제1공정은, 최초에, 모든 조합회로를 제1조합회로를 이용하여 합성하고, 이어서, 상기 합성한 제1조합회로의 신호전파 지연시간이 설계 상의 지연 상한값을 초과하는지 여부를 판정하며, 설계 상의 지연 상한값을 초과하는 제1조합회로가 있는 경우에는 그 모든 제 1조합회로의 전부를 제2조합회로에 재합성하는 것을 특징으로 하는 논리합성방법.
4. 제2항 또는 제3항에 있어서, 제1공정에서, 신호전파 지연시간이 설계 상의 상한값을 초과하는 제1조합회로가 있는 경우에는, 그 제1조합회로를 복수의 조합부에 개념적으로 구획하여 우선 제1번째의 조합부를 제2조합회로에 재합성하고, 그 후, 상기 재합성 후의 조합회로의 신호전파 지연시간이 설계 상의 지연 상한값을 초과하는지 여부를 판정하며, 이어서, 재합성 후의 조합회로의 신호전파 지연시간이 아직까지도 설계 상의 지연 상한값을 초과하는 경우에는, 상기 제1조합회로 내의 신호전파 방향을 향하여 다음에 위치하는 조합부에 대하여 상기 제2조합회로에 대한 재합성 및 상기 합성 후의 신호전파 지연시간의 판정을 반복하는 것을 특징으로 하는 논리합성방법.
5. 제2항 또는 제3항에 있어서, 제1공정에서, 제1조합회로의 전부를 제2조합회로에 재합성할 때, 그 제1조합회로를 복수의 조합부에 개념적으로 구획하고, 그 복수의 조합부 중 제2조합회로에 재합성되는 전부가 되는조합부를 2분 탐색법을 이용하여 상기 제1조합회로의 신호전파 지연시간이 설정 상의 지연 상한값 이하가 되고제2조합회로의 개수가 최소가 되기까지, 탐색하는 것을 반복하는 것을 특징으로 하는 논리합성 방법.
6. 제2항에 있어서, 제1공정은, 최초에, 제1조합회로 및 저전압원에 의하여 구동되는 레지스터를 이용하여,상기 저전압원에 의하여 구동되는 레지스터 및 상기 제1조합회로를 합친 신호전파 지연시간을 예상하고, 이어서, 상기 예상 결과가 설계 상의 지연 상한 값을 초과하는지 여부를 판정하며, 설계 상의 지연 상한값 이하가 되는 제1조합회로가 있는 경우에는, 그 제1조합회로를 제1조합회로에 합성하고, 상기 예상 결과가 설계 상의 지연 상한 값을 초과하는 제1조합회로가 있는 경우에는, 그 제1조합회로의 전부를 제2조합회로에 합성하는 공정인 것을 특징으로 하는 논리합성방법.
7. 제6항에 있어서, 제1공정에서, 신호전파 지연시간의 예상 결과가 설계 상의 지연 상한값을 초과하는 제1조합회로가 있는 경우에는, 그 제1조합회로를 복수의 조합부에 개념적으로 구획하고, 신호전파 지연시간의 예상 결과와 설계 상의 지연 상한 값의 비율에 의거하여 제2조합회로에 합성해야 할 조합부의 개수와 제1조합회로에 합성해야 할 조합부의 개수 비율을 산출하며, 그 후, 상기 제1조합 회로를 구성하는 조합부의 개수와 상기 산출한 비율에 의거하여, 제2조합회로에 합성해야 할 전부의 범위를 산출하고, 이어서, 상기 산출한 전부의 범위에 있는 조합부를 제2조합회로에 합성하여, 잔여부를 제1조합회로에 합성하는 것을 특징으로 하는 논리합성방법.
8. 제1항에 있어서, 제1공정 전에, 조합회로의 구성부분 중 제2조합회로에 합성해야 할 일부를 지정하고, 상기 지정한 조합회로의 일부를 제2조합회로에 합성함과 동시에, 이 합성한 제2조합회로의 전단에, 고전압원을 전압원으로 하는 레벨변환외로를 배치하는 공정을 가지는 것을 특징으로 하는 논리합성방법.
9. 제8항에 있어서, 지정되는 조합회로의 일부는, 그 조합회로의 후부인 것을 특징으로 하는 논리합성방법.
10. 제8항에 또는 제9항에 있어서, 지정은, 조합회로의 구성부분 중 제2조합회로에 합성해야 할 일부를 지정하는 기술을 포함한 기능기술에 의하여 실행되어지고, 상기 기능기술을 제1공정 전에 입력하는 것을 특징으로 하는 논리합성방법.
11. 제8항 또는 제9항에 있어서, 제2공정과 제3공정 사이에, 제2조합회로와 다른 제2조합회로 사이에 레벨변환회로가 있는지 여부를 판정하고, 레벨변환회로가 있는 경우에는 이 레벨변환회로를 삭제하는 공정을 가지는 것을 특징으로 하는 논리합성방법.
12. 제1항에 있어서, 제1공정에서, 신호전파 지연시간이 설게 상의 지연 상한값을 초과하는 조합회로 중에, 검색 범위로서의 소정 사이즈의 윈도우를 복수개 설정하고, 상기 복수개이 윈도우 중, 그 각 윈도우 내에 있는 조합부의 합계면적이 최소 또는 지연이 최소한 윈도우를 선택하며, 이 선택한 윈도우 내의 조합부를, 상기 조합회로의 일부로서 제2조합회로에 합성함과 동시에, 상기 합성한 제2조합회로의 전단에 고전압원을 전압원으로 하는 레벨변환회로를 배치하는 것을 특징으로 하는 논리합성방법.
13. 제12항에 있어서, 상기 윈도우의 소정 사이즈는, 상기 신호전파 지연시간과 상기 설계 상의 지연 상한값에 의거하여 산출되는 것을 특징으로 하는 논리합성방법.
14. 제12항에 있어서, 제2공정과 제3공정 사이에, 제2조합회로와 다른 제2조합회로 사이에 레벨변환회로가 있는지 여부를 판정하고, 레벨변환회로가 있는 경우에는, 이 레벨변환회로를 삭제하는 공정을 가지는 것을 특징으로 하는 논리합성방법.
15. 제1항 또는 2항에 있어서, 제2공정은, 제1조합회로를 제2조합회로에 재합성한 결과, 새롭게 어느 하나의 제12조합회로의 출력이 상기 합성된 제2조합회로에 입력된 형태의 혼재가 생겼는지 여부를 판단하고, 그 혼재가 생긴 경우에는 그 제1조합회로를 제2조합회로에 재합성하는 것을 반복하는 공정을 가지는 것을 특징으로 하는 논리합성방법.
16. 제1항에 있어서, 복수의 레지스터 및 그 각 레지스터 사이에 위치하는 복수의 조합회로를 기술한 레지스터 트랜스퍼 레벨의 설계 데이타를 입력하고, 제1공정에서의 논리셀의 접속정보는, 상기 입력한 레지스터 트랜스퍼 레벨의 설계 데이타로부터 생성되는 것을 특징으로 하는 논리합성방법.
17. 제1항에 있어서, 논리셀이 접속정보를 기재한 네트리스트를 입력하고, 제1공정에서의 논리셀의 접속정보는 상기 입력한 네트리스트에 기재된 논리셀의 접속정보로부터 생성되는 것을 특징으로 하는 논리합성방법.
18. 제1항에 있어서, 논리셀의 접속정보를 표시한 스키마틱을 입력하고, 제1공정에서의 논리셀의 접속정보는, 상기 입력한 스키마틱에 표시된 논리셀의 접속정보로부터 생성되는 것을 특징으로 하는 논리합성방법.
19. 제16항, 제17항 또는 제18항에 있어서, 입력된 레지스터 트랜스퍼 레벨, 입력된 네트리스트 또는 입력된 스키마틱에 의거하는 논리셀의 접속정보를 최적화하고, 상기 최적화된 논리셀의 접속정보를 제1공정에서의 논리셀의 접속정보로서 이용하는 것을 특징으로 하는 논리합성방법.
20. 제1항, 제2항 또는 제3항에 있어서, 제3공정 후, 각 레지스터의 타이밍을 검증하는 공정을 가지는 것을 특징으로 하는 논리합성방법.
21. 보수의 레지스터 및 상기 각 레지스터 사이에 각각 배치된 1개의 조합회로를 구비한 반도체 집적회로로서, 상기 복수의 조합회로 중 일부의 조합회로는 저전압원을 전압원으로 하는 제1조합회로로 구성되고, 상기 복수의 조합회로 중 다른 조합회로는, 각각 그 내부의 일부가 고전압원을 전압원으로 하는 제2조합회로로 구성되며, 그 내부의 잔여부가 상기 제1조합회로로 구성되고, 상기 복수의 레지스터 중, 출력측에 제2조합회로가 위치하는 레지스터는 상기 고전압원을 포함하는 전압원을 전압원으로 하는 레지스터로 구성되는 것을 특징으로 하는 논리합성방법.
22. 제21항에 있어서, 조합회로 내부의 일부는 그 조합회로의 전부이고, 조합회로 내부의 잔여부는 그 조합회로의 후부인 것을 특징으로 하는 반도체 집적회로.
23. 제21항 또는 제22항에 있어서, 상기 복수의 레지스터 중, 입력측에 제1조합외로가 위치함과 동시에 출력측에 제2조합회로가 위치하는 레지스터는, 저전압원을 저정압원으로 하는 데이터 일시기억부와, 고전압원을 전압원으로 하여 상기 데이터 일시기억부의 저전압의 출력신호를 고전압의 출력신호로 레벨변환하는 레벨변환회로를 가지는 레지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
24. 제21항 또는 제22항에 있어서, 출력측에 제2조합회로가 위치하는 레지스터 중, 반도체 집적회로의 최전단에 위치하는 레지스터는, 고전압원을 전압원으로 하는 데이타 일시기억부를 가지며 레벨변환회로를 가지지않는 레지스터로 구성된는 것을 특징으로 하는 반도체 집적회로.
25. 제21항 또는 제22항에 있어서, 복수의 레지스터 중, 입력측 및 출력측에 가각 제1조합회로가 위치하는 레지스터 및 입력측에 제2조합회로가 위치함과 동시에 출력측에 제1조합회로가 위치하는 레지스터는, 각각, 저전압원을 전압원으로 하고 레벨변환회로를 가지지 않는 레지스터로 구성되며, 상기 복수의 레지스터 중, 입력측 및 출력측에 각각 제2조합회로가 위치하는 레지스터는, 저전압원을 전압원으로 하는 데이터 일시기억부와, 고전압원을 전압원으로 하여 상기 데이터 일시기억부의 저전압의 출력신호를 고전압의 출력신호로 레벨변환하는 레벨변환회로를 가지는 레지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
26. 제21항에 있어서, 조합회로의 일부는, 그 조합회로의 최후부이고, 조합회로의 잔여부는, 그 조합회로의 상기 최후부를 제외하는 부분이며, 상기 최후부의 전단에는, 고전압원을 전압원으로 하는 레벨변환회로가 배치되는 것을 특징으로 하는 반도체 집적회로.
27. 제21항, 제22항 또는 제26항에 있어서, 저전압원을 전압원으로 하고 각 레지스터에 클록을 공급하는 클록공급수단을 가지는 것을 특징으로 하는 반도체 집적회로.
28. 제21항, 제22항 또는 제26항에 있어서, 레벨변환회로를 가지는 레지스터는 플립플롭회로로 구성되고, 상기 플립플롭회로는, 저전압원을 전압원으로 하고 직렬접속된 마스터·래치 및 슬래이브·래치와, 고전압원을 전압원으로 하는 출력버퍼화, 상기 슬래이브·래치와 상기 출력버퍼 사이에 설치되고 상기 슬래이브 · 래치로부터 입력한 저전압 신호를 고전압 신호로 레벨변환하여 상기 출력버퍼에 출력하는 레벨변환회로를 가지는것을 특징으로 하는 반도체 집적회로.
29. 제25항에 있어서, 레벨변환회로를 가지지 않는 레지스터는 플립플롭회로로 구성되고, 상기 플립플롭회로는, 저전압원을 전압원으로 하고 직렬접속된 마스터·래치 및 슬래이브·래치와, 저전압원을 전압원으로 하고 상기 슬래이브·래치로부터의 출력신호를 입력하는 출력버퍼를 가지는 것을 특징으로 하는 반도체 집적회로.
30. 제21항, 제22항 또는 제26항에 있어서, 레벨변환회로를 가지는 레지스터는 래치회로로 구성되고, 상기 래치회로는, 저전압원을 전압원으로 하는 래치부와, 고전압원을 고전압원으로 하는 출력버퍼와, 상기 패치부와 상기 출력버퍼 사이에 설치되고 상기 패치부로부터 입력한 저전압의 신호를 고전압으로 레벨변환하여 상기 출력버퍼에 출력하는 레벨변환회로를 가지는 것을 특징으로 하는 반도체 집적회로.
31. 제25항에 있어서, 레벨변환회로를 가지지 않는 레지스터는 래치회로로 구성되고, 상기 래치회로는, 저전압원을 전압원으로 하는 래치부와, 저전압원을 전압원으로 하고 상기 래치부로부터의 출력신호를 입력하는 출력버퍼를 가지는 것을 특징으로 하는 반도체 집적회로.
32. 제21항, 제22항 또는 제26항에 있어서, 레벨변환회로는, 2개의 PMOS형 트랜지스터와, 2개이 NMOS형 트랜지스터에 의하여 구성되고, 한쪽의 PMOS형 트랜지스터의 게이트는 다른 쪽의 PMOS형 트랜지스터의 드레인에 접속되며, 상기 한쪽의 PMOS형 트랜지스터의 드레인은 상기 다른 쪽의 PMOS형 트랜지스터의 게이트에 접속되고, 상기 2개의 PMOS형 트랜지스터의 소스는 고전압원에 접속되며, 상기 2개의 NMOS형 트랜지스터는, 그 양 게이트에 상보 신호를 출력하는 슬래이브 · 래치의 상기 상보 신호가 입력되고, 그 각 드레인이 상기 2개의 PMOS형 트랜지스터의 각 드레인에 접속되며, 상기 2개의 NMOS형 트랜지스터이 갓 소스가 접속되고, 상기 2개의 NMONS형 트랜지스터의 각 드레인의 전위를 신호로서 출력하는 것을 특징으로 하는 반도체 집적회로.
33. 제21항, 제22항 또는 제26항에 있어서, 레벨변환회로는, 2개의 PMOS형 트랜지스터와, 2개의 CMOS형 인버터를 구비하고, 상기 각 CMOS형 인버터와, 직렬접속된 1개의 PMOS형 트랜지스터 및 1개의 NMOS형 트랜지스터로 구성됨과 동시에, 상기 PMOS형 및 NMOS형의 양 트랜지스터의 양 게이트를 입력단자로 하고, 상기 PMOS형 및 NMOS형의 양 트랜지스터의 직렬접속부를 출력단자로 하는 것이고, 상기 2개의 CMOS형 인버터의 입력단자에는 상보 신호를 출력하는 슬래이브 래치의 상기 상보 신호가 입력되며, 상기 2개의 PMOS형 트랜지스터는, 그 양 드레인이 상기 양 CMOS형 인버터의 PMOS형 트랜지스터 소스에 각각 접속되고, 그 각 소스는 고전압원에 접속되며, 상기 2개의 CMOS형 인버터의 NMOS형 트랜지스터 소스는 접지되고, 상기 각 CMOS형 인버터의 출력단자는, 직렬접속되지 않는 측의 PMOS형 트랜지스터의 게이트에 각각 접속되며, 상기 2개의 CMOS형 인버터의 각 출력단자의 전위를 신호로서 출력하는 것을 특징으로 하는 반도체 집적회로.
34. 제21항, 제22항 또는 제26항에 있어서, 저전압원 및 고전압원은 각각 외부로부터 입력되는 것을 특징으로 하는 반도체 집적회로.
35. 제21항, 제22항 또는 제26항에 있어서, 입출력 패드의 배치영역과, 내부 코어부를 가지고, 상기 내부 코어부에 복수의 레지스터와 복수의 조합회로가 배치됨과 동시에 메모리 셀부가 배치되는 것을 특징으로 하는 반도체 집적회로.
36. 일렬로 배치된 소정 개수의 연산소자를 일단으로 하여 이 일렬의 연사소자가 복수단 배치되고, 최전단의 연산소자는 외부로부터 신호를 받고, 상기 최전단의 연산소자를 제외하는 각 단의 연산소자는, 전단에 위치하는 연산소자로부터의 출력을 받으며, 최후 단의 연산소자는 연산결과를 외부 출력하는 연산회로에 있어서, 상기 최후단의 연산소자는 고전압원을 전압원으로 하고, 상기 최후단의 연산소자를 제외하는 연산소자는 저전압원을 전압원으로 하며, 상기 최후단의 연산소자와 그 전단의 연산소자 사이에는, 상기 고전압원을 전압원으로 하고 상기 최후단의 연산소자의 전단에 위치하는 연산소자로부터의 저전압의 출력신호를 상기 고전압원의 고전 압을 가지는 출력신호로 레벨변환하는 레벨변환회로가 배치되는 것을 특징으로 하는 연산회로.
37. 제36항에 있어서, 연산회로는, 복수개의 가산소자를 가지는 가산기인 것을 특징으로 하는 연산회로.
38. 제36항에 있어서, 연산회로는, 복수개의 논리곱 회로와 복수개의 아더가 어레이 형상으로 배치되고, 최하단에 다비트의 아더가 배치된 캐리세이브 방식의 병력 승산기인 것을 특징으로 하는 연산회로.
39. 복수의 레지스터 및 상기 복수의 레지스터 사이에 각각 배치된 1개의 조합회로를 구비한 반도체 직접회로를, 논리셀의 접속정보에 의거하여 합성하는 논리합성방법으로서, 상기 어느 하나의 조합회로의 신호전파 지연시간이 설계 상의 지연 상한값 이하인 경우에는, 이 조합회로를, 저전압원을 전압원으로하는 제1조합회로에 합성하고, 상기 어느 하나의 조합회로의 신호전파 지연시간이 설계 상의 지연 상한값을 초과하는 경우에는, 이 조합회로를, 고전압원을 전압원으로 하는 제2조합회로에 합성하는 제1공정과, 상기 레지스터를, 저전압원을 전압원으로 하는 레지스터에 합성하는 제2공정을 가지는 것을 특징으로 하는 논리합성방법.
40. 제39항에 있어서, 상기 고전압원의 전압과 상기 저전압원의 전압 전위차는, 조합회로 및 레지스터를 구성하는 트랜지스터의 임계치 전압 이하의 값으로 설정되는 것을 특징으로 하는 논리합성방법.
41. 제39항에 는 제40항에 있어서, 제1공정은, 최초에, 모든 조합회로를 제1조합회로를 이용하여 합성함과 동시에 모든 레지스터를 상기 저전압원을 전압원으로 하는 레지스터를 이용하여 합성하고, 이어서 상기 합성한 제1조합회로의 신호전파 지연시간이 설계 상의 지연 상한값을 초과하는지 여부를 판정하며, 설계 상의 지연 상한값을 초과하는 제1조합회로가 있는 경우에는, 그 모든 제1조합회로를 제2조합히로에 재합성하는 것을 특징으로 하는 논리합성방법.
42. 제39항 또는 제40항에 있어서, 제1공정은, 최초에, 제1조합회로 및 저전압원에 의하여 구동되는 레지스터를 이용하여, 상기 저전압원에 의하여 구동되는 레지스터 및 상기 제1조합회로를 합친 신호전파 지연시간을 예상하고, 이어서, 상기 예상 결과가 설계 상의 지연 상한값을 초과하는지 여부를 판정하며, 설계상의 지연 상한값 이하가 되는 제1조합회로가있는 경우에는, 그 제1조합회로를 제1조합회로에 합성하고, 상기 예상 결과가 설계 상의 지연 상한값을 초과하는 제1조합회로가 있는 경우에는, 그 제1조합회로를 제2조합회로에 합성하는 것을 특징으로 하는 논리합성방법.
43. 복수의 레지스터 및 상기 복수의 레지스터 사이에 각각 배치된 1개의 조합회로를 구비한 반도체 집적회로를, 논리셀의 접속정보에 의거하여 합성하는 논리합성방법으로서, 상기 어느 하나의 조합회로의 신호전파 지연시간이 설게 상의 지연 상한값 이하인 경우에는, 이 조합회로를 저전압원을 전압원으로 하는 제1조합회로에 합성하고, 상기 어느 하나의 조합회로의 신호전파 지연시간이 설계 상의 지연 상한값을 초과하는 경우에는, 이 조합회로의 일부를, 고전아원을 전압원으로 하는 제2조합회로에 합성하며, 그 조합회로의 잔여부를, 저전압원을 전압원으로 하는 제2조합회로에 합성하는 제1공정과, 상기 레지스터를, 저전압원을 전압원으로 하는 레지스터에 합성하는 제2공정을 가지는 것을 특징으로 하는 논리합성방법.
44. 제43항에 있어서, 제1공정에서, 신호전파 지연시간이 설계 상의지연 상한값을 초과하는 조합회로 중에, 검색범위로서의 소정 사이즈의 윈도우를 복수개 설정하고, 상기 복수개의 윈도우 중, 그 각 윈도우 내에 있는 조합부의 합계면적이 최소 또는 지연이 최소인 윈도우를 선택하며, 이 선택한 윈도우 내의 조합부를 상기 조합 회로의 일부로서, 제2조합회로에 합성하는 것을 특징으로 하는 논리합성방법.
45. 제44항에 있어서, 상기 윈도우의 소정 사이즈는, 상기 신호전파 지연시간과 상기 설계 상의 지연상한값에 의거하여 산출되는 것을 특징으로 하는 논리합성방법.
46. 복수의 레지스터 및 상기 각 레지스터 사이에 각각 배치된 1개의 조합회로를 구비한 반도체 집적회로로서, 상기 복수의 조합회로 중, 일부의 조합회로는 저전압원을 전압원으로 하는 제1조합회로로 구성되고, 다른 조합회로는, 고전압원을 전압원으로 하는 제2조합회로로 구성되며, 상기 복수의 레지스터는 상기 저전압원을 전압원으로 하는 레지스터로 구성되고, 상기 복수의 데이타 일시기억부를 가지고 레벨변환회로를 가지지 않는 것을 특징으로 하는 반도체 집적회로.
47. 제46항에 있어서, 다른 조합회로는, 그 내부의 일부가 고전압원을 전압원으로 하는 제2조합회로로 구성되고, 그 내부의 잔여부가 저전압원을 전압원으로 하는 제2조합회로로 구성되는 것을 특징으로 하는 반도체 집적회로.
48. 제46항 또는 제47항에 있어서, 저전압원을 전압원으로 하고 각 레지스터에 클록을 공급하는 클록 공급수단을 가지는 것을 특징으로 하는 반도체 집적회로.
49. 제46항 또는 제47항에 있어서, 각 레지스터는 플립플롭회로로 구성되고, 상기 플립플롭회로는, 저전압원을 전압원으로 하고 직렬접속된 마스터·래치 및 슬래이브·래치를 가지는 것을 특징으로 하는 반도체 집적회로.
50. 제46항 또는 제47항에 있어서, 각 레지스터는 래치회로로 구성되고, 상기래치회로는, 저전압원을 전압원으로 하는 래치부를 가지는 것을 특징으로 하는 반도체 집적회로.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.