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KR950011295B1 - 불휘발성 반도체기억장치와 리드온리 메모리 및 그 임계치전압 측정방법 - Google Patents

불휘발성 반도체기억장치와 리드온리 메모리 및 그 임계치전압 측정방법 Download PDF

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KR950011295B1
KR950011295B1 KR1019910004961A KR910004961A KR950011295B1 KR 950011295 B1 KR950011295 B1 KR 950011295B1 KR 1019910004961 A KR1019910004961 A KR 1019910004961A KR 910004961 A KR910004961 A KR 910004961A KR 950011295 B1 KR950011295 B1 KR 950011295B1
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KR
South Korea
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voltage
memory cell
line
potential
transistor
Prior art date
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Expired - Lifetime
Application number
KR1019910004961A
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English (en)
Inventor
요시유키 다나카
마사키 모모도미
후지오 마스오카
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
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Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
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Abstract

내용 없음.

Description

불휘발성 반도체기억장치와 리드온리 메모리 및 그 임계치전압 측정방법
제1도는 본 발명의 1실시예에 따른 EEPROM에서 테스트회로부의 구성을 나타낸 도면.
제2(a)도와 제2(b)도는 1개의 NAND셀의 평면도와 등가회로도.
제3(a)도와 제3(b)도는 각각 제2(a)도의 A-A'와 B-B' 단면도.
제4도는 메모리셀어레이의 등가회로도.
제5도는 제어게이트선의 제어회로부의 구성을 나타낸 도면.
제6도는 본 발명의 다른 실시예에 따른 EEPROM의 웰구조를 나타낸 도면.
제7도는 테스트회로부의 구성을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
11 : p형 기판(p형 웰) 12 : 소자분리절연막
13 : 게이트절연막 14 : 부유게이트
15 : 층간절연막 16 : 제어게이트
17 : 절연막 18 : 비트선
bL : 비트선 CG1~CG2: 제어게이트선
SG1,SG2: 선택게이트선 SS : 공통소오스선
24 : 테스트회로
[산업상의 이용분야]
본 발명은 전기적 기록교환이 가능한 불휘발성 반도체기억장치(EEPROM)에 관한 것으로, 특히 칩선별의 신뢰성을 도모한 EEPROM에 관한 것이다.
[종래의 기술 및 그 문제점]
EEPROM의 하나로서 고집적화가 가능한 NAND셀형 EEPROM이 알려져 있는바, 이는 다수의 메모리셀을 그들의 소오스, 드레인을 인접하는 것끼리 공용하는 형태로 직렬접속하여 1단위로 비트선에 접속하는 것이다. 또, 메모리셀은 통상 저하축적층과 제어게이트가 적층된 EETMOS구조를 갖추고 있고, 메모리셀어레이는 p형 기판 또는 n형 기판에 형성된 p형 웰내의 집적형성되어 있다. NAND셀의 드레인측은 선택게이트를 매개해서 비트선에 접속되어 있고, 소오스측은 마찬가지로 선택게이트를 매개해서 공통소오스선(기준전위배선)에 접속되어 있으며, 메모리셀의 제어게이트는 행방향에 연속적으로 배열 설치되어 워드선으로 된다.
이 NAND셀형 EEPROM의 동작은 다음과 같은 바, 데이터기록동작은 비트선으로부터 가장 떨어진 위치의 메모리셀로부터 차례대로 수행된다. 선택된 메모리셀의 제어게이트에는 고전압(VPP; =20V정도)을 인가함으로써 비트선측에 있는 메모리셀의 제어게이트와 선택게이트에는 중간전위(VPPM; =10V정도)를 인가하고, 비트선에는 데이터에 대응하여 0V 또는 중간전위를 공급하게 된다. 비트선에 0V가 공급되는 경우 그 전이는 선택메모리셀의 드레인까지 전달되어 드레인으로부터 부유게이트에 전자주입이 발생되고, 이에따라 그 선택된 메모리셀의 임계치는 정방향으로 시프트하게 되는데, 이 상태를 예컨대 "1"이라고 한다. 비트선에 중간저위가 공급되는 경우에는 전자주입이 발생하지 않게 됨에 따라 임계치는 변화되지 않고 부(-)로 유지되는데, 이 상태는 "0"으로 된다.
데이터소거는 NAND셀내의 모든 메모리에 대해 동시에 수행되는 바, 즉 모드 제어게이트와 선택게이트에 0V로 하고, 비트선과 소오스선을 부유상태로 하며 p형 웰과 n형 기판에 고전압(20V)을 인가하게 된다.
이에 따라, 모든 메모리셀에서 부유게이트의 전자가 p형 웰에 방출되어 임계치는 부(-)방향으로 시프트하게 된다.
데이터독출동작은 선택된 메모리셀의 제어게이트를 0V로 하고, 그 이외의 메모리셀의 제어게이트와 선택게이트를 전원전위(VCC; 5V)로 하며, 선택메모리셀에 전류가 흐르는지의 여부를 검출함으로써 수행된다. 또, 선택된 메모리셀의 임계치전압이 부(-)인 경우 비트선으로부터 공통소오스선에 전류가 흐르게 되어 "0"이 출력되는 한편, 메모리셀의 임계치전압이 정(+)인 경우, 전류가 흐르지 않게 됨에 따라 "1"이 검출된다.
이상의 동작설명으로부터 알 수 있는 바와 같이 NAND셀형 EEPROM에서는 기록과 독출동작시에 비선택 메모리셀이 전송게이트로 작용하게 된다. 이러한 관점에서 기록이 이루어진 메모리셀의 임계치전압에는 제한이 가해지게 된다. 예컨대 "1"이 기록된 메모리셀의 임계치의 바람직한 범위는 0.5~3.5V 정도로 되고, 데이터입력후의 경시변화(輕時變化), 메모리셀의 제조파라미터의 오차라던지 전원전압의 오차를 고려하면, 데이터기록후의 임계치분포는 그 보다 작은 범위가 요구된다.
그래서, 종래 이러한 종류의 NAND셀형 EEPROM의 칩선별에 대해서는 모든 메모리셀에 "1"데이터를 기록하고, 독출동작모드로하여 선택게이트에 인가되는 전압을 변화시켜 전류는 검지하는 방법에 의해 임계치분포를 측정하는 것이 수행되고 있다. 또, 고온방치테스트를 수행하여 임계치분포가 변화하지 않는지의 여부를 체크하는 것도 칩선별방법으로 이용되고 있다.
그러나, 종래의 NAND셀형 EEPROM에서의 칩선별법에서는 데이터소거시의 임계치분포를 조사하는 것까지는 수행되고 있지 않기 때문에 양품선별(良品選別)의 신뢰성상 문제가 있었다. 또 데이터소거시의 임계치는 부이므로 그 값까지 조사하기 위해서는 제어게이트에 부바이어스를 인가하는 것이 필요하지만, 통상제어회로에는 부전원을 이용하지 않으므로, 부전원을 이용하려면 외부단자가 필요하게 되어 제어회로도 지극히 복잡하게 된다.
이상과 같이 종래의 NAND셀형 EEPROM에서는 소거상태의 메모리셀 임계치분포를 측정하는 것이 불가능하여 칩선별의 신뢰성이 충분하지 않다는 문제가 있다. 또, 이와 같은 형태의 문제는 NOR형 EEPROM의 경우에도 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 소거상태의 임계치분포를 용이하게 측정하는 일을 가능하게 하여 칩선별의 신뢰성형상을 도모한 EEPROM을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 반도체기억장치는, 반도체기판과, 이 기판상에 형성된 병렬데이터전송선, 상기 기판상에서 그 사이의 교차를 정의하도록 상기 데이터존송선을 가로지르는 병렬제어게이트선, 메모리셀 트랜지스터로서 상기 교점에 배열되면서 임계치전압을 갖추고, 각 트랜지스터가 제어게이트와 전하축적부를 갖추며, 제어게이트전극에서 상기 제어게이트선의 대응하는 하나에 연결되는 금속 절연체 전계효과트랜지스터, 상기 데이터전송선의 대응하는 하나에 연결된 제1단과, 상기 직렬 연결된 메모리셀 트랜지스터의 다른 것과 함께 공통 소오스선에 연결된 제2단을 구비한 각각 소정 수의 메모리셀 트랜지스터를 갖춘 다수의 셀유니트를 정의하는 메모리셀 트랜지스터 및, 미리 선택된 바이어스전위에 의해 상기 공통 소오스선상에서 현재 인가된 전압을 상승시키고, 부전압의 이용을 금지하는 동안 소거상태에서 상기 메모리셀 트랜지스터의 임계전압의 분해의 측정을 허용하기 위한 바이어스수단을 구비하여 구성된 것을 특징으로 한다.
또한 본 발명에 따른 임계치전압 측정방법은, 메모리셀부가 소정 전위 레벨의 정의 DC전압에 연결되도록 공통 소오스전위선 상의 전압전위를 잠정적으로 설정하는 단계와, 실질적으로 동시에, 상기 정의 DC전압 보다 더 낮은 레벨에서 상기 메모리셀 트랜지스터로부터 선택된 메모리셀 트랜지스터와 관련된 워드선상의 전압전위을 유지하는 단계를 구비하여 이루어진 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 통상 접지전위로 고정되는 공통소오스선에 외부전원 또는 내부전원에 의해 바이어스를 인가할 수 있도록 하고, 칩선별시 데이터독출모드에서 선택된 메모리셀의 제어게이트에 부바이어스를 인가하는 대신 제어게이트를 0V로 하여 공통소오스선에 정바이스를 인가함에 따라 제어게이트에 부바이서를 인가하는 것과 등가로 되므로 소거상태의 메모리셀의 임계치분포를 측정할 수 있다.
또, 공통소오스선을 그 메모리셀어레이가 형성된 웰에 접촉시키면 소오스와 웰전위가 동시에 전위변화됨에 따라 기판바이어스가 없는 상태에서 정확한 임계치전압을 측정할 수 있다.
이상으로부터 본 발명에 의하면 EEPROM의 칩선별의 신뢰성이 향상된다.
[실시예]
이하, 본 발명에 따른 실시예를 예시도면을 참조해서 상세히 설명한다.
제2(a)도와 제2(b)도는 1실시예의 EEPROM에서 1개의 NAND셀의 평면도와 등가회로이고, 제3(a)도와 제3(b)도는 제2(a)도의 A-A'와 B-B' 단면도이다.
소자분리산화막(12)에 의해 둘러싸인 p형 실리콘기판(또는 p형 웰; 11)에 복수의 NAND셀로 이루어진 메모리셀어레이가 형성되어 있는데, 1개의 NAND셀에 주목해서 설명하면, 본 실시예에서는 8개의 메모리셀(M1~M8)이 직렬접속되어 1개의 NAND셀을 구성하고 있다. 이 메모리셀은 각각 실리콘기판(11)에 게이트절연막(13)을 매개해서 부유게이트(14; 171,142,…,148)가 형성되고, 그 위에 층간절연막(15)를 매개해서 제어게이트(16; 171,162,…,8)가 형성되어 구성되어 있다.
이들 메모리셀의 소오스, 드레인으로서의 n형 확산층(19)은 인접한 것끼리 공용하는 형태로 메모리셀이 직렬접속되어 있다. NAND셀의 드레인측과 소오스측에는 각각 메모리셀의 부유게이트 제어게이트와 동시에 형성되어 단락된 선택게이트(14~,169, 1410, 1610)가 설치되어 있다. 소자형성된 기판 상부는 CVD 산화막(17)에 의해 덮여지고, 그 위에 비트선(18)이 배열설치되어 있는데, 이 비트선(18)은 NAND셀의 일단의 드레인측 확산층(19)에 접촉되어 있다. 행방향으로 나란한 NAND셀의 제어게이트(14)는 공통으로 제어게이트선(CG1,CG2,…CG8)으로서 배열 설치되어 있는데, 이들 제어 게이트선은 워드선으로 된다. 선택게이트(14~,169, 1410, 1610)도 각각 해방향에 연속적으로 선택게이트선(SG1, SG2)에 배열 설치되어 있다.
제4도는 이러한 NAND셀이 매트릭스배열된 메모리셀어레이의 등가회로를 도시하고 있는 바, 각 메모리셀의 일단의 소오스확산층은 공통소오스선(SS)으로 되어 있다.
제5도는 제어게이트 제어회로부분의 구체적인 구성이 도시되어 있는 바, 이 제어회로는 기록시 선택게이트 고전위(VPP)를 공급하는 고전위공급회로(21), 마찬가지로 기록시에 비선택 제어게이트에 중간전위(VPPM)를 공급하는 중간전위공급회로(22), 독출제어회로(23) 등을 갖추고 있고, 이러한 회로가 각 제어게이트선마다 설치되어 있다.
고전위공급회로(21)는 기록신호(WRITE)와 어드레스(ai)의 논리를 취하는 EEPROM게이트(Gi)에 의해 제어되는 E형 n챈널 스위칭 MOS트랜지스터(QE1)와 E형 p채널 스위칭 MOS트랜지스터(QP1) 및 출력버퍼로 되는 형의 p챈널 MOS트랜지스터(QP2)를 주체로 하여 구성되어 있다. MOS트랜지스터(QE1,QP1) 사이와, MOS트랜지스터(QP1)와 고전위(VPP)단자 사이에는 각각 스위칭 MOS트랜지스터를 고전위로부터 보호하기 위한 n챈널 MOS트랜지스터(QD1, QD2)가 설치되어 있는 바, 이들 MOS트랜지스터(QD1, QD2)는 임계치가 거의 0V로 설정된 i형이다. 또, 버퍼단 MOS트랜지스터(QP1)의 상하에도 마찬가지로 i형 n챈널 MOS트랜지스터와 i와 n챈널 MOS트랜지스터를 사용하는 것은 고전위(VPP)를 임계치 강하없이 제어게이트선에 공급하기 위함이다. 특히, MOS트랜지스터(QD4)는 다른 회로로부터 제어게이트선에 정전위가 공급되는 경우 p챈널 MOS트랜지스터(QP2)에 그 전위가 전달되는 것을 방지하는 작용을 하게 된다. 중간전위공급회로(22)도 고전위공급회로(21)와 마찬가지로 NAND게이트(QE2)와 E형 p챈널 스위칭 MOS트랜지스터(QP3, 출력버퍼로 되는 형의 p챈널 MOS트랜지스터(QP4)와 i형 n챈널 MOS트랜지스터(QD5~QD8)에 의해 구성되어 있다.
독출제어회로(23)는 독출신호(READ)와 어드레스(ai,/ai)의 논리를 취하는 NAND게이트(G3,G4), NAND게이트(G3)의 출력반전신호에 의해 제어되는 스위칭용 E형 n챈널 MOS트랜지스터(QE3), NAND게이트(G4)의 출력에 의해 제어되는 E형 p챈널 MOS트랜지스터(QP5), 이들의 스위칭용 MOS트랜지스터와 제어게이트선 사이에 설치된 보호용 i형 n챈널 MOS트랜지스터(QD10, QD9)로 구성되어 있다. 상기 MOS트랜지스터(QP3)의 소오스에는 소거시의 임계치를 측정하는 경우와 기록시의 임계치를 측정하는 경우에 서로 다른 값을 취하는 전위(VGL)가 인가된다.
제1도는 소거상태의 NAND셀 임계치를 측정하기 위한 테스트회로부의 구성으로, 도면에는 1개의 NAND셀만이 도시되어 있지만 모든 NAND셀의 공통소오스선(SS)에 소정의 바이어스를 공급하는 테스트회로(24)가 설치되어 있다. 즉, 공통소오소스선(SS)은 i형 n챈널 MOS트랜지스터(Q4)와 E형 MOS트랜지스터(Q3)의 직렬회로를 매개해서 접지되어 있고, 또 i형 n챈널 MOS트랜지스터(Q2)와 E형 n챈널 MOS트랜지스터(Q1)의 직렬회로를 매개해서 테스트용 정바이어스전원(VL)에 접속되어 있는 한편, MOS트랜지스터(Q3)는 소거신호(ERASE)와 테스트신호(TEST)가 입력되는 NOR게이트(G12)에 의해 제어되고, MOS트랜지스터(Q1)는 소거신호(ERASE)와 테스트신호의 보신호(/TEST)가 입력되는 NOR게이트(G11)에 의해 제어되도록 되어 있다.
상기와 같이 구성된 EEPROM의 동작을 다음에 설명한다.
먼저, 데이터 기록에 앞서 모든 메모리셀의 데이터소거를 수행하는데, 데이터소거시에는 모든 제어선(워드선; CG)에 0V가 공급된다. 즉, 제5도에 도시된 제어회로에서 MOS트랜지스터(QE4)가 온되어 제어게이트선(CGi)이 0V로 되는데, 이때 선택게이트(SG1,SG2)도 마찬가지로 0V로 된다. 그리고, 비트선과 소오스선을 부유상태로 하여 메모리셀어레이가 형성된 p형 기판(또는 p형 웰과 n형 기판)에 고전압(VPP)이 인가된다. 이 바이어스상태를 예컨대 10msec 사이로 유지함에 따라 모든 메모리셀에서 부유게이트로부터 전자가 방출되어 임계치가 부의 "0"상태로 된다.
데이터기록은 데이터에 의해 비트선전위가 제어되어 "0" 또는 "1"이 기록되는 바, 이때 선택된 제어게이트선에 고전위(VPP)로 인가되고, 그에 의해 비트선측에 있는 비선택 제어게이트선에 중간전위(VPPM)가 인가된다. 또, 제5도의 제어회로에는 입력신호(WRITE)가 입력되는 바, 즉 입력신호(WRITE)와 어드레스(ai,/ai)의 논리에 의해 고전위공급회로(12) 또는 중간 전위공급회로(22)가 온되어 선택된 제어게이트선에 VPP, 비선택 제어게이트에는 VPPM이 인가되고, 비트선(bL)에는 데이터 "1"기록시 0V, "0"의 기록시 중간전위가 공급된다.
데이터독출은 선택된 제어게이트선에 0V, 비선택제어게이트선과 선택게이트선에 VCC가 공급되고, 비트선에도 VCC가 공급된다. 또 공통소오스선(SS)은 제1도에서의 MOS트랜지스터(Q3)가 온으로 되어 접지된다. 상기 제어게이트선의 제어는 제5도에 있어서 독출신호(READ)와 어드레스(ai, /ai)의 논리에 따라 수행된다. 이 상태에서 비트선으로부터 공통소오스선에 전류가 흐르는지의 여부가 검출되므로, "0", "1"의 판별이 이루어지게 된다.
이상의 설명이 EEPROM의 기본동작이고, 이어 칩선별시의 소거상태의 임계치전압분포의 측정은 다음과 같이 수행된다. 이 테스트모드는 기본적으로 데이타독출모드이고 선택된 제어게이트선이 0V, 그 이외의 제어게이트선(SG1,SG2), 선택게이트(CG)은 독출모드의 전위로 설정된다. 즉, 선택된 제어게이트선이 0V, 비선택 제어게이트선, 선택게이트선이 VCC로 설정된다. 비트선(bL)에는 이하에 서술되는 공통소오스선에 공급되는 바이어스만큼 높은 전위가 공급된다. 공통소오스선(SS)에는 제1도의 테스트회로(24)에 있어서, 소거신호(ERASE)가 "L"레벨, 테스트신호(TEST)가 "H"레벨(/TEST가 "L"레벨)로 되어 MOS트랜지스터(Q1)가 온되는 결과, 정바이어스전압(VL)의 인가는 선택게이트선에 부바이어스를 인가하는 것이 등가이기 때문에 이 전압을 변환시켜 공통소오스선(SS)에 흐르는 전류를 검출함에 따라 소거상태의 메모리셀의 부임계치전압을 측정할 수 있다.
본 실시예에서 테스트모드시 p형 기판 또는 p형 웰이 0V로 고정되어 있다면, 소오스선은 정전압을 인가함에 따라 기판바이어스가 걸리게 되어 측정된 임계치는 그 기판바이어스효과를 포함하는 것으로 된다. 이 기판바이어스를 제거하여 보다 정확하게 임계치전압분포를 측정하도록 한 실시예를 이하에서 설명한다.
제6도에 도시된 바와 같이 NAND셀형 EEPROM의 메모리셀어레이영역(31)과 주변회로영역(32)이 n형 실리콘기판에 각각 별개로 형성된 p형 웰(PW1,PW2)에 형성되어 있는 것으로 한다. 이러한 구성에서 메모리셀어레이의 공통소오스선(SS)은 그 p형 웰(PW1,PW2)에도 접촉시켜 설치하게 된다.
제7도는 본 실시예의 테스트회로부의 등가회로로서, 메모리셀어레이영역의 p형 웰(PW1)이 NAND셀의 공통소오스선(SS)에 접속되어 있는 점이 제1도와 다르고, 제7도에는 제1도에 도시되지 않았지만 소거시의 p형 웰(PW1)에 고전위(VPP)를 인가하는 회로(25)가 도시되어 있다.
본 실시예에서는 테스트모드시 공통소오스선(SS)에 정압바이어스전압(VL)이 인가되는 동시에 메모리셀어레이의 p형 웰(PW1)에 인가된다. 주변회로 영역의 p형 웹(PW2)은 분리되어 있기 때문에 주변회로동작에는 영향이 없다. 그리고, 본 실시예에 다르면 소거상태의 메모리셀의 임계치전압을 기판의 바이어스효과의 영향이 없는 상태로 측정할 수 있다.
이상의 실시예에서는 단지 NAND셀형 EEPROM을 설명하였지만, 본 발명은 NOR셀형 EEPROM에도 같은 형태로 적용할 수 있다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 따르면, 칩선별시 소거상태의 메모리셀의 임계치분포를 측정할 수 있어 EEPROM의 칩선별의 신뢰성이 향상된다.

Claims (12)

  1. 반도체기판과, 이 기판상에 형성된 병렬데이터전송선, 상기 기판상에서 그 사이의 교차를 정의하도록 상기 데이터전송선을 가로지르는 병렬제어게이트선, 메모리셀 트랜지스터로서 상기 교점에 배열되면서 임계치전압을 갖추고, 각 트랜지스터가 제어게이트와 전하축적부를 갖추며, 제어게이트전극에서 상기 제어게이트선의 대응하는 하나에 연결되는 금속절연체 전계효과 트랜지스터, 상기 데이터전송선의 대응하는 하나에 연결된 제1단과, 상기 직렬 연결된 메모리셀 트랜지스터의 다른 것과 함께 공통 소오스선에 연결된 제2단을 구비한 각각 소정 수의 메모리셀 트랜지스터를 갖춘 다수의 셀유니트를 정의하는 메모리셀 트랜지스터 및, 미리 선택된 바이어스전위에 의해 상기 공통 소오스선상에 현재 인가된 전압을 상승시키고, 부전압의 이용을 금지하는 동안 소거상태에서 상기 메모리셀 트랜지스터의 임계전압의 분배의 측정을 허용하기 위한 바이어스 수단을 구비하여 구성된 것을 특징으로 하는 전기적으로 소거가 가능한 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 바이어스수단이, 상기 제어게이트선의 선택된 하나에 실질적으로 제로 전압을 인가하고, 데이터 독출모드에서 이용되어지는 독출존압을 나머지 제어게이트선 또는 선에 인가함으로써 선택된 게이트선에 함께 연결된 메모리셀 트랜지스터의 제어게이트전극의 전압이 상기 공통 소오스선상의 전압 보다 낮게 되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제2항에 있어서, 상기 바이어스수단이 상기 공통 소오스선에 연결된 스위칭 트랜지스터를 갖추고, 외부적으로 정의 전압을 받으며, 상기 공통 소오스선에 저의 전압을 인가하도록 도전성을 갖는 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제3항에 있어서, 상기 기판이 표면영역에서 도전형에 있어서 상기 기판과 다른 제1반도체 웰영역을 갖추고, 상기 메모리셀 트랜지스터가 제1웰영역에 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제4항에 있어서, 상기 기판이 다른 표면 영역에서 도전형에 있어서 상기 기판과 다름과 더불어 상기 제1웰영역과 전기적으로 분리된 제2반도체 웨령역을 갖추고, 상기 바이어스수단이 상기 제2웰영역에 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제5항에 있어서, 상기 공통 소오스선이 상기 제1웰영역에 전기적으로 연결된 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 반도체기판과, 이 반도체기판상에 절연적으로 구성된 비트선, 상기 반도체기판상에 상기 비트선을 절연적으로 교차하도록 구성된 워드선, 각각 메모리셀 트랜지스터로서 미리 선택된 수의 제어게이트와 전하축적부를 갖추면서 상기 비트선과 상기 워드선에 연결되어 구성된 전계효과 트랜지스터를 갖춘 메모리셀부, 대응하는 비트선에 선택적으로 연결되도록 각 메모리셀부의 제1단에 제공된 제1스위칭 트랜지스터, 소오스 전위선에 선택적으로 연결되도록 각 메모리셀부의 제2단에 제공된 제2스위칭 트랜지스터 및, 소정 전위 레벨을 갖춘 정의 DC전압을 외부적으로 공급된 전기적신호에 응답하여 상기 소오스 전위선에 선택적으로 인가하고, 상기 정의 DC 전압보다 더 낮은 레벨에서 상기 메모리셀 트랜지스터로부터 선택된 메모리셀 트랜지스터와 관련된 워드선상의 전압전위를 유지하기 위한 상기 워드선과 상기 소오스 전위선과 관련된 전압조정수단을 구비하여 구성된 것을 특징으로 하는 전기적으로 소거 및 프로그램이 가능한 리드온리 메모리.
  8. 제7항에 있어서, 상기 전압조정수단이 상기 전기적 신호를 외부적으로 받기 위한 논리게이트회로와, 상기 전의 DC전압을 외부적으로 받음과 더불어 상기 정의 DC전압과 접지 전위 사이의 상기 소오스선상의 전압전위를 선택적으로 변화시키기 위해 상기 논리게이트회로에 연결된 트랜지스터회로를 구비하여 구성된 것을 특징으로 하는 전기적으로 소거 및 프로그램이 가능한 리드온리 메모리.
  9. 제8항에 있어서, 상기 트랜지스터회로가 금속절연체 반도체 전계효과 트랜지스터를 포함하는 것을 특징으로 하는 전기적으로 소거 및 프로그램이 가능한 리드온리 메모리.
  10. 반도체기판상에 절연적으로 구성된 비트선과, 상기 반도체기판상에 상기 비트선을 절연적으로 교차하도록 제공된 워드선 및, 각각 메모리셀 트랜지스터로서 미리 선택된 수의 제어게이트와 전하저장부를 갖추면서 상기 비트선과 상기 워드선에 연결되어 구성된 전계효과 트랜지스터를 갖운 메모리셀부를 구비하여 이루어진 전기적으로 소거 및 프로그램이 가능한 리드온리 메모리를 위해 적절한 메모리셀 트랜지스터의 임계치전압 측정방법이, 상기 메모리셀부가 소정 전위 레벨의 정의 DC전압에 연결되도록 공통 소오스전위선 상의 전압전위를 잠정적으로 설정하는 단계와, 실질적으로 동시에, 상기 정의 DC 전압 보다 더 낮은 레벨에서 상기 메모리셀 트랜지스터부터 선택된 메모리셀 트랜지스터와 관련된 워드선상의 전위를 유지하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 임계치전압 측정방법.
  11. 제10항에 있어서, 상기 메모리의 데이터 독출모드에서 이용되어지는 특정 전위에서 나머지 메모리셀 트랜지스터와 관련된 워드선상의 전위를 유지하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 임계치전압 측정방법.
  12. 제11항에 있어서, 상기 정의 DC전압이 상기 공통 소오스선에 인가되는 동안 상기 메모리부가 상기 기판의 다른 표면으로부터 구성되는 동안 상기 기판의 표면영역을 전기적으로 분리시키는 단계를 더 구비하여 이루어진 것을 특징으로 하는 임계치전압 측정방법.
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