DE69122537T2 - EEPROM mit Schwellwertmessschaltung - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf nichtflüchtige Halbleiterspeicher und insbesondere auf elektrisch löschbare, programmierbare Festwertspeicher großer Kapazität.
• Mit dem steigenden Bedarf für gutes Betriebsverhalten und hohe zuverlässigkeit digitaler Computersysteme wird stark die Entwicklung eines wiedereinschreibbaren Halbleiterspeichers gefordert, der eine Speicherkapazität hat, die so groß ist, daß der Speicher anstelle eines bestehenden externen Datenspeichermediums, wie beispielsweise einer Magnetplatte oder einer festen Platteneinheit (die gelegentlich als "Hartplattenvorrichtung" bezeichnet wird), die für einen Computer verwendet sind, eingesetzt werden kann.
• Um die obige Anforderung zu erfüllen, wurde in letzter Zeit ein elektrisch löschbarer programmierbarer nicht- flüchtiger Festwertspeicher (im folgenden gemäß dem Ge brauch auf diesem technischen Gebiet als "EPROM" bezeichnet) vorgeschlagen und entwickelt, bei dem Speicherintegrationsdichte erhöht ist, indem die Anzahl der Transistoren vermindert ist, die in jedem Speicherabschnitt auf einem Chipsubstrat mit einer begrenzten Größe verwendet sind.
• Dieser Typ eines EEPROM wird in typischer Weise als ein "NAND-Typ-EEPROM" bezeichnet, bei dem Reihenschaltungen von Floating-Gate-Typ-Metalloxid-Halbleiter-Feldeffekttransistoren (im folgenden als "MOSFETs" bezeichnet) mit einer entsprechenden Bitleitung über einen Schalttransistor verbunden sind. Der Schalttransistor wird leitend gemacht, wenn er bezeichnet ist, um wahlweise das Serienarray der Floating-Gate-Typ-MOSFETs mit einer hiermit zugeordneten entsprechenden Bitleitung zu verbinden, und er wird allgemein als "Wähltransistor" bezeichnet.
• Jeder der in Reihe angeordneten Floating-Gate-Typ-MOSFETs ist ein Mindestelement zum Speichern von Daten und kann als einer Speicherzelle eines herkömmlichen dynamischen Direktzugriffspeichers, d.h. eines DRAM entsprechend angesehen werden (tatsächlich wird das Serienarray von MOSFETs selbst gelegentlich als lispeicherzellelt bezeichnet.
• Die Benennung ist nicht besonders wichtig. Beispielsweise wird in dieser Patentbeschreibung jedes Serienarray von MOSFETs als "NAND-Zelleneinheit" bezeichnet). Im allgemeinen besteht jedes Transistorarray aus 4, 8 oder 16 Floating-Gate-Typ-MOSFETs. Jeder MOSFET hat ein Steuergate, das mit einer entsprechenden Wortleitung verbunden ist, und ein Floating-Gate zum Speichern von Ladungen, die logische Daten von "1" oder "0" darstellen. Da jede Speicherzelle aus einem Floating-Gate-Typ-MOSFET gebildet werden kann, kann die Integrationsdichte des EEPROM erhöht werden, und daher kann die Speicherkapazität hiervon gesteigert werden.
• In dem obigen NAND-Typ-EEPROM sind Daten sequentiell in die Floating-Gate-Typ-MOSFETs, d.h. in Speicherzellen transistoren in jeder NAND-Zelleneinheit geschrieben. In einem Fall, in welchem logische Daten in den EEPROM bei einer gewünschten Speicheradresse geschrieben sind, das heißt, in einen gewählten MOSFET der Floating-Gate-Typ- MOSFETs der bezeichneten NAND-Zelleneinheit werden eine Hochspannung Vpp von beispielsweise 20 Volt und eine Zwischenspannung Vppm, die einen Fotentialpegel zwischen der Versorgungsspannung Vcc des EEPROM und der Hochspannung Vpp hat und insbesondere auf 10 Volt eingestellt ist, wenn die Versorgungsspannung Vcc 5 Volt beträgt, wie folgt verwendet. Die Hochspannung Vpp liegt an der Steuergateelektrode eines gewählten Speicherzellentransistors, und die Zwischenspannung Vppm ist den Steuergateelektroden von nicht gewählten Speicherzellentransistoren zugeführt, die zwischen dem gewählten Speicherzellentransistor und dem Wähltransistor liegen. Die nicht gewählten Speicherzellentransistoren werden leitend gemacht.
• Wenn unter dieser Bedingung eine Spannung von 0 Volt an einer Bitleitung als eine einen logischen Datenwert darstellende Datenspannung liegt, wird die Datenspannung zu einer Ziel- oder Targetspeicherzelle, das heißt zu der Drain des gewählten Floating-Gate-Typ-MOSFET über die nicht gewählten Speicherzellentransistoren übertragen, die leitend gemacht sind. Daher werden in dem MOSFET Elektronen durch den Tunneleffekt von der Drain in die Floating-Gate-Elektrode hiervon injiziert. Als ein Ergebnis wird der Schwellenwert des MOSFET in einer positiven Richtung verschoben. Somit wird ein logisches Datum "1" in einer gewünschten Adreßstelle gespeichert.
• Wenn die Zwischenspannung Vppm an der Bitleitung liegt, tritt eine Injektion von Elektronen in dem gewählten Floating-Gate-Typ-MOSFET nicht auf. In diesem Fall wird die Schwellenwertspannung des MOSFET unverändert gehalten. Dieser Zustand wird als ein logischer "0"-Speicherzustand definiert.
• Der Betrieb des Löschens von Daten in dem NAND-Zellen- Typ-EEPROM wird gleichzeitig für jeden vorbestimmten Block bewirkt, der allgemein der ganze Teil von einem Chip des EEPROM ist, der als ein Block behandelt ist.
• Dies ist ein sogenanntes "gleichzeitiges Löschen". Zu dieser Zeit werden alle NAND-Zelleneinheiten des EEPROM elektrisch von den Bitleitungen, dem Substrat und der Source- oder Quellenspannung getrennt. Die Steuergateelektroden von allen Speicherzellentransistoren sind auf 0 Volt gesetzt, und die Substratspannung (sowie das Wannenpotential, wenn NAND-Zelleneinheiten in einem Wannenbereich gebildet sind), wird auf die Hochspannung Vpp gesetzt. Als ein Ergebnis werden in allen Speicherzellentransistoren Elektronen von den Floating-Gate-Elektroden hiervon zu dem Substrat (oder dem Wannenbereich) bewegt. Die Schwellenwerte hiervon werden in einer negativen Richtung verschoben. Die gespeicherten Datengrößen werden elektrisch zu der gleichen Zeit gelöscht.
• Um selektiv gespeicherte Daten eines bestimmten Speicherzellentransistors auszulesen, liegen 0 Volt an der Steuergateelektrode des gewählten Speicherzellentransistors. Alle verbleibenden Speicherzellentransistoren des EEPROM sind auf die Versorgungsspannung Vcc (5 Volt) gesetzt. Alle Wähltransistoren sind durch das Anlegen der Versorgungsspannung an die Gateelektroden hiervon leitend gemacht. Der logische Wert der gespeicherten Daten kann durch Prüfen bestimmt werden, ob ein Strom in einer gemeinsamen Sourcelagenschicht fließt oder nicht, die auch der bestimmten NAND-Zelleneinheit einschließlich dem gewählten Speicherzellentransistor zugeordnet ist.
• In dem obigen Dateneinschreibmodus arbeiten diejenigen nicht gewählten Speicherzellentransistoren von jeder NAND-Zellenheit, die zwischen dem Zielspeichertransistor und dem Wähltransistor liegen, als "Transfer- oder Übertragungsgates" zum Übertragen einer logischen Datenspannung zu dem gewählten Speicherzellentransistor. Es kann angenommen werden, daß die nicht gewählten Speicherzellentransistoren auch als Transfergates zum Übertragen von ausgelesenen Daten in dem Datenauslesemodus arbeiten.
• Um die Datenübertragungswirksamkeit hoch zu halten, müssen die Schwellenwerte hiervon immer innerhalb eines richtig definierten Bereiches eingestellt sein. Weiterhin kommt bei dem EEPROM mit einer Anderung der Versorgungsspannung selbst eine Anderung in der Qualität infolge des Herstellungsprozesses und/oder einer Alterungsverschlechterung der physikalischen Eigenschaft des EEPROM unter verschiedenen Anwendungsumgebungen (insbesondere Temperatur) für den Endbenutzer. Indem eine derartige Tatsache berücksichtigt wird, ist es wünschenswert, einen engeren Bereich als den obigen Bereich auszulegen, um eine Sicherheitsspanne beizufügen. Nachdem der gleichzeitige Löschbetrieb wiederholt in dem NAND-Zellen-Typ-EEPROM bewirkt ist, ändern sich die Schwellenwerte der Speicherzellentransistoren. Tatsächlich hergestellte NAND-Zellen- EEPROMs müssen ausreichen, derartige Anderungen in den Schwellenwerten "absorbieren". Sonst kann die Zuverlässigkeit der EEPROMs, die nach dem Versenden von den Halbleiterherstellern erhalten sind, als nicht hoch erwartet werden.
• Gewöhnlich wurde eine Kompensation für die Anderung in den Schwellenwerten der Speicherzellentransistoren bei dem LSI-Auslegungspegel gemacht. Beispielsweise sind Floating-Gate-Typ-MOSFETs so ausgelegt, daß die Schwellenwerte hiervon innerhalb eines Bereiches von 0,5 bis 3,5 Volt eingestellt sein können. In dem Herstellungspro zeß sind die tatsächlich erhaltenen EEPROMs einzeln dem Schwellenwerttest unterworfen. Lediglich diejenigen EBPROMs, die den Test durchlaufen haben, werden versandt.
• Als ein Beispiel eines derartigen Testes werden die elektrische Schwellenwertverteilungsmessung aufgrund der ausgelesenen Stromerfassung in der Herstellungslinie und ein Schwellenwertveränderungstest durch einen Alterungstest unter der Atmosphäre einer hohen Temperatur ausgeführt; diejenigen Produkte, die die Teste nicht durchlaufen haben, werden zurückgewiesen. Auf diese Weise kann die Betriebszuverlässigkeit der NAND-Zellen-Typ-EEPROMs gesteigert werden.
• Jedoch kann lediglich mit der obigen Maßnahme nicht erwartet werden, die Betriebszuverlässigkeit der NAND- Zellen-Typ-EEPROMs zu verbessern, während die Herstellungsausbeute hiervon hochgehalten ist. Die Hauptursache ist die folgende: kein Sortiertest wird tatsächlich für eine räumliche oder zeitliche Änderung in dem Schwellenwert infolge gleichzeitigen Löschens von Daten bewirkt. Dies beruht darauf, daß die Steuerschaltung unvermeidbar im Aufbau kompliziert gemacht ist, wenn der obige Sortiertest bewirkt wird. Die Schwellenwerte der Speicherzellentransistoren zu der Zeit eines Datenlöschens sind von der negativen Polarität. Um den Wert zu messen, ist es natürlich erforderlich, eine negative Vorspannung zu verwenden. Keine negative Spannungsquelle wird in den Steuerschaltungen verwendet, die in den gewöhnlichen NAND-Zellen-Typ-EEPROMs enthalten sind. Wenn eine Spannungsquelle negativer Polarität zwangsweise bei einem derartigen Aufbau benutzt wird, muß ein exklusiver externer Verbindungsanschluß speziell zu jeder Packung der EEPROMs beigefügt werden. Der Aufbau der Steuerschaltung ist daher kompliziert gemacht. In der Praxis kann die obige Abwandlung, die lediglich für den Zuverlässigkeitstest gemacht ist, nicht in befriedigender Weise durch die Halbleiterhersteller akzeptiert werden, die streng gefordert sind, die Kosten der Produkte zu verringern.
• Es ist daher eine Aufgabe der vorliegenden Erfindung, eine neuartige und verbesserte elektrisch löschbare programmierbare Halbleiterspeichervorrichtung zu schaffen, die in der Betriebszuverlässigkeit hervorragend ist.
• Diese Aufgabe wird durch die Erfindung gelöst, wie diese in den Patentansprüchen 1, 7 und 10 definiert ist.
• Gemäß der obigen Aufgabe bezieht sich die Erfindung auf eine elektrisch löschbare, nichtflüchtige Halbleiterspeichervorrichtung mit einem halbleitenden Substrat, parallelen Datentransferleitungen, die auf dem Substrat ange ordnet sind, parallelen Steuergateleitungen, die auf dem Substrat vorgesehen sind, um isolierend die Datentransferleitungen zu schneiden, damit dazwischen Schnittstellen definiert werden, und Metall-Isolator-Halbleiter- Feldeffekttransistoren, die an den Schnittstellen als Speicherzellentransistoren angeordnet sind, wobei jeder Speicherzellentransistor eine Steuergateelektrode und einen Ladungsspeicherteil hat und an der Steuergateelektrode hiervon mit einer entsprechenden Leitung der Steuergateleitungen verbunden ist, und wobei die Speicherzellentransistoren als eine Vielzahl von Zelleneinheiten angeordnet sind, deren jede eine vorgewählte Anzahl von in Reihe verbundenen Speicherzellentransistoren hat, wobei jede Reihenschaltung ein erstes Ende, das mit einer entsprechenden Leitung der Datentransferleitungen verbunden ist, und ein zweites Ende, das mit einer Quellen- oder Sourceleitung zusammen mit anderen in Reihe verbundenen Speicherzellentransistoren verbunden ist, aufweist, wobei eine Vorspannungseinrichtung wirksam gemacht ist, wenn sie angegeben ist, um die Spannung der Sourceleitung von einer Bezugsspannung zu einem relativ positiven Vorspannungspotential anzuheben, damit die Messung der Verteilung der Schwellenwertspannungen der Speicherzellentransistoren in einem Löschzustand möglich ist, während die Verwendung einer negativen Spannung gesperrt ist.
• Die vorstehende Aufgabe und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der Detailbeschreibung der unten angegebenen bevorzugten Ausführungsbeispiele ersichtlicher.
• Diese Erfindung kann vollständiger aus der folgenden Detailbeschreibung im Zusammenhang mit den begleitenden Zeichnungen verstanden werden, in welchen:
• Fig. 1 ein Diagramm ist, das schematisch den Schaltungsaufbau des Hauptteiles eines NAND-Zellen-Typ-EEPROM gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung zeigt,
• Fig. 2 ein Diagramm ist, das schematisch die Ebenenstruktur einer NAND-Zelleneinheit in dem EEPROM von Fig. 1 zeigt,
• Fig. 3 ein Diagramm ist, das schematisch den Querschnitt der Ebenenstruktur der NAND- Zelleneinheit längs der III-III-Bruchlinie von Fig. 2 zeigt,
• Fig. 4 ein Diagramm ist, das schematisch den Querschnitt der Ebenenstruktur der NAND- Zelleneinheit längs der IV-IV-Bruchlinie von Fig. 2 zeigt,
• Fig. 5 ein Diagramm ist, das den Aufbau einer Gatesteuerschaltung zeigt, die mit NAND- Zelleneinheiten von Fig. 1 zusammenwirkt,
• Fig. 6 ein Diagramm ist, das schematisch die Endseitenstruktur des Hauptteiles eines NAND-Zellen-Typ-EEPROM gemäß einem anderen Ausführungsbeispiel dieser Erfindung zeigt, und
• Fig. 7 ein Diagramm ist, das den Aufbau einer Schwellenwertmeßschaltung zeigt, die bevorzugt auf das Ausführungsbeispiel von Fig. 6 angewandt werden kann.
• In der Fig. 1 ist nunmehr ein elektrisch löschbarer programmierbarer Festwertspeicher oder EEPROM des NAND-Zellentyps gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung allgemein mit dem Bezugszeichen "10" versehen. Der NAND-Zellen-Typ-EEPRQM 10 hat parallele Datentransferleitungen BL und parallele Adreßsteuerleitungen WL. Die Adreßsteuerleitungen WL schneiden isolierend die Datentransferleitungen in einer Ebene auf einem Chip substrat 12 (vgl. Fig. 2). Die Datentransferleitungen BL sind als Bitleitungen bezeichnet; die Adreßsteuerleitungen WL sind als Wortleitungen bezeichnet.
• Jede Bitleitung BLi (i = 1, 2, ..., n) ist mit Reihenschaltungen MB einer zuvor gewählten Anzahl von Floating- Gate-Typ-Metall-Oxid-Halbleiter-Feldeffekttransistoren verbunden. In diesem Ausführungsbeispiel besteht jede Transistorreihenschaltung MBi aus 8 Floating-Gate-Typ- MOSFETs Mi1, Mi2, ..., Mi8. Beispielsweise hat die Transistorreihenschaltung MB1 Floating-Gate-Typ-MOSFETs M11, M12, ..., M18, wie dies in Fig. 1 gezeigt ist. Jeder MOSFET Mij (i = 1, 2, ..., n; j = 1, 2, ..., 8) arbeitet als eine Speicherzelle zum Speichern von Einheitslogikdaten. Das Reihenarray von 8 Speicherzellen wird im folgenden als "NAND-Zeileneinheit" bezeichnet, und die Floating- Gate-Typ-MOSFETs M werden als "Speicherzellentransistoren" oder einfach als "Speicherzellen" angegeben. Der Aufbau der oberen Hälfte der Speicherzellenmatrix in Fig. 1 ist im wesentlichen der gleiche, wie dies oben angegeben ist.
• In jeder NAND-Zelleneinheit MBi sind Speicherzellentran sistoren Mi1, Mi2, ..., Mi8 elektrisch an den Steuergateelektroden hiervon jeweils mit den Wortleitungen WL1, WL2, ..., WL8 verbunden. Jede der NAND-Zelleneinheiten MB1, MB2, ..., MBn ist mit einer entsprechenden Bitleitung BLi über einen ersten Einzelgate-Typ-Metall-Oxid- Halbleiter-Feideffekttransistor oder MOSFET Qi1 verbunden. Beispielsweise ist die NAND-Zelleneinheit MB1 mit der Bitleitung BL1 über den MOSFET Qi1 verbunden. Die MOSFETs Q11, Q21, Qn1 sind gemeinsam an den Steuergateelektroden hiervon mit einer Steuergateleitung SG1 verbunden. Jeder MOSFET Qi1 wird selektiv abhängig von einem Spannungssignal Vsg1 leitend gemacht, das zu der Steuergateleitung SG1 gespeist ist, und veranlaßt eine hiermit zugeordnete NAND-Zelleneinheit MBi elektrisch mit einer entsprechenden Bitleitung BLi verbunden zu sein. Der Schalt-MOSFET Qi1 wird als "erster Wähltransistor" bezeichnet.
• Wie in Fig. 1 gezeigt ist, sind die NAND-Zelleneinheiten MBi, MB2, ..., MBn gemeinsam über jeweils zweite Einzelgate-Typ-MOSFETs Q12, Q22, ..., Qn2 mit einem gemeinsamen Quellenpotential Vs verbunden, das das gleiche wie das Massepotential ist und in diesem Ausführungsbeispiel Volt beträgt. Beispielsweise ist in der NAND-Zellenein heit MB1 der zweite MOSFET Q12 zwischen der Sourceelektrode eines Endstufen-Speicherzellentransistors M18 in der NAND-Zelleneinheit und dem gemeinsamen Quellenpotential Vs verbunden. Die zweiten MOSFETs Q12, Q22, ..., Qn2 sind gemeinsam an den Steuergates hiervon mit einer zweiten Steuergateleitung SG2 verbunden. Jeder MOSFET Qi2 bewirkt die Schaltoperation abhängig von einem zu der Steuergateleitung SG2 gespeisten Spannungssignal Vsg2, und wenn er eingeschaltet ist, verbindet er elektrisch die hiermit zugeordnete NAND-Zelleneinheit MBi mit dem ge meinsamen Quellenpotential Vs. Der Schalt-MOSFET Qi2 wird im folgenden als "zweiter Wähltransistor" bezeichnet.
• Die Ebenenstruktur der 8 Speicherzellentransistoren M11 bis M18 der NAND-Zelleneinheit MB1 ist in Fig. 2 gezeigt. Für ein leichtes Verständnis sind Isolationsschichten in Fig. 2 weggelassen. Jeder Speicherzellentransistor M1i hat eine Floating-Gate-Elektrode 14, die isolierend über einem leicht dotierten P-Typ (P-Typ) Substrat 12 ausgebildet ist, und eine Steuergateelektrode 16, die isolierend über der Floating-Gate-Elektrode vorgesehen ist. In Fig. 2 ist die untenliegende Floating-Gate-Elektrode 14 als weiter als die Steuer-Gate-Elektrode 16 gezeigt; jedoch ist dies lediglich eine symbolische Darstellung. In der Praxis ist die Breite oder Weite hiervon im wesentlichen die gleiche wie diejenige der Steuergateelektrode. Die ersten und zweiten Wähltransistoren Q11 und Q12 sind auf beiden Endteilen der Speicherzeilentransistoren M11 bis M18 angeordnet. Die Wähltransistoren Q11 und Q12 umfassen jeweils Steuergateelektroden 18 und 20, die im folgenden als "Wählgateelektroden" bezeichnet sind.
• Die Bitleitung BL1 kann eine Metallschicht 22 sein, die mit einer kleinen Breite gebildet ist, um sich zu erstrecken und isolierend die Steuergateelektroden 16, die erste Gateelektrode 18 und die zweite Gateelektrode 20 zu schneiden. In Fig. 2 ist die Bitleitung BL1 als teilweise weggeschnitten in dem unteren Teil der Zeichnung zur Vereinfachung dargestellt, so daß eine hochdotierte N-Typ- (N&spplus;-Typ-)Halbleiterdiffusionsschicht, die in dem Oberflächenbereich des Substrates 12 gebildet ist, sichtbar wird. Die Schicht 24 hält die oben beschriebene gemeinsame Quellenspannung Vs. Der erste Wähltransistor Q11 ist elektrisch an der Drain mit der Bitleitung BL1 über einen Kontaktiochteil 26 verbunden, der in der Metallverdrahtung 22 gebildet ist, die die Bitleitung BL1 ist. Der zweite Wähltransistor Q12 ist an der Source hiervon mit der gemeinsamen Quellenspannung Vs verbunden.
• Die Querschnittsstruktur von einem der Speicherzellentransistoren M, die in der NAND-Zelleneinheit MB1 enthalten sind, ist in Einzelheiten in Fig. 3 gezeigt. Ein dünner Isolationsfilm 30 ist auf einem Elementbereich abgelagert, der durch Elementisolationsisolierschichten 32 auf der Oberfläche des P-Typ-Substrates 12 definiert ist. Die Isolierschichten können chemische Dampfabscheidungsoxidfilme sein. Der Isolierfum 30 arbeitet als ein Gateisolierfilm. Die Fioating-Gate-Elektrode 14, die als ein Ladungsspeicherteil dient, ist auf den Gateisolierfilm 30 gestapelt. Die Länge hiervon ist so bestimmt, daß sie teilweise die Elementisolationsisolierschicht 32 bedecken kann. Die Floating-Gate-Elektrode 14 ist mit einer Isolierschicht 34 bedeckt. Die Steuergateelektrode 16 mit im wesentlichen der gleichen Breite wie die Floating- Gate-Elektrode 14 ist auf der Isolierschicht 34 gebildet. Wie in Fig. 3 gezeigt ist, ist die Elektrode 16 angeordnet, um sich zu der Länge entsprechend der Wortleitung WL1 zu erstrecken. Die Floating-Gate-Blektrode 14 definiert eine vorgewählte Kapazität zwischen ihr und dem Substrat 12; sie definiert auch eine andere Kapazität zwischen ihr und der Steuergateelektrode 16. Die Steuergateelektrode 16 ist mit einer Isolierschicht 36 bedeckt. Die Metallverdrahtungsschicht 22, die die Bitleitung BL ist, ist angeordnet.
• In der Fig. 4 sind N&spplus;-Typ-Halbleiterdiffusionsschichten 40, 42, 44, 46, 48, ..., 50, 52 und 54 mit einem voreingestellten Abstand dazwischen längs der Längenrichtung der Bitleitung BL1 auf dem Oberflächenteil des P-Typ- Substrates vorgesehen. Die N&spplus;-Typ-Schicht 40 dient als die Drain des ersten Wähltransistors Q11. Es ist leicht durch einfaches Betrachten der Zeichnung zu verstehen, daß die Schicht 40 mit der Metallverdrahtungsschicht 22, die die Bitleitung BL1 ist, über den Kontaktlochteil 26 verbunden ist. Die N&spplus;-Typ-Schicht 42 dient als die Source des ersten Wähltransistors Q11. Zu der gleichen Zeit dient die N&spplus;-Typ-Schicht 42 als die Drain des benachbarten Speicherzellentransistors M11. In ähnlicher Weise dient die N&spplus;-Typ-Schicht 44 als die Source und die Drain der benachbarten Speicherzellentransistoren M11 und M12. Die N&spplus;-Typ-Schicht 54 dient als die Source des zweiten Wähltransistors Q12 und gleichzeitig ist sie mit der gemeinsamen Quellenspannung Vs verbunden.
• Zurück in Fig. 1 ist eine gemeinsame Sourceleitung 60 für die NAND-Zelleneinheiten MB1, MB2, ..., MBn mit einer Schwellenwertmeßschaltung 62 verbunden. Die Schaltung 62 legt bei Bedarf eine Vorspannung eines geeigneten Potentialpegels, der in dem Löschzustand des EEPROMs 10 erforderlich ist, das heißt die negative Schwellenwertbedingung, an die gemeinsame Quellenleitung 60, um die Verteilung einer Anderung in dem Schwellenwert der NAND-Speicherzellentransistoren M in dem Löschzustand zu messen.
• Die Schwellenwertmeßschaltung 60 ist grundsätzlich aus zwei Transistorreihenschaltungen gebildet: einer Reihenschaltung eines Verarmungstyp- (D-Typ-)N-Kanal-MOSFETs T1 und eines Anreicherungstyp-(E-Typ-)N-Kanal-MOSFETs T2 und einer Reihenschaltung eines D-Typ-N-Kanal-MOSFETs T3 und eines E-Typ-N-Kanal-MOSFETs T4. Die Versorgungsspannung Vcc (= 5 Volt) des EEPROM 10 liegt an den Gateelektroden der MOSFETs T1 und T3. Die gemeinsame Quellenleitung 60 ist mit der positiven Vorspannung Vbias zum Testen über die MOSFETs T1 und T2 verbunden. Die gemeinsame Quellenleitung 60 ist über die MOSFETs T3 und T4 geerdet.
• Eine NOR-Gatterschaltung 64 liegt an der Gateelektrode des E-Typ-N-Kanal-MOSFETs T2. Eine andere NOR-Gatterschaltung 66 liegt an der Gateelektrode des E-Typ-N- Kanal-MOSFETs T4. Zwei Eingänge des NOR-Gatters 66 sind extern mit einem Löschsignal ERASE und einem Teststartsignal TEST beaufschlagt. Zu dieser Zeit liegen das Löschsignal ERASE und ein Testkomplementärsignal extern an dem NOR-Gatter 64. Das Signal nimmt eine Rechteckwellenform an, die komplementär bezüglich einer Rechteckwellenform des Testsignales TEST ist.
• Wie in Fig. 5 gezeigt ist, umfaßt der konkrete Aufbau eines Steuergatespannungssteuerschaltungsabschnittes, der jeder der Wortleitungen Wi zugeordnet ist, grundsätzlich drei Schaltungskomponenten 70, 72 und 74. Eine Hochpotentialspeiseschaltung 70 ist vorgesehen, um ein gewähltes Gatter auf ein hohes Potential Vpp in der Einschreiboperation zu setzen. Eine Zwischenpotentialspeiseschaltung 72 dient zum Einstellen eines nicht gewählten Steuergates auf ein Zwischenpotential Vppm in der Einschreiboperation. Die dritte ist eine Auslesesteuerschaltung 74. Die Hochpotentialspeiseschaltung 70 besteht hauptsächlich aus einem NAND-Gatter 76 zum Ableiten eines logischen Wertes eines Einschreibsignales WRITE und eines Adreßsignales ai, einem E-Typ-N-Kanal-Schalt-MOS-Transistor Qe1, der durch das NAND-Gatter 76 gesteuert ist, einem E-Typ-P- Kanal-Schalt-MOS-Transistor Qp1 und einem E-Typ-P-Kanal- MOS-Transistor Qp2, der als ein Ausgangspuffer dient. Die N-Kanal-MOS-Transistoren Qd1 und Qd2 zum Schützen der obigen Schalt-MOS-Transistoren vor dem hohen Potential sind jeweils zwischen den MOS-Transistoren Qe1 und Qpi und zwischen den MOS-Transistor Qp1 und den Hochpotential-Vpp-Anschluß geschaltet.
• Die MOS-Transistoren Qd1 und Qd2 sind D-Typ-MOS-Transistoren, deren Schwellenwertbereiche ungefähr -3 Volt und -4 Volt liegen. Auch sind die D-Typ-N-Kanal-MOS-Transistoren Qd3 und Qd4 auf den Source- und Drain-Seiten des Pufferstufen-MOS-Transistors Qp2 angeordnet. Die Ursache, warum der P-Kanal-MOS-Transistor und der D-Typ-N-Kanal- MOS-Transistor in der Ausgangsstufe, wie oben beschrieben, verwendet sind, liegt darin, daß die Steuergateleitung auf das hohe Potential Vpp gesetzt werden kann, ohne einen Spannungsabfall entsprechend dem Schwellenwert zu verursachen.
• Wenn insbesondere ein hohes Potential von der anderen Schaltung 72 oder 74 zu der Steuergateleitung oder der Wortleitung WLi gespeist ist, verhindert der MOS-Transistor Qd4 positiv, daß das hohe Potential in unerwünschter Weise zu dem P-Kanal-MOS-Transistor Qp2 gespeist ist.
• Wie die Hochpotentialspeiseschaltung 70 umfaßt die Zwischenpotentialspeiseschaltung 72 eine NAND-Schaltung 78, einen E-Typ-N-Kanal-Schalt-MOS-Transistor Qe2, der durch die NAND-Schaltung 78 gesteuert ist, einen E-Typ-P-Kanal- Schalt-MOS-Transistor Qp3, einen E-Typ-P-Kanal-MOS-Transistor Qp4, der als ein Ausgangspuffer dient, und D-Typ- N-Kanal-MOS-Transistoren QdS bis Qd8.
• Die Auslesesteuerschaltung 74 umfaßt NAND-Gatter 80 und 82 zum Ableiten eines logischen Wertes des Auslesesignales READ und Adressen ai und , einen E-Typ-N-Kanal- Schalt-MOS-Transistor Qe3, der durch ein invertiertes Signal eines Ausgangssignales des NAND-Gatters 80 gesteuert ist, einen E-Typ-P-Kanal-MOS-Transistor Qp5 zum Bewirken einer Schaltoperation abhängig von einem Ausgangssignal des NAND-Gatters 82, D-Typ-N-Kanal-Schutz-MOS-Transistoren Qd9 und Qd10, die zwischen der Steuergateleitung und den jeweiligen Schalt-MOS-Transistoren liegen. Die Source des MOS-Transistors Qe3 ist mit einem Potential beaufschlagt, das auf einen verschiedenen Pegel unter einer verschiedenen Bedingung gesetzt ist; sie ist mit einer Source- oder Quellenspannung Vss beaufschlagt, wenn die Schwellenwertspannung eines negativen Wertes gemessen wird, und mit einer positiven Spannung Vgw, wenn die Schwellenwertspannung eines positiven Wertes gemessen wird. Die Source ist mit der Spannung Vss im Lesemodus des EEPROMs 10 beaufschlagt.
• Der hier offenbarte NAND-Zellentyp-EEPROM 10 ist der gleiche wie die gleichen Typen von herkömmlichen EEPROMs in den Grundoperationen des selektiven Schreibens von logischen Daten, des Lesens derselben und des gleichzeitigen Löschens von logischen Daten. Das heißt, er wird in der gleichen Weise beschrieben, wie dies im einleitenden Teil dieser Beschreibung erläutert ist, obwohl geläufig ist, daß die Einfügung der Erläuterung den einleitenden Teil zwangsweise lang macht. Mehr Detailinformation kann erhalten werden, indem auf Spalte 5, Zeile 61, bis Spalte 9, Zeile 19 der US-A-4 939 690 von Momodomi u.a. beispielhaft Bezug genommen wird, die am 3. Juli 1990 herausgegeben wurde.
• Der Beitrag der Steuerschaltung der Fig. 5 zu den Grundoperationen des Datenzugreifens wird nunmehr im folgenden erläutert. Der EEPROM 10 wird zuerst einem gleichzeitigen Löschen vor dem Datenschreiben unterworfen. Zu dieser Zeit wird in der Steuerschaltung von Fig. 5 der MOSFET Qe4 der Hochpotentialspeiseschaltung 70 abhängig von dem Rücksetzsignal RESET leitend gemacht. Eine entsprechende Wortleitung WLi ist mit dem Massepotential verbunden. Dieser Betrieb wird für alle Wortleitungen WL gleichzeitig bewirkt. Daher liegen die Gatesteuerspannungen Vcgl, Vcg2, ..., Vcg8 von 0 Volt an allen Wortleitungen WL, die den in Fig. 1 gezeigten NAND-Zelleneinheiten MB zugeordnet sind.
• Da in dieser Zeitdauer die Wählgatterleitungen SG1 und SG2 auch auf 0 Volt eingestellt sind, werden die ersten und zweiten Wähltransistoren Q1 und Q2 nicht leitend gemacht. Alle NAND-Zelleneinheiten MB sind elektrisch von den Bitleitungen und dem Substrat 12 isoliert. Das hohe Potential Vpp, wie beispielsweise eine 20-Volt-Vorspannung, liegt an dem Substrat 12 und wird für eine vorbestimmte Zeitdauer von beispielsweise 10 ms anliegend gehalten. Als ein Ergebnis werden Elektronen von den Floating-Gate-Elektroden 14 in alle Speicherzellentransistoren M von allen NAND-Zelleneinheiten MB emittiert. Die Schwellenspannungen hiervon werden in einer negativen Richtung verschoben. Der Zustand wird durch den logischen "0"-Datenspeicherzustand definiert und entspricht dem Datenlöschzustand.
• Wenn der EEPROM 10 in den Dateneinschreibrnodus gesetzt ist, wird das Einschreibsignal WRITE zu einer jedem Speicherzellentransistor M der NAND-Zelleneinheiten MB zugeordneten Steuerschaltung gespeist. Zu dieser Zeit liegen Adreßsignale ai und an dem NAND-Gatter 76 der Hochpotentialspeiseschaltung 70 und dem NAND-Gatter 78 der Zwischenpotentialspeiseschaltung 72 der obigen Steuerschaltung gemäß einer Adresse eines Speicherzellentransistors Mi, in den Daten zu schreiben sind.
• Es sei nunmehr angenommen, daß der Zielspeicherzellentransistor, in den Daten zu schreiben sind, der Transistor M3 der NAND-Zelleneinheit MB ist. Dann wird der erste Wähltransistor der NAND-Zelleneinheit MB1 leitend abhängig von der Anlegung einer Einschaltsteuerspannung entsprechend der Summe der Zwischenspannung Vppm und dessen Schwellenwertspannung Vth (ungefähr 12 oder 13 Volt) leitend gemacht. In der Steuerschaltung, die dem gewählten Speicherzellentransistor M3 zugeordnet ist und den in Fig. 5 gezeigten Aufbau hat, werden Logikoperationen für das Einschreibsignal WRITE und die Adreßsignale ai und durch die NAND-Gatter 76 und 78 bewirkt; als ein Ergebnis wird die Hochpotentialspeiseschaitung 70 aktiviert, und daher liegt das hohe Potential Vpp an dem Steuergate des gewählten Speicherzellentransistors M3 über eine entsprechende Wortleitung WL3. In den Steuerschaltungen, die zusammen mit den Transistoren Mi und M2 arbeiten, die in den verbleibenden nicht gewählten Speicherzellentransi storen M1, M2 und M4 bis M8 der NAND-Zelleneinheit MB1 eingeschlossen sind und die zwischen dem Zielspeicherzellentransistor M3 und dem ersten Wähltransistor Q11 liegen, werden die Zwischenpotentialspeiseschaltungen 70 aktiviert. Das Zwischenpotential Vpp (beispielsweise 10 Volt) liegt an den Steuergates der Speicherzelientransistoren M11 und M12 über entsprechende Wortleitungen WL1 und WL2. Daher werden die Speicherzeiientransistoren M11 und M12 leitend gemacht, um so das Einschreiben von logischen Daten, die auf 0 Volt für Daten "1" und auf das Zwischenpotential Vppm für Daten "0" gesetzt sind, zugeführt über die Bitleitung BL1, um zu der Zielspeicherzelle M13 übertragen zu werden, zu erlauben.
• Wenn der EEPROM 10 in den Datenauslesemodus gesetzt ist, werden das Auslesesignal READ und Adreßsignale ai und zu den NAND-Gattern 80 und 82 (vgl. Fig. 5) von jeder der Steuerschaltungen gespeist, die zusammen mit den Speicherzellentransistoren M11 bis M18 arbeiten, während die ersten und zweiten Wählgatterleitungen SG1 und SG2 mit der Versorgungsspannung Vcc beaufschlagt sind. Die Auslesesteuerschaltung 70 der Steuerschaltung, die mit einem gewählten Speicherzellentransistor Mi gemäß der bezeichneten Adresse ai verbunden ist, wird betätigt, um so zu veranlassen, daß 0 Volt auf einer entsprechenden Wortleitung WLi auftreten. Die Versorgungsspannung Vcc wird zu den verbleibenden Wortleitungen WL1, WL2, ..., WL(i-1), WL(i+1), ... und WL8 sowie Bitleitungen BL gespeist. Das Potential auf der gemeinsamen Sourceieitung 60 wird bei dem Massepotential Vs gehalten. In diesem Zustand wird der logische Wert der Auslesedaten mittels eines (nicht gezeigten) Abtastverstärkers erfaßt, der im Stand der Technik bekannt ist, um zu prüfen, ob ein Strom von der Bitleitung BLI in die gemeinsame Source- oder Quellenleitung 60 fließt oder nicht.
• Die Messung der Verteilung der Schwellenwerte der Speicherzellentransistoren M, die dem gleichzeitigen Löschen von Daten bei der Produktversandstufe in dem Prozeß des Herstellens des NAND-Zellentyp-EEPROM 10 zum Bewirken der oben beschriebenen Grundoperationen unterworfen sind, kann leicht mit Hilfe der Schwellenwertmeßschaltung 62 dieser Erfindung wie folgt bewirkt werden.
• Wenn Teststartsignale TEST und von extern zu der Testschaltung 62 eingespeist sind, wird der EEPROM 10 in den Testmodus gesetzt. Der Testrnodus ist grundsätzlich gleichwertig zu dem gewöhnlichen Datenauslesemodus mit der Ausnahme, daß irgendeine negative Spannung überhaupt nicht verwendet wird. Daher liegen 0 Volt an der gewählten Steuergateleitung, das heißt an der Wortleitung WLi; und die Versorgungsspannung Vcc wird zu den verbleibenden Wortleitungen WL1, ..., WL(i-i), ..., WL8 und zu den er sten und zweiten Steuergateleitungen SG1 und SG2 gespeist. Es soll bemerkt werden, daß die Bitleitungen BL1 bis BL8 ein spezifisches Potential empfangen, das um ein zuvor gewähltes Vorspannpotential, das der gemeinsamen Sourceleitung 60 vermittelt ist&sub1; höher als deren anfängliches Potential ist, was im folgenden erläutert wird.
• In der Testschaltung 62 wird das Teststartsignal TEST auf einen "H"-Pegel gesetzt, und daher wird das Signal auf einen "L"-Pegel gesetzt. Das Löschsignal ERASE hat einen "L"-Pegel. Ein Ausgangspotential des NOR-Gatters 64 ist auf den "H"-Pegel abhängig von den Signalen TEST, und ERASE gesetzt. Daher wird der MOSFET 72 leitend gemacht. Ein zuvor gewähltes positives Vorspannpotential wird zu der gemeinsamen Quellenleitung 60 über die MOS- FETs T1 und T2 übertragen. Da in dieser Zeitperiode der MOSFET T4 nicht leitend gehalten ist, wird das Massepotential daran gehindert, an der gemeinsamen Quellenlei tung 60 zu liegen. Das Anlegen der positiven Vorspannung Vbias an die gemeinsame Quellenleitung 60 ruft einen "Pseudolöschzustand" hervor, der gleichwertig zu dem Zustand ist, in welchem die gewählte Wortleitung WLi auf ein negatives Potential vorgespannt ist, während die ge meinsame Quellenleitung 60 geerdet ist. Daher kann die Verteilung der tatsächlichen Schwellenwerte der Speicherzellentransistoren M in dem Löschmodus des EEPROMs ohne Verwenden von jeglicher negativer Spannung gemessen werden, indem ein Auslesestrom erfaßt wird, der auf der ge meinsamen Quellenleitung 60 auftritt, während die Vorspannung Vbias verändert wird.
• Wenn in dem obigen Ausführungsbeispiel das P-Typ-Substrat 12 (oder ein in dem Oberflächenbereich des Substrates gebildeter P-Typ-Wannenbereich, wenn das Substrat 12 von einem N-Typ ist) auf dem Massepotential festgelegt ist, das heißt, bei 0 Volt in dem Testmodus, so tritt ein Vorspannungseffekt in dem Substrat 12 auf, indem eine positive Vorspannung Vbias an die gemeinsame Quellenleitung 60 gelegt wird, wie dies oben beschrieben ist und als ein Ergebnis werden die gemessenen Schwellenwerte Fehler entsprechend dem Vorspannungseffekt enthalten. Um in diesem Fall die genaue Verteilung der Schwellenwerte zu messen, ist es erforderlich, Abweichungskomponenten infolge des Vorspannungseffektes auszuschließen. Ein Ausführungsbeispiel, um dies zu bewirken, wird im folgenden vorgeschlagen.
• Wie in Fig. 6 gezeigt ist, wird ein Substrat 92 des EEPROMs 90 aus N&supmin;-Typ-Silizium gebildet. Ein P-Typ- Wannenbereich 94 wird in einem Bildungsbereich für NAND- Zelieneinheiten MB des Substrates 92 gebildet, das heißt in dem Oberflächenbereich der Speicherzellenarrayregion 96. Es sei angenommen, daß die ersten und zweiten Wähltransistoren Q und die zuvor beschriebenen Speicherzellentransistoren M der NAND-Zelleneinheiten MB in dem Wannenbereich 94 gebildet sind. Die gemeinsame Quellenleitung 60 ist elektrisch mit dem Wannenbereich 94 über eine P&spplus;-Typ-Diffusionsschicht 98 verbunden. Ein anderer P-Typ- Wannenbereich 98 ist in einem Peripheriesubstratteil 100 des Speicherzellenarrays 96 gebildet. Der P-Typ-Wannenbereich 98 ist von dem P-Typ-Wannenbereich 94 isoliert, wie dies in Fig. 6 gezeigt ist. Eine Testschaltung 102 dieser Erfindung ist in dem Wannenbereich 98 gebildet.
• Die Testschaltung 102 zeichnet sich dadurch aus, daß eine Wannenpotentialsteuerschaltung 104 zusätzlich zu der in Fig. 1 gezeigten Schaltungsstruktur vorgesehen ist. Die zusätzliche Schaltung 104 wird gebildet, indem ein NAND- Gatter 106 verbunden wird, das ein Löschsignal ERASE und ein Testsignal empfängt, durch eine Reihenschaltung von MOSFETs T5 bis T8, die zwischen dem hohen Potential Vpp und dem Massepotential liegen und durch eine Reihenschaltung von MOSFETs T9 bis T11, wie dies in Fig. 7 gezeigt ist. Die Schaltung 104 legt wahlweise das hohe Potential Vpp an den P-Typ-Wannenbereich 94 abhängig von dem Löschsignal ERASE. Selbstverständlich liegt in diesem Fall auch die Spannung Vpp an der gemeinsamen Quellenleitung 60 über die P&spplus;-Typ-Schicht 98.
• Bei einer derartigen Anordnung wird die Testschaltung 102 in dem Testmodus des EEPROMs 90 wirksam, um eine positive - Vorspannung Vbias an die gemeinsame Quellenleitung 60 zu legen; und gleichzeitig liegt die Spannung Vbias an dem Wannenbereich 94, der alle Speicherzellentransistoren M der NAND-Zelleneinheiten MB enthält, unabhängig von dem anderen Wannenbereich 98. Während dieser Zeit wird der Wannenbereich 98 des Peripherieschaltungsabschnittes 100 unverändert gehalten und behält den gleichen Potentialzustand bei. Daher empfängt die Testschaltung 102 keinen Einfluß durch Anlegen der Vorspannung Vbias. Als ein Ergebnis kann in dem Pseudolöschmodus des EEPROMs 90 eine korrekte Verteilung der Schwellenwerte im wesentlichen vollständig frei von Abweichungskomponenten infolge des Vorspannungseffektes gemessen werden.
• Die vorliegende Erfindung ist nicht auf die oben beschriebenen spezifischen Ausführungsbeispiele begrenzt und kann auf andere Weise gestaltet oder ausgeführt werden, ohne vorn Bereich hiervon abzuweichen, wie dieser durch die beigefügten Patentansprüche definiert ist. Beispielsweise kann die Schwellenwertmeßtechnik, die die Testschaltungen 62 und 102 dieser Erfindung verwendet, nicht nur auf den NAND-Zellentyp-EEPROM, sondern auch auf NOR-Zellentyp-EEPROMs angewandt werden.

Claims (12)

1. Elektrisch löschbare, nichtflüchtige Halbleiterspeichervorrichtung mit einem halbleitenden Substrat (12, 92), parallelen Datentransferleitungen (BL), die auf dem Substrat (12, 92) angeordnet sind, parallelen Steuergateleitungen (WL), die auf dem Substrat vorgesehen sind, um isolierend die Datentransferleitungen zu schneiden und Schnittstellen dazwischen zu definieren, und Metall-Isolator- Halbleiter-Feldeffekttransistoren, die an den Schnittstellen als Speicherzeiientransistoren angeordnet sind, wobei jeder Speicherzellentransistor eine Steuergateelektrode und einen Ladungsspeicherteil hat und an der Steuergateelektrode hiervon mit einer entsprechenden Steuergateleitung der Steuergateleitungen (WL) verbunden ist, und wobei die Speicherzellentransistoren (M) als eine Vielzahl von Zelleneinheiten angeordnet sind, deren jede eine vorgewählte Anzahl von in Reihe verbundenen Speicherzellentransistoren (Mi1 bis Mi8) hat, wobei jede Reihenschaltung ein erstes Ende, das mit einer entsprechenden Leitung der Datentransferleitungen (BL) verbunden ist, und ein zweites Ende, das mit einer Quellenleitung (60) zusammen mit den anderen in Reihe verbundenen Speicherzellentransistoren verbunden ist, hat, dadurch gekennzeichnet, daß eine Vorspannungseinrichtung (62, 102) vorgesehen ist, um wirksam zu sein, wenn angegeben, damit die Spannung der Quellenleitung (60) von einer Bezugsspannung auf ein relativ positives Vorspannungspotential (Vbias) angehoben wird, damit die Messung der Verteilung der Schwellenwertspannungen der Speicherzellentransistoren (M) in einem Löschzustand erlaubt ist, während die Verwendung einer negativen Spannung gesperrt ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorspannungseinrichtung (62, 102) im wesentlichen null Volt an eine gewählte Leitung der Steuergateleitungen (WL) anlegt und die verbleibende Steuergateleitung oder Leitungen mit einer Auslesespannung beaufschlagt, die in einem Datenauslesemodus der Vorrichtung zu verwenden ist, wodurch das Potential der Steuergateelektroden eines Arrays der Speicherzellentransistoren (M), die zusammen mit der gewählten Steuergateleitung verbunden sind, niedriger als die Spannung der gemeinsamen Quellenleitung (60) ist.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Vorspannungseinrichtung (62, 102) einen Schalttransistor (T2) hat, der mit der gemeinsamen Quellenleitung (60) verbunden ist, und eine extern dort eingespeiste positive Spannung (Vbias) empfängt sowie leitend gemacht wird, um die positive Spannung (Vbias) an die gemeinsame Quellenleitung (60) zu legen.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß das Substrat (92) in seinem Oberflächenbereich hiervon einen ersten Halbleiterwannenbereich (94) hat, der von dem Substrat in dem Leitfähigkeitstyp verschieden ist, und daß die Speicherzellentransistoren (M) in dem ersten Wannenbereich angeordnet sind.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Substrat (92) in einem anderen Oberflächenbereich hiervon einen zweiten Haibleiterwannenbereich (98) hat, der von dem Substrat in dem Leitfählgkeitstyp verschieden und elektrisch von dem ersten Wannenbereich isoliert ist, und daß die Vorspannungseinrichtung in dem zweiten Wannenbereich (98) angeordnet ist.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die gemeinsame Quellenleitung (60) elektrisch mit dem ersten Wannenbereich (94) verbunden ist.

7. Elektrisch löschbarer, programmierbarer Festwertspeicher mit einem halbleitenden Substrat (12), Bitleitungen (BL), die isolierend auf dem Substrat angeordnet sind, Wortleitungen (WL), die angeordnet sind, um isolierend die Bitleitungen auf dem Substrat zu schneiden, Speicherzellenabschnitten (MB), deren jeder als Speicherzellentransistoren eine vorgewählte Anzahl von angeordneten Floating- Gate-Typ-Feldeffekttransistoren hat, die mit den Bitleitungen und den Wortleitungen verbunden sind, einem ersten Schalttransistor (Qi1), der an einem ersten Ende jedes Speicherzellenabschnittes (MBi) vorgesehen ist, um diesen selektiv mit einer entsprechenden Bitleitung (BLi) zu verbinden, und einem zweiten Schalttransistor (Qi2), der an einem zweiten Ende von jedem Speicherzelienabschnitt (MBi) angeordnet ist, um selektiv diesen mit einer Quellenpotentialleitung (60) zu verbinden, dadurch gekennzeichnet, daß der Speicher weiterhin eine Vorspannungseinrichtung (62, 102) umfaßt, die den Wortleitungen (WL) und der Quellenpotentialleitung (60) zugeordnet ist, um selektiv die Spannung der Quellenpotentialleitung von einer Bezugsspannung auf eine relativ positive Gleichspannung (Vbias) mit einem vorbestimmten Potentialpegel abhängig von einem extern eingespeisten elektrischen Signal (TEST, ) anzuheben, und um das Potential auf einer Wortleitung (WLi), die einem Speicherzellentransistor (Mij) zugeordnet ist, der aus den Speicherzellentransistoren (M) ausgewählt ist, bei einem Pegel niedriger als die positive Gleichspannung (Vbias) zu halten.

8. Speicher nach Anspruch 7, dadurch gekennzeichnet, daß die Potentialeinstelleinrichtung (62, 102) eine logische Gatterschaltung (64), um extern das elektrische Signal zu empfangen, und eine Transistorschaltung (T1 bis T4), die mit der logischen Gatterschaltung (64) verbunden ist und extern die positive Gleichspannung (Vbias) empfängt, um selektiv das Potential der Quellenleitung (60) innerhalb eines Bereiches zwischen der positiven Gleichspannung (Vbias) und dem Massepotential zu verändern, umfaßt.

9. Speicher nach Anspruch 8, dadurch gekennzeichnet, daß die Transistorschaltung (T1 bis T4) einen Metall-Isolator-Halbleiter-Feldeffekttransistor umfaßt.

10. Verfahren zum Messen von Schwellenwertspannungen von Speicherzellentransistoren in einem elektrisch löschbaren, programmierbaren Festwertspeicher, der Bitleitungen (BL), die isolierend auf einem halbleitenden Substrat (12) angeordnet sind, Wortleitungen (WL), die vorgesehen sind, um isolierend die Bitleitungen auf dem Substrat zu schneiden, und Speicherzellenabschnitte (MB), deren jeder als Speicherzellentransistoren eine vorgewählte Anzahl von angeordneten Floating-Gate-Typ-Feldeffekttransistoren hat, die mit den Bitleitungen und den Wortleitungen verbunden sind, umfaßt, dadurch gekennzeichnet, daß das Verfahren die Schritte des zeitweisen Einstellens des Potentials auf einer gemeinsamen Quellenpotentialleitung (60), mit der die Sources der Speicherzellen der Speicherzelienabschnitte (MB) verbunden sind, von einer Bezugsspannung auf eine relativ positive Gleichspannung (Vbias) mit einem vorbestimmten Potentialpegel und des im wesentlichen gleichzeitigen Beibehaltens des Potentials auf einer Wortleitung (WLi), die einem Speicherzellentransistor (Mij) zugeordnet ist, der aus den Speicherzellentransistoren (M) ausgewählt ist, auf einem Pegel niedriger als die positive Gleichspannung (Vbias) umfaßt.

11. Verfahren nach Anspruch 10, gekennzeichnet durch weiterhin den Schritt des Beibehaltens der Potentiale auf Wortleitungen (WL), die den verbleibenden Speicherzellentransistoren (M) zugeordnet sind, auf einem spezifischen Potential, das in dem gewöhnlichen Datenauslesemodus des Speichers zu verwenden ist.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß ein Oberflächenbereich (96) des Substrates (92), in dem der Speicherabschnitt (MB) angeordnet ist, elektrisch von einem anderen Oberflächenbereich des Substrates (92) isoliert ist, während eine positive Gleichspannung (Vbias) an der gemeinsamen Quellenleitung (60) liegt.