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KR950007090A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

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KR950007090A
KR950007090A KR1019940019328A KR19940019328A KR950007090A KR 950007090 A KR950007090 A KR 950007090A KR 1019940019328 A KR1019940019328 A KR 1019940019328A KR 19940019328 A KR19940019328 A KR 19940019328A KR 950007090 A KR950007090 A KR 950007090A
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KR
South Korea
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circuit
type mos
mos transistor
signal
semiconductor integrated
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KR1019940019328A
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KR0180062B1 (ko
Inventor
야스유키 노쯔야마
미사오 미야타
Original Assignee
사토 후미오
가부시키가이샤 도시바
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Publication date
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

본 발명은 논리 VLSI등의 LSI의 테스터기술에 관한 것으로, 간단한 회로수단에 따라 외부에서의 클럭신호의 위상차와 내부의 클릭신호의 위상차의 정확한 평가를 가능하게 하고, 평가대상으로 되는 회로블럭의 AC동작 성능을 고정밀도, 또 효율적으로 평가할 수 있는 반도체 집적회로를 제공하는 것을 목적으로 한다.
당해 반도체 집적회로(1) 내부의 제1신호(SCLKD)(SG1) 및 제2신호(TCLKD)(SG2)의 2개의 신호를 입력으로 하고, 상기 2개의 시호가 동시에 변화할 때에 제3신호(MSI)(Ⅵ)에 과도전류를 흘려 제1회로수단(14)을 갖게 구성하여, 제1회로수단(14)의 제3신호(MS1)는 당해 반도체 집적회로(1)의 외부단자(18)(TVDD)에 접속된다.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예(과도전류 또는 과도전압의 관측에 의해 신호를 일치검출하여 교정하는 방식)의 반도체 집적회로의 회로구성도,
제2도는 본 발명의 제1실시예의 신호일치 검출선택회로의 회로 구성도,
제3도는 본 발명의 제1실시예의 신호일치 검출회로의 회로구성도,
제4도는 제1실시예의 동작을 설명하는 타이밍 챠트,
제5도는 제1실시에의 변형예에서의 신호일치 검출회로의 회로구성도,
제6도(a) 및 (b)는 본 발명의 제1실시예의 다른 병형예에서의 신호일치 검출회로의 회로구성도,
제6도(c) 및 (d)는 신호의 전압변동을 설명하는 타이밍챠트,
제7도는 본 발명의 제2실시예(딜레이가 같은 신호경로를 이용하여 교정하는 방식)의 반도체 집적회로의 회로구성도.

Claims (15)

  1. 당해 반도체 집적회로(1) 내부의 제1신호(SCLK) 및 제2신호(TCLK)에 2개의 신호를 입력으로 하고, 상기 2개의 신호가 동시에 변화할 때에 제3신호(MS1)에 과도전류를 흘리는 제1회로수단(14, 14a∼14d)을 갖추고, 상기 제1회로수단(14,14a∼14d)의 제3신호가 당해 반도체 집적회로(1)의 외부단자(18)에 접속된 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 제1회로수단(14,14b,14c)이 2개의 P형 MOS 트랜지스터(Q1,Q2)와 2개의 N형 MOS 트랜지스터( Q3,Q4)를 직렬접속하여 이루어진 회로를 갖추고, 상기 회로의 N형 MOS트랜지스터의 소스로 이루어진 일단이 접지되고, 상기 회로의 P형 MOS트랜지스터의 소스로 이루어진 일단이 당해 반도체 집적회로의 상기 외부단자(18)에 접속되며, 상기 제1신호(SCLK)가 상기 각 1개의 P형 MOS트래지스터 및 N형 MOS트랜지스터에 접속되고, 상기 제2신호(TCLK)가 상기 나머지의 P형 MOS 트랜지스터 및 N형 MOS트랜지스터에 접속된 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 제1회로수단(14a,14d)에 있어서, 상기 직력접속되어 이루어진 회로의 상기 N형 MOS트랜지스터(Q4)의 소스로 이루어진 일단이 당해 반도체 집적회로의 상기 외부단자(18)에 접속되고, 상기 P형 MOS트랜지스터(Q1)의 소스로 이루어진 일단이 전원에 접속된 것을 특징으로 하는 반도체 집적회로.
  4. 제2항에 있어서, 상기 제1회로수단(14b)이 저항으로 기능하는 회로요소(Q11)를 갖고, 상기 저항으로 기능하는 회로요소의 일단이 전원 또는 당해 반도체 집적회로의 상기 외부단자(18)에 접속되고, 상기 외부단자는 드레인이 접지된 제3의 P형 MOS트랜지스터(Q12)의 소스에 접속되며, 상기 저항으로 기능하는 회로요소의 일단이 상기 직렬접속되어 이루어진 회로의 P형 MOS트랜지스터(Q1)의 소스로 이루어진 일단 및 상기 제3의 P형 MOS트랜지스터의 게이트에 접속되고, 상기 제1신호(SCLK)가 상기 직렬접속되어 이루어진 회로의 각 1개의 P형 MOS트랜지스터 및 N형 MOS트랜지스터에 접속되고, 상기 제2신호(TCLK)가 상기 직렬접속되어 이루어진 회로의 나머지의 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터에 접속된 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 제1회로수단(14d)에 있어서, 당해 반도체 집적회로의 상기 외부단자(18)가 상기 제3의 P형 MOS트랜지스터(Q12)의 드레인에 접속되고, 상기 제3의 P형 MOS트랜지스터의 소스가 전원에 접속된 것인 것을 특징으로 하는 반도체 집적회로.
  6. 제2항에 있어서, 상기 제1회로수단(14c)이 저항으로 기능하는 회로요소(Q13)를 갖추고, 상기 저항으로 기능하는 회로요소의 일단이 접지되고, 당해 반도체 집적회로의 상기 외부단자(18)는 소스가 접지된 제3의 N형 MOS트랜지스터(Q14)의 드레인에 접속되고, 상기 저항으로 기능하는 회로요소의 일단은 상기 직렬접속되어 이루어진 회로의 N형 MOS트랜지스터(Q4)의 소스로 이루어진 일단 및 상기 제3의 N형 MOS 트랜지스터의 게이트에 접속되며, 상기 직렬접속되어 이루어진 회로의 P형 MOS트랜지스터(Q1)의 소스로 이루어진 일단이 상기 외부 단자 또는 전원에 접속되고, 상기 제1신호(SCLK)가 상기 직렬접속되어 이루어진 회로의 각 1개의 P형 MOS트랜지스터 및 N형 MOS트랜지스터에 접속되며, 상기 제2신호(TCLK)가 상기 직렬접속되어 이루어진 회로의 나머지의 P형 MOS트랜지스터 및 N형 MOS트랜지스터에 접속된 것을 특징으로 하는 반도체 집적회로.
  7. 당해 반도체 집적회로(1) 내부의 제1신호(SCLK) 및 제2신호(TCLK)의 2개의 신호를 입력으로 하고, 상기 2개의 신호가 동시에 변화할 때에 제3신호(MS1)의 전압을 변화시키는 제2회로수단(14e,14f)을 갖추고, 상기 제2회로수단의 제3신호가 당해 반도체 집적회로의 외부단자(18)에 접속된 것을 특징으로 하는 반도체 집적회로.
  8. 제7항에 있어서, 상기 제2회로수단(14e)은, 2개의 P형 MOS트랜지스터(Q1,Q2) 및 N형 MOS트랜지스터(Q3,Q4)와, 1개의 게이트를 접지한 P형 MOS트랜지스터(Q15)를 직렬접속하여 이루어진 회로를 갖추고, 상기 회로의 N형 MOS 트랜지스터의 소스로 이루어진 일단이 접지되고, 상기 회로의 게이트접지의 P형 MOS트랜지스터의 소스로 이루어진 일단이 전원에 접속되며, 상기 게이트접지의 P형 MOS트랜지스터의 드레인과 상기 1개의 P형 MOS트랜지스터에 소스와의 접속점에, 당해 반도체 집적회로의 상기 외부단자(18)가 접속되고, 상기 제1신호(SCLK)가 상기 각 1개의 P형 MOS트랜지스터 및 N형 MOS트랜지스터에 접속되고, 상기 제2신호(TCLK)가 상기 나머지의 P형 MOS트랜지스터 및 N형 MOS트랜지스터에 접속된 것을 특징으로 하는 반도체 집적회로.
  9. 제7항에 있어서, 상기 제2회로수단(14f)은 2개의 P형 MOS트랜지스터(Q1,Q2) 및 2개의 N형 MOS트랜지스터(Q3,Q4) 와, 1개의 게이트를 전원에 접속한 N형 MOS트랜지스터(Q16)를 직렬접속하여 이루어진 회로를 갖추고, 상기 회로의 게이트를 전원에 접속한 N형 MOS트랜지스터의 소스로 이루어진 일단이 접지되고, 상기 회로의 P형 MOS트랜지스터의 소스로 이루어진 일단이 전원에 접속되며, 상기 게이트를 전원에 접속한 N형 MOS트랜지스터의 드레인과 상기 1개의 N형 MOS트랜지스터의 소스와의 접속점에, 당해 반도체 집적회로의 상기 외부단자(18)가 접속되고, 상기 제1신호(SCLK)가 상기 각1개의 P형 MOS트랜지스터 및 N형 MOS트랜지스너에 접소되며, 제2신호(TCLK) 가 상기 나머지의 P형 MOS트랜지스터 및 N형 MOS트랜지스터에 접속된 것을 특징으로 하는 반도체 집적회로.
  10. 제1항, 제2항, 제3항, 제4항, 제5항 또는 제6항에 있어서, 상기 반도체 집적회로는, 상기 제1신호(SCLK), 상기 제2신호(TCLK) 및 상기 제1 또는 제2회로수단(14,14a∼14d)으로 이루어진 조를 복수개 구비하고, 상기 복수조의 제1 또는 제2회로수단으로부터 제3신호(MS1)의 1개를 선택하는 선택수단을 갖춘 것을 특징으로 하는 반도체 집적회로.
  11. 제1항, 제2항, 제3항, 제4항, 제5항 또는 제6항에 있어서, 상기 제1신호(SCLK) 및 제2신호(TCLK)의 샘플링장소로부터 상기 제1 또는 제2회로수단(14,14a∼14d), (14e,14f)의 입력에 이르기까지의 회로요소가 동일한 것을 특징으로 하는 반도체 집적회로.
  12. 제1항, 제2항, 제3항, 제4항, 제5항 또는 제6항에 있어서, 상기 제1신호(SCLK) 및 상기 제2신호(TCLK)의 샘플링장소로부터 상기 제1 또는 제2회로수단(14,14a∼14d), (14e,14f)의 입력에 이르기까지의 회로요소가 상기 제1신호 및 상기 제2신호를 각각 샘플링하는 제1 및 제2샘플링수단(12,13)과, 이 제1 및 제2샘플링수단(12,13)에서 상기 제1 또는 제2회로수단(14,14a∼14d), (14e,14f)의 입력에서 이르기까지의 제1 및 제2배선(121,131)을 갖추고, 제1 및 제2샘플링수단(12,13)은 동일한 신호구동력을 갖도록 구성되고, 상기 제1 및 제2배선(121,131)이 동일한 부하용량 및 저항치를 갖는 것을 특징으로 하는 반도체 집적회로.
  13. 당해 반도체 집적회로(1) 내부의 제1신호(SCLK) 및 제2시호(TCLK)의 2개의 신호를 지연특성이 등가인 데이터경로를 매개로 당해 반도체 집적회로(1)의 외부단자(18)에 출력하는 제3회로수단(12,13,52,53,121',131')을 갖춘 것을 특징으로 하는 반도체 집적회로.
  14. 제13항에 있어서, 상기 반도체 집적회로(1)는, 상기 제2신호(SCLK)와 상기 제2신호(TCLK) 및 상기 제3회로수단(12,M13,52,53,121',131')으로 이루어진 조를 복수개 구비하고, 상기 복수 조의 제3회로수단으로부터의 상기 제1신호 및 상기 제2신호의 1조를 선택하는 제2선택수단(51)을 갖춘 것을 특징으로 하는 반도체 집적회로.
  15. 제13항에 또는 제14항에 있어서, 상기 제3회로수단(12,13,52,53,121',131')은, 상기 제1신호(SCLK) 및 상기 제2신호(TCLK)를 각각 샘플링하는 제1 및 제2샘플링수단(12,13)과, 이 제1 및 제2샘플링수단(12,13)의 출력을 구동하는 제1 및 제2구동수단(52,53) 및 , 이 제1 및 제2구동수단(52,53)에서 당해 반도체 집적회로(1)의 외부단자(18) 또는 상기 제2선택수단의 입력에 이르기까지의 제3및 제4배선(121', 131')을 갖추고, 제1및 제2샘플링 수단(12,13) 및, 상기 제1 및 제2구동수단(52,53)이 각각 동일한 구동력으로 구성되며, 상기 제3 및 제4배선(121',131')이 동일한 부하용량 및 저항치를 갖는 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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