JPH06343025A - シュミット・トリガ回路 - Google Patents
シュミット・トリガ回路Info
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- JPH06343025A JPH06343025A JP5130564A JP13056493A JPH06343025A JP H06343025 A JPH06343025 A JP H06343025A JP 5130564 A JP5130564 A JP 5130564A JP 13056493 A JP13056493 A JP 13056493A JP H06343025 A JPH06343025 A JP H06343025A
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- inverter
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- inverted
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Abstract
(57)【要約】
シュミット・トリガ回路において、外部からの制御信号
により、反転しきい値についてヒステリシス特性を持た
せたり持たせなかったりすると共に、従来技術による回
路に比べ、より少ない素子数で実現する。 【構成】 入力信号を入力する第１のＣＭＯＳインバー
タと、前記第１のＣＭＯＳインバータからの出力を入力
とするように縦続接続された第２のＣＭＯＳインバータ
と、ドレインが前記第１のインバータの出力部に接続さ
れると共にゲートに外部からの制御信号を入力する第１
のＮチャネルＭＯＳトランジスタと、ドレインが前記第
１のＮチャネルＭＯＳトランジスタのソースに接続され
ると共にソースが低電位側電源（ＶSS）と接続され、ゲ
ートには前記第２のインバータの出力部が接続されてい
る第２のＮチャネルＭＯＳトランジスタとで構成される
により、反転しきい値についてヒステリシス特性を持た
せたり持たせなかったりすると共に、従来技術による回
路に比べ、より少ない素子数で実現する。 【構成】 入力信号を入力する第１のＣＭＯＳインバー
タと、前記第１のＣＭＯＳインバータからの出力を入力
とするように縦続接続された第２のＣＭＯＳインバータ
と、ドレインが前記第１のインバータの出力部に接続さ
れると共にゲートに外部からの制御信号を入力する第１
のＮチャネルＭＯＳトランジスタと、ドレインが前記第
１のＮチャネルＭＯＳトランジスタのソースに接続され
ると共にソースが低電位側電源（ＶSS）と接続され、ゲ
ートには前記第２のインバータの出力部が接続されてい
る第２のＮチャネルＭＯＳトランジスタとで構成される
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におい
て用いられる、インバータの反転しきい値にヒステリシ
スを持つシュミット・トリガ回路に関する。
て用いられる、インバータの反転しきい値にヒステリシ
スを持つシュミット・トリガ回路に関する。
【０００２】
【従来の技術】図７は、シュミット・トリガ回路が持つ
入力信号に対する反転しきい値のヒステリシス特性の一
般的な例を示したものである。
入力信号に対する反転しきい値のヒステリシス特性の一
般的な例を示したものである。
【０００３】図７に示す様に、入力電圧が“Ｌ”レベル
から“Ｈ”レベルへ変化する際の反転しきい値ＶIHと、
入力電圧が“Ｈ”レベルから“Ｌ”レベルへ変化する際
の反転しきい値ＶILが異なる。
から“Ｈ”レベルへ変化する際の反転しきい値ＶIHと、
入力電圧が“Ｈ”レベルから“Ｌ”レベルへ変化する際
の反転しきい値ＶILが異なる。
【０００４】従来用いられているシュミット・トリガ回
路の一例として、図８に示す回路がある。
路の一例として、図８に示す回路がある。
【０００５】従来例によるシュミット・トリガ回路８８
は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタからなるＣＭＯＳインバータ８１と、ＣＭ
ＯＳのＮＯＲゲート８２と、ＮチャネルＭＯＳトランジ
スタ８３と、入力信号の入力を行う入力部８４と、出力
を行うための出力部８５と、制御信号の入力を行う制御
入力部８６と、ＮＯＲゲート８２の出力信号の出力を行
う出力部８７とで構成される。
は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳ
トランジスタからなるＣＭＯＳインバータ８１と、ＣＭ
ＯＳのＮＯＲゲート８２と、ＮチャネルＭＯＳトランジ
スタ８３と、入力信号の入力を行う入力部８４と、出力
を行うための出力部８５と、制御信号の入力を行う制御
入力部８６と、ＮＯＲゲート８２の出力信号の出力を行
う出力部８７とで構成される。
【０００６】図８において、制御入力部８６の入力が
“Ｈ”の時は、ＮＯＲゲート８２の出力は常に“Ｌ”と
なり、Ｎチャネルトランジスタ８３はＯＦＦし、入力信
号に対する反転しきい値電圧は、インバータ８１自身の
反転しきい値となるので、立ち上がり時、立下り時とも
同じであり、ヒステリシス特性を示さない。
“Ｈ”の時は、ＮＯＲゲート８２の出力は常に“Ｌ”と
なり、Ｎチャネルトランジスタ８３はＯＦＦし、入力信
号に対する反転しきい値電圧は、インバータ８１自身の
反転しきい値となるので、立ち上がり時、立下り時とも
同じであり、ヒステリシス特性を示さない。
【０００７】一方、制御入力部８６の入力を“Ｌ”にす
ると、ＮＯＲゲート８２の出力は出力部８５の値によっ
て“Ｈ”あるいは“Ｌ”となり、それに応じてＮチャネ
ルトランジスタ８３はＯＮあるいはＯＦＦするので、イ
ンバータ８１の出力とＮチャネルトランジスタ８３で構
成される回路の反転しきい値電圧は、立上り時と立ち下
り時とでは異なり、ヒステリシス特性を生じる。
ると、ＮＯＲゲート８２の出力は出力部８５の値によっ
て“Ｈ”あるいは“Ｌ”となり、それに応じてＮチャネ
ルトランジスタ８３はＯＮあるいはＯＦＦするので、イ
ンバータ８１の出力とＮチャネルトランジスタ８３で構
成される回路の反転しきい値電圧は、立上り時と立ち下
り時とでは異なり、ヒステリシス特性を生じる。
【０００８】図８の回路において、制御信号が“Ｌ”の
場合にはヒステリシス特性を持ち、その場合の波形を図
９（ａ）に示す。また、制御信号が“Ｈ”の場合にはヒ
ステリシス特性を持たず、その場合の信号波形を図９
（ｂ）に示す。
場合にはヒステリシス特性を持ち、その場合の波形を図
９（ａ）に示す。また、制御信号が“Ｈ”の場合にはヒ
ステリシス特性を持たず、その場合の信号波形を図９
（ｂ）に示す。
【０００９】上記の様に、シュミット・トリガ回路８８
においては、反転しきい値についてヒステリシス特性を
持たせるか持たせないかを、制御入力部８６に入力され
る制御信号の値により選択できる。
においては、反転しきい値についてヒステリシス特性を
持たせるか持たせないかを、制御入力部８６に入力され
る制御信号の値により選択できる。
【００１０】図１０は、図８に示す従来技術によるシュ
ミット・トリガ回路８８において非反転出力を得るため
に、図８の回路にインバータを追加した回路を示す。
ミット・トリガ回路８８において非反転出力を得るため
に、図８の回路にインバータを追加した回路を示す。
【００１１】シュミット・トリガ回路１１０は、Ｐチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タからなるＣＭＯＳインバータ１０１と、ＣＭＯＳのＮ
ＯＲゲート１０２と、ＮチャネルＭＯＳトランジスタ１
０３と、インバータ１０４と、本シュミット・トリガ回
路の入力部１０５と、本シュミット・トリガ回路の反転
出力部１０６と、本シュミット・トリガ回路の非反転出
力部１０７と、制御信号を入力するための制御入力部１
０８と、ＮＯＲゲート１０２の出力部１０９とで構成さ
れる。
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タからなるＣＭＯＳインバータ１０１と、ＣＭＯＳのＮ
ＯＲゲート１０２と、ＮチャネルＭＯＳトランジスタ１
０３と、インバータ１０４と、本シュミット・トリガ回
路の入力部１０５と、本シュミット・トリガ回路の反転
出力部１０６と、本シュミット・トリガ回路の非反転出
力部１０７と、制御信号を入力するための制御入力部１
０８と、ＮＯＲゲート１０２の出力部１０９とで構成さ
れる。
【００１２】ここで、反転出力は、反転出力部１０６か
ら、また、非反転出力は、非反転出力部１０７から出力
される。
ら、また、非反転出力は、非反転出力部１０７から出力
される。
【００１３】図１０に示すシュミット・トリガ回路にお
いて、制御入力１０８が“Ｌ”および“Ｈ”のそれぞれ
の場合の主な信号波形を図１１に示す。
いて、制御入力１０８が“Ｌ”および“Ｈ”のそれぞれ
の場合の主な信号波形を図１１に示す。
【００１４】図１１（ａ）は、制御入力１０８が“Ｌ”
の場合を示し、ヒステリシス特性を持つ場合を示す。ま
た、図１１（ｂ）は、制御入力１０８が“Ｈ”の場合を
示し、ヒステリシス特性を持たない場合を示す。
の場合を示し、ヒステリシス特性を持つ場合を示す。ま
た、図１１（ｂ）は、制御入力１０８が“Ｈ”の場合を
示し、ヒステリシス特性を持たない場合を示す。
【００１５】
【発明が解決しようとする課題】以上のように、図８に
示す従来技術によるシュミット・トリガ回路８８におい
ては、ヒステリシス特性を持たせるか持たせないかを制
御信号により選択できるが、図８の回路の場合、制御入
力部８６に入力される制御信号が“Ｈ”の時、出力部８
７の出力は常に“Ｌ”であり、この場合、出力はシュミ
ット・トリガ回路の出力としては使用できず、ただ、ト
ランジスタ８３の制御信号としての働きしかない。
示す従来技術によるシュミット・トリガ回路８８におい
ては、ヒステリシス特性を持たせるか持たせないかを制
御信号により選択できるが、図８の回路の場合、制御入
力部８６に入力される制御信号が“Ｈ”の時、出力部８
７の出力は常に“Ｌ”であり、この場合、出力はシュミ
ット・トリガ回路の出力としては使用できず、ただ、ト
ランジスタ８３の制御信号としての働きしかない。
【００１６】つまり、結果として、この回路８８では入
力信号に対して、出力部８５から出力される反転出力し
か得られず、非反転出力を得るためには、図１０に示す
様にインバータを追加する必要があり、素子数が増加す
る。
力信号に対して、出力部８５から出力される反転出力し
か得られず、非反転出力を得るためには、図１０に示す
様にインバータを追加する必要があり、素子数が増加す
る。
【００１７】本発明の目的は、図１０に示す従来技術に
よる反転出力及び非反転出力の双方を持ったシュミット
・トリガ回路１１０と同様の機能を、より少ない素子数
で実現することにある。
よる反転出力及び非反転出力の双方を持ったシュミット
・トリガ回路１１０と同様の機能を、より少ない素子数
で実現することにある。
【００１８】
【課題を解決するための手段】上記の課題を解決するた
めの本発明によるシュミット・トリガ回路は、入力信号
を入力する第１のインバータと、前記第１のインバータ
に縦列接続された第２のインバータと、前記第１のイン
バータの出力にドレインが接続された第１のＮチャネル
（Ｐチャネル）のトランジスタと、前記第１のトランジ
スタのソースにドレインが接続された第２のＮチャネル
（Ｐチャネル）のトランジスタとによって構成される。
ここで、第１及び第２のトランジスタの内の一方は外部
からの制御信号によってＯＮ／ＯＦＦされると共に、他
の一方は第２のインバータの出力によってＯＮ／ＯＦＦ
される。
めの本発明によるシュミット・トリガ回路は、入力信号
を入力する第１のインバータと、前記第１のインバータ
に縦列接続された第２のインバータと、前記第１のイン
バータの出力にドレインが接続された第１のＮチャネル
（Ｐチャネル）のトランジスタと、前記第１のトランジ
スタのソースにドレインが接続された第２のＮチャネル
（Ｐチャネル）のトランジスタとによって構成される。
ここで、第１及び第２のトランジスタの内の一方は外部
からの制御信号によってＯＮ／ＯＦＦされると共に、他
の一方は第２のインバータの出力によってＯＮ／ＯＦＦ
される。
【００１９】ここで、前記２つの第１及び第２のトラン
ジスタは、第１のインバータの出力と低電位側電源（Ｖ
SS）（高電位側電源ＶDD）との間に縦続接続される。
ジスタは、第１のインバータの出力と低電位側電源（Ｖ
SS）（高電位側電源ＶDD）との間に縦続接続される。
【００２０】
【作用】第１のインバータは、入力信号を反転して次段
に出力する。第２のインバータは、前記第１のインバー
タから供給された信号を反転して、非反転出力として外
部に出力すると共に、第２のトランジスタに出力する。
ここで、第２のトランジスタは、ゲート電圧がハイ（ロ
ー）の時にオンし、第１のトランジスタは、制御信号が
ハイ（ロー）の場合にオンする。そのため、入力信号及
び制御信号が共にハイ（ロー）の場合にのみ第１及び第
２のトランジスタが共に導通し、反転しきい値がＶSS側
（ＶDD側）にシフトする。
に出力する。第２のインバータは、前記第１のインバー
タから供給された信号を反転して、非反転出力として外
部に出力すると共に、第２のトランジスタに出力する。
ここで、第２のトランジスタは、ゲート電圧がハイ（ロ
ー）の時にオンし、第１のトランジスタは、制御信号が
ハイ（ロー）の場合にオンする。そのため、入力信号及
び制御信号が共にハイ（ロー）の場合にのみ第１及び第
２のトランジスタが共に導通し、反転しきい値がＶSS側
（ＶDD側）にシフトする。
【００２１】
【実施例】以下に、本発明の実施例の１例を図１に示し
説明する。
説明する。
【００２２】本実施例によるシュミット・トリガ回路１
９は、入力信号を入力する第１のインバータ１１と、前
記第１のインバータからの出力信号を入力する第２のイ
ンバータ１２と、前記インバータ１１とインバータ１２
の結合点に接続され外部からの制御信号によりＯＮ／Ｏ
ＦＦされるＮチャネルＭＯＳトランジスタ１３と、前記
トランジスタ１３に接続され前記第２のインバータの出
力によってＯＮ／ＯＦＦされるＮチャネルＭＯＳトラン
ジスタ１４と、入力信号を入力するための入力部１５
と、制御信号を入力するための制御入力部１６と、反転
出力を出力するための反転出力部１７と、非反転出力を
出力するための非反転出力部１８とで構成される。
９は、入力信号を入力する第１のインバータ１１と、前
記第１のインバータからの出力信号を入力する第２のイ
ンバータ１２と、前記インバータ１１とインバータ１２
の結合点に接続され外部からの制御信号によりＯＮ／Ｏ
ＦＦされるＮチャネルＭＯＳトランジスタ１３と、前記
トランジスタ１３に接続され前記第２のインバータの出
力によってＯＮ／ＯＦＦされるＮチャネルＭＯＳトラン
ジスタ１４と、入力信号を入力するための入力部１５
と、制御信号を入力するための制御入力部１６と、反転
出力を出力するための反転出力部１７と、非反転出力を
出力するための非反転出力部１８とで構成される。
【００２３】前記シュミット・トリガ回路１９におい
て、制御入力部１６に入力される制御信号が“Ｈ”の場
合はヒステリシス特性を持ち、その場合の主な信号波形
を図２（ａ）に示す。
て、制御入力部１６に入力される制御信号が“Ｈ”の場
合はヒステリシス特性を持ち、その場合の主な信号波形
を図２（ａ）に示す。
【００２４】また、制御信号が“Ｌ”の場合はヒステリ
シス特性を持たず、その場合の主な信号波形を図２
（ｂ）に示す。
シス特性を持たず、その場合の主な信号波形を図２
（ｂ）に示す。
【００２５】以下に図１、図２を参照し、シュミット・
トリガ回路１９の動作を順を追って、説明する。
トリガ回路１９の動作を順を追って、説明する。
【００２６】［１］制御入力部１６に入力される制御信
号が“Ｈ”の時 （１）入力部１５に入力される入力信号が“Ｌ”レベル
の時、反転出力部１７に出力される反転出力は“Ｈ”、
非反転出力部１８に出力される非反転出力は“Ｌ”であ
るので、Ｎチャネルトランジスタ１４はＯＦＦ状態にな
る。
号が“Ｈ”の時 （１）入力部１５に入力される入力信号が“Ｌ”レベル
の時、反転出力部１７に出力される反転出力は“Ｈ”、
非反転出力部１８に出力される非反転出力は“Ｌ”であ
るので、Ｎチャネルトランジスタ１４はＯＦＦ状態にな
る。
【００２７】この場合、入力信号に対する反転しきい値
は、インバータ１１自身が持つ反転しきい値αである。
は、インバータ１１自身が持つ反転しきい値αである。
【００２８】（２）入力信号が立上りはじめ、電圧が反
転しきい値αに達すると、反転出力が反転し“Ｌ”とな
り、それとともに非反転出力は“Ｈ”となる。これによ
り、Ｎチャネルトランジスタ１４はＯＮ状態となる。
転しきい値αに達すると、反転出力が反転し“Ｌ”とな
り、それとともに非反転出力は“Ｈ”となる。これによ
り、Ｎチャネルトランジスタ１４はＯＮ状態となる。
【００２９】（３）入力信号が“Ｈ”レベルの時、反転
出力は“Ｌ”、非反転出力は“Ｈ”であるので、Ｎチャ
ネルトランジスタ１４はＯＮ状態である。この場合、入
力信号に対する反転しきい値は、インバータ１１とＮチ
ャネルトランジスタ１３，１４とで構成される回路の反
転しきい値βとなるが、Ｎチャネルトランジスタ１３、
１４が共に導通しているため、このβの値はαに比べＶ
SS側にシフトした値となる。
出力は“Ｌ”、非反転出力は“Ｈ”であるので、Ｎチャ
ネルトランジスタ１４はＯＮ状態である。この場合、入
力信号に対する反転しきい値は、インバータ１１とＮチ
ャネルトランジスタ１３，１４とで構成される回路の反
転しきい値βとなるが、Ｎチャネルトランジスタ１３、
１４が共に導通しているため、このβの値はαに比べＶ
SS側にシフトした値となる。
【００３０】（４）入力信号が立下がりはじめ、電圧が
反転しきい値βに達すると、反転出力が反転し、“Ｈ”
となり、それとともに非反転出力は“Ｌ”となる。これ
により、Ｎチャネルトランジスタ１４はＯＦＦ状態とな
る。
反転しきい値βに達すると、反転出力が反転し、“Ｈ”
となり、それとともに非反転出力は“Ｌ”となる。これ
により、Ｎチャネルトランジスタ１４はＯＦＦ状態とな
る。
【００３１】（５）（１）の状態に戻る。
【００３２】［２］制御入力部１６に入力される制御信
号が“Ｌ”の時 Ｎチャネルトランジスタ１３がＯＦＦしているので、Ｎ
チャネルトランジスタ１４のＯＮ／ＯＦＦにかかわら
ず、入力信号に対する反転しきい値はインバータ１１の
反転しきい値αであり、この場合、本実施例によるシュ
ミット・トリガ回路１９は反転しきい値についてヒステ
リシス特性を示さない。
号が“Ｌ”の時 Ｎチャネルトランジスタ１３がＯＦＦしているので、Ｎ
チャネルトランジスタ１４のＯＮ／ＯＦＦにかかわら
ず、入力信号に対する反転しきい値はインバータ１１の
反転しきい値αであり、この場合、本実施例によるシュ
ミット・トリガ回路１９は反転しきい値についてヒステ
リシス特性を示さない。
【００３３】すなわち、本実施例においては、インバー
タ１１とＮチャネルトランジスタ１３，１４で構成され
る回路のＮチャネル側のＯＮ抵抗を変化させることによ
り、反転しきい値を変えている。
タ１１とＮチャネルトランジスタ１３，１４で構成され
る回路のＮチャネル側のＯＮ抵抗を変化させることによ
り、反転しきい値を変えている。
【００３４】本実施例においては、インバータ１２の出
力である非反転出力を、反転しきい値を変える制御信号
としても使用することにより、図１０の従来例と比較し
て、素子数をより少なくすることができる。
力である非反転出力を、反転しきい値を変える制御信号
としても使用することにより、図１０の従来例と比較し
て、素子数をより少なくすることができる。
【００３５】ここで、図１において、信号トランジスタ
１３とトランジスタ１４は互いに順番を入れ替えても同
様の機能を実現できる。
１３とトランジスタ１４は互いに順番を入れ替えても同
様の機能を実現できる。
【００３６】図３は、本発明によるシュミット・トリガ
回路の第２の実施例を示す。
回路の第２の実施例を示す。
【００３７】本実施例によるシュミット・トリガ回路３
９は、入力信号を入力するための第１のインバータ３１
と、前記第１のインバータからの出力を入力する第２の
インバータ３２と、外部からの制御信号によりＯＮ／Ｏ
ＦＦされるＰチャネルＭＯＳトランジスタ３３と、前記
第２のインバータの出力によってＯＮ／ＯＦＦされるＰ
チャネルＭＯＳトランジスタ３４と、入力信号を入力す
るための入力部３５と、制御信号を入力するための制御
入力部３６と、反転出力を出力するための反転出力部３
７と、非反転出力を出力するための非反転出力部３８と
で構成される。
９は、入力信号を入力するための第１のインバータ３１
と、前記第１のインバータからの出力を入力する第２の
インバータ３２と、外部からの制御信号によりＯＮ／Ｏ
ＦＦされるＰチャネルＭＯＳトランジスタ３３と、前記
第２のインバータの出力によってＯＮ／ＯＦＦされるＰ
チャネルＭＯＳトランジスタ３４と、入力信号を入力す
るための入力部３５と、制御信号を入力するための制御
入力部３６と、反転出力を出力するための反転出力部３
７と、非反転出力を出力するための非反転出力部３８と
で構成される。
【００３８】本実施例に示すシュミット・トリガ回路３
９は、図１に示すＮチャネルトランジスタ１３，１４と
同様の働きをＰチャネルトランジスタ３３，３４で実現
している。
９は、図１に示すＮチャネルトランジスタ１３，１４と
同様の働きをＰチャネルトランジスタ３３，３４で実現
している。
【００３９】そのため、本実施例の制御入力は、図１の
制御入力と比べて、反対極性となる信号を入力する。
制御入力と比べて、反対極性となる信号を入力する。
【００４０】本実施例においては、インバータ３１とＰ
チャネルトランジスタ３３，３４で構成される回路のＰ
チャネル側のＯＮ抵抗を変化させることにより、反転し
きい値を変えている。また、本回路においては、インバ
ータ３２の出力である非反転出力を、反転しきい値を変
える制御信号としても使用することにより、図１０に示
す従来回路と比較して、素子数をより少なくすることが
できる。図３において、トランジスタ３３とトランジス
タ３４とは、互いに順番を入れ替えても同様の機能を実
現できる。
チャネルトランジスタ３３，３４で構成される回路のＰ
チャネル側のＯＮ抵抗を変化させることにより、反転し
きい値を変えている。また、本回路においては、インバ
ータ３２の出力である非反転出力を、反転しきい値を変
える制御信号としても使用することにより、図１０に示
す従来回路と比較して、素子数をより少なくすることが
できる。図３において、トランジスタ３３とトランジス
タ３４とは、互いに順番を入れ替えても同様の機能を実
現できる。
【００４１】図３の実施例において、制御入力が“Ｌ”
および“Ｈ”のそれぞれの場合の主な信号波形を図４に
示す。前記シュミット・トリガ回路３９において、制御
入力部３６に入力される制御信号が“Ｌ”の場合はヒス
テリシス特性を持ち、その場合の主な信号波形を図４
（ａ）に示す。
および“Ｈ”のそれぞれの場合の主な信号波形を図４に
示す。前記シュミット・トリガ回路３９において、制御
入力部３６に入力される制御信号が“Ｌ”の場合はヒス
テリシス特性を持ち、その場合の主な信号波形を図４
（ａ）に示す。
【００４２】また、制御信号が“Ｈ”の場合はヒステリ
シス特性を持たず、その場合の主な信号波形を図４
（ｂ）に示す。
シス特性を持たず、その場合の主な信号波形を図４
（ｂ）に示す。
【００４３】以下に図３、図４を参照し、シュミット・
トリガ回路３９の動作を順を追って、説明する。
トリガ回路３９の動作を順を追って、説明する。
【００４４】［１］制御入力部３６に入力される制御信
号が“Ｌ”の時 （１）入力部３５に入力される入力信号が“Ｈ”レベル
の時、反転出力部３７に出力される反転出力は“Ｌ”、
非反転出力部３８に出力される非反転出力は“Ｈ”であ
るので、Ｐチャネルトランジスタ３４はＯＦＦ状態にな
る。
号が“Ｌ”の時 （１）入力部３５に入力される入力信号が“Ｈ”レベル
の時、反転出力部３７に出力される反転出力は“Ｌ”、
非反転出力部３８に出力される非反転出力は“Ｈ”であ
るので、Ｐチャネルトランジスタ３４はＯＦＦ状態にな
る。
【００４５】この場合、入力信号に対する反転しきい値
は、インバータ３１自身が持つ反転しきい値αである。
は、インバータ３１自身が持つ反転しきい値αである。
【００４６】（２）入力信号が立下がり始め、電圧が反
転しきい値αに達すると、反転出力が反転し“Ｈ”とな
り、それとともに非反転出力は“Ｌ”となる。これによ
り、Ｐチャネルトランジスタ３４はＯＮ状態となる。
転しきい値αに達すると、反転出力が反転し“Ｈ”とな
り、それとともに非反転出力は“Ｌ”となる。これによ
り、Ｐチャネルトランジスタ３４はＯＮ状態となる。
【００４７】（３）入力信号が“Ｌ”レベルの時、反転
出力は“Ｈ”、非反転出力は“Ｌ”であるので、Ｐチャ
ネルトランジスタ３４はＯＮ状態である。この場合、入
力信号に対する反転しきい値は、インバータ３１とＰチ
ャネルトランジスタ３３，３４とで構成される回路の反
転しきい値βとなるが、Ｐチャネルトランジスタ３３、
３４が共に導通しているため、このβの値はαに比べＶ
DD側にシフトした値となる。
出力は“Ｈ”、非反転出力は“Ｌ”であるので、Ｐチャ
ネルトランジスタ３４はＯＮ状態である。この場合、入
力信号に対する反転しきい値は、インバータ３１とＰチ
ャネルトランジスタ３３，３４とで構成される回路の反
転しきい値βとなるが、Ｐチャネルトランジスタ３３、
３４が共に導通しているため、このβの値はαに比べＶ
DD側にシフトした値となる。
【００４８】（４）入力信号が立ち上がりはじめ、電圧
が反転しきい値βに達すると、反転出力が反転し、
“Ｌ”となり、それとともに非反転出力は“Ｈ”とな
る。これにより、Ｐチャネルトランジスタ３４はＯＦＦ
状態となる。
が反転しきい値βに達すると、反転出力が反転し、
“Ｌ”となり、それとともに非反転出力は“Ｈ”とな
る。これにより、Ｐチャネルトランジスタ３４はＯＦＦ
状態となる。
【００４９】（５）（１）の状態に戻る。
【００５０】［２］制御入力部３６に入力される制御信
号が“Ｈ”の時 Ｐチャネルトランジスタ３３がＯＦＦしているので、Ｐ
チャネルトランジスタ３４のＯＮ／ＯＦＦにかかわら
ず、入力信号に対する反転しきい値はインバータ３１の
反転しきい値αであり、この場合、本実施例によるシュ
ミット・トリガ回路３９は反転しきい値についてヒステ
リシス特性を示さない。
号が“Ｈ”の時 Ｐチャネルトランジスタ３３がＯＦＦしているので、Ｐ
チャネルトランジスタ３４のＯＮ／ＯＦＦにかかわら
ず、入力信号に対する反転しきい値はインバータ３１の
反転しきい値αであり、この場合、本実施例によるシュ
ミット・トリガ回路３９は反転しきい値についてヒステ
リシス特性を示さない。
【００５１】すなわち、本実施例においては、インバー
タ３１とＰチャネルトランジスタ３３，３４で構成され
る回路のＰチャネル側のＯＮ抵抗を変化させることによ
り、反転しきい値を変えている。
タ３１とＰチャネルトランジスタ３３，３４で構成され
る回路のＰチャネル側のＯＮ抵抗を変化させることによ
り、反転しきい値を変えている。
【００５２】図５は、本発明によるシュミット・トリガ
回路の第３の実施例を示す。
回路の第３の実施例を示す。
【００５３】本実施例によるシュミット・トリガ回路６
２は、入力信号を入力する第１のインバータ５１と、前
記第１のインバータからの出力を入力する第２のインバ
ータ５２と、外部より供給される制御信号によりＯＮ／
ＯＦＦされるＮチャネルＭＯＳトランジスタ５３と、前
記第２のインバータ５２の出力によってＯＮ／ＯＦＦさ
れるＮチャネルＭＯＳトランジスタ５４と、外部より供
給される制御信号を反転するためのインバータ６１と、
前記インバータ６１より供給される反転した制御信号に
よってＯＮ／ＯＦＦされるＰチャネルＭＯＳトランジス
タ５５と、前記第２のインバータの出力によってＯＮ／
ＯＦＦされるＰチャネルＭＯＳトランジスタ５６と、入
力信号の入力を行うための入力部５７と、制御信号の入
力を行うための制御入力部５８と、反転出力の出力を行
う反転出力部５９と、非反転出力の出力を行うための非
反転出力部６０とで構成される。
２は、入力信号を入力する第１のインバータ５１と、前
記第１のインバータからの出力を入力する第２のインバ
ータ５２と、外部より供給される制御信号によりＯＮ／
ＯＦＦされるＮチャネルＭＯＳトランジスタ５３と、前
記第２のインバータ５２の出力によってＯＮ／ＯＦＦさ
れるＮチャネルＭＯＳトランジスタ５４と、外部より供
給される制御信号を反転するためのインバータ６１と、
前記インバータ６１より供給される反転した制御信号に
よってＯＮ／ＯＦＦされるＰチャネルＭＯＳトランジス
タ５５と、前記第２のインバータの出力によってＯＮ／
ＯＦＦされるＰチャネルＭＯＳトランジスタ５６と、入
力信号の入力を行うための入力部５７と、制御信号の入
力を行うための制御入力部５８と、反転出力の出力を行
う反転出力部５９と、非反転出力の出力を行うための非
反転出力部６０とで構成される。
【００５４】本実施例によるシュミット・トリガ回路６
２の場合、インバータ５１自身の反転しきい値γを電源
電圧のセンター付近に設定したとしても、Ｐチャネル、
Ｎチャネルの両方のトランジスタにより、反転しきい値
について、充分なヒステリシス幅を持たせることが可能
である。図５においてトランジスタ５３とトランジスタ
５４、トランジスタ５５とトランジスタ５６はそれぞれ
互いに順番を入れ替えても同様の機能を実現できる。
２の場合、インバータ５１自身の反転しきい値γを電源
電圧のセンター付近に設定したとしても、Ｐチャネル、
Ｎチャネルの両方のトランジスタにより、反転しきい値
について、充分なヒステリシス幅を持たせることが可能
である。図５においてトランジスタ５３とトランジスタ
５４、トランジスタ５５とトランジスタ５６はそれぞれ
互いに順番を入れ替えても同様の機能を実現できる。
【００５５】図５の回路において、制御入力部５８が
“Ｈ”，“Ｌ”それぞれの場合の主な信号波形を図６に
示す。前記シュミット・トリガ回路６２において、制御
入力部５８に入力される制御信号が“Ｈ”の場合はヒス
テリシス特性を持ち、その場合の主な信号波形を図６
（ａ）に示す。
“Ｈ”，“Ｌ”それぞれの場合の主な信号波形を図６に
示す。前記シュミット・トリガ回路６２において、制御
入力部５８に入力される制御信号が“Ｈ”の場合はヒス
テリシス特性を持ち、その場合の主な信号波形を図６
（ａ）に示す。
【００５６】また、制御信号が“Ｌ”の場合には、ヒス
テリシス特性を持たず、その場合の主な信号波形を図６
（ｂ）に示す。
テリシス特性を持たず、その場合の主な信号波形を図６
（ｂ）に示す。
【００５７】本発明によるシュミット・トリガ回路にお
いて、縦続接続された２個のＮチャネルあるいはＰチャ
ネルのトランジスタのいずれか一方は第２のインバータ
の出力の値によりＯＮ／ＯＦＦを切り換える。ＯＮ時と
ＯＦＦ時で、結果として第１のインバータの反転しきい
値を変化させ、このことによりシュミット・トリガ回路
に要求される反転しきい値のヒステリシス特性を実現す
る。一方、縦続接続されたもう一方のトランジスタは回
路外の制御信号によりＯＮ／ＯＦＦを制御する。このト
ランジスタをＯＦＦにした場合は、本発明による回路は
反転しきい値についてヒステリシス特性を示さず、一般
の入力回路となる。ヒステリシス特性を持たせる場合も
持たせない場合も、第１のインバータの出力は回路への
入力に対して反転出力となり、第２のインバータの出力
は回路への入力に対して非反転出力となる。つまり、第
２のインバータの出力は、回路への入力に対して非反転
出力としての働きと、回路の反転しきい値を変える制御
信号としての働きという２つの働きを兼ねることによ
り、素子数が減少される。
いて、縦続接続された２個のＮチャネルあるいはＰチャ
ネルのトランジスタのいずれか一方は第２のインバータ
の出力の値によりＯＮ／ＯＦＦを切り換える。ＯＮ時と
ＯＦＦ時で、結果として第１のインバータの反転しきい
値を変化させ、このことによりシュミット・トリガ回路
に要求される反転しきい値のヒステリシス特性を実現す
る。一方、縦続接続されたもう一方のトランジスタは回
路外の制御信号によりＯＮ／ＯＦＦを制御する。このト
ランジスタをＯＦＦにした場合は、本発明による回路は
反転しきい値についてヒステリシス特性を示さず、一般
の入力回路となる。ヒステリシス特性を持たせる場合も
持たせない場合も、第１のインバータの出力は回路への
入力に対して反転出力となり、第２のインバータの出力
は回路への入力に対して非反転出力となる。つまり、第
２のインバータの出力は、回路への入力に対して非反転
出力としての働きと、回路の反転しきい値を変える制御
信号としての働きという２つの働きを兼ねることによ
り、素子数が減少される。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
シュミット・トリガ回路において、外部からの制御信号
により、反転しきい値についてヒステリシス特性を持た
せたり持たせなかったりできる。
シュミット・トリガ回路において、外部からの制御信号
により、反転しきい値についてヒステリシス特性を持た
せたり持たせなかったりできる。
【００５９】また、非反転出力信号をしきい値を変化さ
せるための制御信号としても使用することにより、入力
に対して反転出力と非反転出力の両方の極性の信号を出
力できるシュミット・トリガ回路を従来技術による回路
に比べ、より少ない素子数で実現することができる。
せるための制御信号としても使用することにより、入力
に対して反転出力と非反転出力の両方の極性の信号を出
力できるシュミット・トリガ回路を従来技術による回路
に比べ、より少ない素子数で実現することができる。
【図１】本発明によるシュミット・トリガ回路の第１の
実施例を示す。
実施例を示す。
【図２】第１の実施例において、制御入力が“Ｈ”，
“Ｌ”それぞれの場合の主な信号波形を示す。
“Ｌ”それぞれの場合の主な信号波形を示す。
【図３】本発明によるシュミット・トリガ回路の第２の
実施例を示す。
実施例を示す。
【図４】第２の実施例において、制御入力が“Ｌ”，
“Ｈ”それぞれの場合の主な信号波形を示す。
“Ｈ”それぞれの場合の主な信号波形を示す。
【図５】本発明によるシュミット・トリガ回路の第３の
実施例を示す。
実施例を示す。
【図６】第３の実施例において、制御入力が“Ｈ”，
“Ｌ”それぞれの場合の主な信号波形を示す。
“Ｌ”それぞれの場合の主な信号波形を示す。
【図７】一般的なシュミット・トリガ回路の入力電圧と
出力電圧の関係を表すグラフである。
出力電圧の関係を表すグラフである。
【図８】従来のシュミット・トリガ回路の一例を示す。
【図９】図８の回路において、制御入力が“Ｌ”，
“Ｈ”それぞれの場合の主な信号波形である。
“Ｈ”それぞれの場合の主な信号波形である。
【図１０】図８の従来のシュミット・トリガ回路におい
て非反転出力を得るための回路である。
て非反転出力を得るための回路である。
【図１１】図１０の回路において、制御入力が“Ｌ”，
“Ｈ”それぞれの場合の主な信号波形である。
“Ｈ”それぞれの場合の主な信号波形である。
１１ 第１のインバータ １２ 第２のインバータ １３ ＮチャネルＭＯＳトランジスタ １４ ＮチャネルＭＯＳトランジスタ １５ 入力部 １６ 制御入力部 １７ 反転出力部 １８ 非反転出力部 １９ シュミット・トリガ回路
Claims (2)
- 【請求項１】 ＣＭＯＳ半導体集積回路上に構成される
シュミット・トリガ回路であって、入力信号を入力する
第１のＣＭＯＳインバータと、前記第１のＣＭＯＳイン
バータからの出力を入力とするように縦続接続された第
２のＣＭＯＳインバータと、ドレインが前記第１のイン
バータの出力部に接続される第１のＭＯＳトランジスタ
と、ドレインが前記第１のＭＯＳトランジスタのソース
に接続される第２のＭＯＳトランジスタとで構成され、
前記第１、第２のＭＯＳトランジスタの一方のゲートに
は前記第２のＣＭＯＳインバータの出力部が接続される
と共に他方のゲートには、外部からの制御信号を入力す
るシュミット・トリガ回路。 - 【請求項２】 ＣＭＯＳ半導体集積回路上に構成される
シュミット・トリガ回路であって、入力信号を入力する
第１のＣＭＯＳインバータと、前記第１のＣＭＯＳイン
バータからの出力を入力とするように縦続接続された第
２のＣＭＯＳインバータと、ドレインが前記第１のイン
バータの出力部に接続される第１のＮチャネルＭＯＳト
ランジスタと、ドレインが前記第１のＮチャネルＭＯＳ
トランジスタのソースに接続される第２のＮチャネルＭ
ＯＳトランジスタと、ドレインが前記第１のインバータ
の出力部に接続される第１のＰチャネルＭＯＳトランジ
スタと、ドレインが前記第１のＰチャネルＭＯＳトラン
ジスタのソースに接続される第２のＰチャネルＭＯＳト
ランジスタとで構成され、前記第１、第２のＮチャネル
ＭＯＳトランジスタの一方のゲートには前記第２のＣＭ
ＯＳインバータの出力部が接続されると共に他方のゲー
トには外部からの制御信号を入力し、また、前記第１、
第２のＰチャネルＭＯＳトランジスタの一方のゲートに
は前記第２のＣＭＯＳインバータの出力部が接続される
と共に他方のゲートには、外部からの制御信号を入する
シュミット・トリガ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130564A JPH06343025A (ja) | 1993-06-01 | 1993-06-01 | シュミット・トリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130564A JPH06343025A (ja) | 1993-06-01 | 1993-06-01 | シュミット・トリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06343025A true JPH06343025A (ja) | 1994-12-13 |
Family
ID=15037275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130564A Pending JPH06343025A (ja) | 1993-06-01 | 1993-06-01 | シュミット・トリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06343025A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388487B1 (en) | 1999-06-04 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Schmitt circuit |
| JP2003283303A (ja) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | 半導体集積回路 |
| JP2004282349A (ja) * | 2003-03-14 | 2004-10-07 | Seiko Epson Corp | シュミットトリガー回路、半導体装置及びシュミットトリガー回路の製造方法 |
| CN103607184A (zh) * | 2013-10-23 | 2014-02-26 | 上海华力微电子有限公司 | 一种cmos施密特触发电路 |
| CN109428570A (zh) * | 2017-09-05 | 2019-03-05 | 株式会社东芝 | 施密特触发电路 |
| CN111277250A (zh) * | 2020-04-13 | 2020-06-12 | 上海芯跳科技有限公司 | 一种基于mos管的施密特电路 |
-
1993
- 1993-06-01 JP JP5130564A patent/JPH06343025A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388487B1 (en) | 1999-06-04 | 2002-05-14 | Mitsubishi Denki Kabushiki Kaisha | Schmitt circuit |
| JP2003283303A (ja) * | 2002-03-27 | 2003-10-03 | Nec Microsystems Ltd | 半導体集積回路 |
| US7106144B2 (en) | 2002-03-27 | 2006-09-12 | Nec Electronics Corporation | Semiconductor integrated circuit |
| JP2004282349A (ja) * | 2003-03-14 | 2004-10-07 | Seiko Epson Corp | シュミットトリガー回路、半導体装置及びシュミットトリガー回路の製造方法 |
| CN103607184A (zh) * | 2013-10-23 | 2014-02-26 | 上海华力微电子有限公司 | 一种cmos施密特触发电路 |
| CN109428570A (zh) * | 2017-09-05 | 2019-03-05 | 株式会社东芝 | 施密特触发电路 |
| JP2019047394A (ja) * | 2017-09-05 | 2019-03-22 | 株式会社東芝 | シュミットトリガ回路 |
| US10367482B2 (en) * | 2017-09-05 | 2019-07-30 | Kabushiki Kaisha Toshiba | Schmitt trigger circuit |
| US20190305762A1 (en) * | 2017-09-05 | 2019-10-03 | Kabushiki Kaisha Toshiba | Schmitt trigger circuit |
| US10622976B2 (en) * | 2017-09-05 | 2020-04-14 | Kabushiki Kaisha Toshiba | Schmitt trigger circuit |
| CN109428570B (zh) * | 2017-09-05 | 2022-06-21 | 株式会社东芝 | 施密特触发电路 |
| CN111277250A (zh) * | 2020-04-13 | 2020-06-12 | 上海芯跳科技有限公司 | 一种基于mos管的施密特电路 |
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