KR100236722B1

KR100236722B1 - n비트 제로 검출 회로

Info

Publication number: KR100236722B1
Application number: KR1019970004705A
Authority: KR
Inventors: 이충희
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 2000-01-15
Anticipated expiration: 2017-02-17
Also published as: KR19980068206A

Abstract

본 발명은 n비트 제로 검출 회로에 관한 것으로, 각각의 온ㆍ오프 제어 단자에 n개의 비트 신호가 일대일 대응하여 입력되고, 그 일단으로 전원 전압이 인가되는 직렬 연결된 n개의 제1스위칭 소자군(群)과; 상기 n개의 스위칭 소자군의 타단과 접지 단자 사이에 연결되며, 온ㆍ오프 제어 단자에는 리스트 신호가 입력되는 제2스위칭 소자와; 상기 제1스위칭 소자와 상기 제2스위칭 소자가 연결되어 이루어진 노드에 연결되며, 그 출력단으로 상기 n개의 비트 신호의 제로 검출 결과를 출력하는 래치 회로를 포함하여 이루어져서, 적은 수의 스위칭 소자로 구현함으로써 회로의 레이아웃 면적과 소비 전력을 크게 감소시키는 효과를 제공한다.

Description

n비트 제로 검출 회로

본 발명은 n비트 제로 검출 회로에 관한 것으로, 특히 적은 수의 스위칭 소자로 구현이 가능한 n비트 제로 검출 회로에 관한 것이다.

n비트 제로 검출 회로는 n개의 비트로 이루어진 디지탈 신호를 입력으로 받아 입력된 비트 신호의 2진 논리값이 모두 “0”일 때 소정의 신호를 출력하는 회로이다.

이와 같은 종래의 n비트 제로 검출 회로를 제1도를 참조하여 설명하면 다음과 같다.

제1도는 종래의 4비트 제로 검출 회로를 나타낸 회로도이다.

제1도에 나타낸 바와 같이, “0”과 “1”로 대표되는 2진 논리값을 갖도록 이루어진 4비트의 디지탈 신호(IN1~IN4)가 두개의 NOR 게이트(N1)(N2)에 각각 입력된다.

각각의 NOR 게이트(N1)(N2)에서는 입력된 4비트 신호의 논리합 연산의 결과의 반전된 논리값이 출력되어 AND 게이트(A)에 각각 입력된다.

AND 게이트(A)에서는 입력된 두 신호의 논리곱 연산 결과를 출력한다.

이와 같은 종래의 4비트 제로 검출 회로에 입력되는 4비트 신호 가운데 논리값이 “1”의 비트가 적어도 하나 존재한다면 각각의 NOR 게이트(N1)(N2)의 출력 신호는 모두 논리값 “0”이 된다.

따라서 두개의 NOR 게이트(N1)(N2)에서 출력되는 논리값 “0”의 신호를 입력으로 받은 AND 게이트(A)에서는 논리값 “0”의 신호가 출력되는 것이다.

만약 두개의 NOR 게이트(N1)(N2)에 입력되는 4비트 신호의 논리값이 모두 “0”일 때에는 각각의 NOR 게이트(N1)(N2)에서 출력되는 신호는 모두 논리값 “1”이 된다.

이와 같은 두개의 논리값 “1”의 신호를 입력으로 받은 AND 게이트(A)에서는 논리값 “1”의 신호가 출력되는 것이다.

즉, 두개의 NOR 게이트(N1)(N2)에 입력되는 4비트 신호가 모두 논리값 “0”인 경우에만 AND 게이트(A)에서 논리값 “1”의 신호를 출력하고, 그 밖의 경우에는 논리값 “0”의 신호를 출력함으로써 입력된 4비트 신호가 모두 논리값 “0”인 경우를 검출할 수 있는 것이다.

상술한 4비트 제로 검출 회로는 입력되는 신호의 비트 수를 증가시킴으로써 더 많은 수의 비트 신호 제로 검출이 가능하다.

그러나 이와 같은 종래의 n비트 제로 검출 회로를 구현함에 있어서 매우 많은 수의 논리 게이트가 필요하다.

일반적으로 MOS 트랜지스터를 이용하여 논리 게이트를 구현함에 있어서, 기본적인 2입력 NOR 게이트 하나를 구현하기 위해서는 적어도 세개의 NMOS 트랜지스터가 요구되며, CMOS 트랜지스터를 사용하는 경우에는 각각 두개씩의 PMOS 트랜지스터와 NMOS 트랜지스터가 필요하여 모두 네개의 트랜지스터가 요구된다.

AND 게이트의 경우에는 NAND 게이트의 출력 신호를 인버터로 반전시켜서 구현하기 때문에 상술한 NOR 게이트의 경우보다 더 많은 트랜지스터가 요구된다.

이와 같은 NOR 게이트 또는 AND 게이트의 입력 신호의 수를 하나 증가시킬 때마다 NOR 게이트의 경우에는 하나 내지는 두개의 트랜지스터가 추가되어야 하며, AND 게이트의 경우에는 세 개 내지는 네 개의 트랜지스터가 추가되어야 하므로, 이에 따른 회로의 레이아웃 면적과 소비 전력이 크게 증가하는 문제가 있다.

따라서 본 발명은 적은 수의 스위칭 소자로 구현함으로써 회로의 레이아웃 면적과 소비 전력을 크게 감소시킬 수 있는 n비트 제로 검출 회로를 제공하는데 그 목적이 있다.

제1도는 종래의 4비트 제로 검출 회로를 나타낸 회로도.

제2도는 본 발명의 4비트 제로 검출 회로를 나타낸 도면으로 (a)는 회로도이며, (b)는 블록도.

제3도는 본 발명의 4비트 제로 검출 회로의 검출 비트 확장 예를 나타낸 블록도.

* 도면의 주요부분에 대한 부호의 설명

N1~N3 : NOR 게이트 A : AND 게이트

IN1~IN8 : 입력 비트 Q1~Q4 : PMOS 트랜지스터

Q5 : NMOS 트랜지스터 10~12 : 4비트 제로 검출 회로

이와 같은 목적의 본 발명은 각각의 온ㆍ오프 제어 단자에 n개의 비트 신호가 일대일 대응하여 입력되고, 그 일단으로 전원 전압이 인가되는 직렬 연결된 n개의 제1스위칭 소자군(群)과, 상기 n개의 스위칭 소자군의 타단과 접지 단자 사이에 연결되며, 온ㆍ오프 제어 단자에는 리세트 신호가 입력되는 제2스위칭 소자와, 상기 제1스위칭 소자와 상기 제2스위칭 소자가 연결되어 이루어진 노드에 연결되며, 그 출력단으로 상기 n개의 비트 신호의 제로 검출 결과를 출력하는 래치 회로를 포함하여 이루어진다.

이와 같이 이루어진 본 발명의 일실시예를 제2도를 참조하여 설명하면 다음과 같다.

제2도는 본 발명의 4비트 제로 검출 회로를 나타낸 도면으로 (a)는 회로도이며, (b)는 블록도이다.

제2a도에 나타낸 바와 같이 네 개의 PMOS 트랜지스터(Q1~Q4)가 직렬 연결되며, 소스 단자에 전원 전압(VDD)이 공급되는 PMOS 트랜지스터(Q1)의 게이트 단자에는 입력 데이터의 첫 번째 비트가 입력되며, PMOS 트랜지스터(Q2)의 게이트 단자에는 두 번째 비트가 입력되고, PMOS 트랜지스터(Q3)의 게이트 단자에는 세 번째 비트가 입력되며, PMOS 트랜지스터(Q4)의 게이트 단자에는 네 번째 비트가 입력된다.

NMOS 트랜지스터(Q5)의 드레인 단자는 PMOS 트랜지스터(Q4)의 드레인 단자와 연결되고, 소스 단자는 접지되며, 게이트 단자에는 리세트 신호(RESET)가 입력된다.

상술한 PMOS 트랜지스터(Q4)의 드레인 단자와 NMOS 트랜지스터(Q5)의 드레인 단자가 연결되어 이루어진 노드(N)에는 래치 회로(L)가 연결되어 PMOS 트랜지스터(Q1~Q4)를 통하여 전달되는 논리값 “1”의 전원 전압(VDD) 또는 NMOS 트랜지스터(Q5)를 통하여 전달되는 논리값 “0”의 접지 전압(GND)이 저장된다.

상술한 래치의 구성은 노드(N)의 신호가 인버터(INV1)에 의하여 반전 출력되며, 이와 같은 인버터(INV1)의 출력 신호(OUT)는 또 다른 인버터(INV2)에 의하여 재 반전되어 인버터(INV1)의 입력단으로 피드백된다.

이와 같이 구성된 본 발명의 4비트 제로 검출 회로의 동작 및 작용을 설명하면 다음과 같다.

먼저 입력 데이터를 구성하는 비트 가운데 논리값 “1”인 비트를 적어도 하나 포함하는 경우를 예로 들어 설명한다.

순간 펄스 신호를 리세트 신호(RESET)로서 입력하여 NMOS 트랜지스터(Q5)를 비교적 짧은 시간 동안 턴 온시켜서 논리값 “0”의 접지 전압(GND)이 래치 회로(L)에 입력되도록 한다.

다음으로 논리값 “0100”의 데이터가 PMOS 트랜지스터(Q1~Q4)에 차례로 입력되도록 하면, 게이트 단자에 논리값 “0”의 비트가 입력되는 세 개의 PMOS 트랜지스터(Q1)(Q3)(Q4)는 턴 온되며, 게이트 단자에 논리값 “1”의 비트가 입력되는 PMOS 트랜지스터(Q2)는 턴 오프된다.

따라서 턴 오프되는 PMOS 트랜지스터(Q2)로 인하여 전원 전압(VDD)은 노드(N)에 아무런 영향을 주지 못하여 래치 회로(L)의 출력 신호는 계속 논리값 “0”을 유지한다.

이와는 다르게, 논리값 “0000”의 데이터 즉 모든 비트가 논리값 “0”인 데이타가 PMOS 트랜지스터(Q1~Q4)에 입력되도록 하면, 각각의 PMOS 트랜지스터(Q1~Q4)가 모두 턴 온된다.

따라서 전원 전압(VDD)이 턴 온된 PMOS 트랜지스터(Q1~Q4)를 통하여 노드(N)에 전달됨으로써, 래치 회로(L)에는 논리값 “1”이 저장된다.

이와 같이 모든 비트의 논리값이 “0”인 데이터의 제로 검출이 실시된 후에는 NMOS 트랜지스터(Q5)의 게이트 단자에 리세트 신호(RESET)를 입력하여 NMOS 트랜지스터(Q5)를 순간 턴 온시켜서 래치 회로(L)에 저장된 데이터를 논리값을 “0”으로 리세트 시킴으로써 데이터 입력 대기 모드로 만든다.

즉, 상술한 본 발명의 4비트 제로 검출 회로는 입력되는 데이터의 비트 가운데 논리값 “1”의 비트가 적어도 하나 포함되어 있는 경우에는 논리값 “0”의 신호가 래치 회로(L)에 저장되고, 모든 비트가 논리값 “0”인 경우에는 논리값 “1”의 신호가 래치회로(A)에 저장된다. 상기 래치 회로(A)에 저장된 데이터는 인버터로 이루어진 래치 회로의 특성상 그 값이 반전되어 출력(OUT)된다.

또 회로 구현에 필요한 트랜지스터의 수에 있어서 전술한 종래의 4비트 제로 검출 회로와 상술한 본 발명의 4비트 제로 검출 회로를 비교하면 다음과 같다.

즉, 종래의 4비트 제로 검출 회로를 일반적인 MOS 트랜지스터로 구현한다고 하면 모두 22개 정도의 트랜지스터가 요구되지만, 본 발명의 4비트 제로 검출 회로는 래치 회로를 고려한다고 해도 모두 아홉개의 PMOS 트랜지스터만으로도 구현이 가능한 것이다.

이와 같은 본 발명의 4비트 제로 검출 회로의 또 다른 실시예를 제3도에 나타내었다.

제3도는 본 발명의 4비트 제로 검출 회로의 검출 비트 확장 예를 나타낸 블록도이다.

제3도에 나타낸 바와 같이 상술한 본 발명의 일실시예에서 구현한 4비트 제로 검출 회로를 두 개 구비하고, 각각의 4비트 검출 회로(11)(12)의 출력 신호(OUT1)(OUT2)를 NOR 게이트(N3)를 통하여 NOR 연산을 실시함으로써, 8비트로 이루어진 데이터의 제로 검출이 가능한 것이며, 이와 같은 검출 비트의 확장은 8비트 이상도 가능하다.

따라서 본 발명은 적은 수의 스위칭 소자로 N비트 제로 검출 회로를 구현함으로써 회로의 레이아웃 면적과 소비 전력을 크게 감소시킬 수 있는 효과가 있다.

Claims

2진 논리값을 갖는 n개의 비트 신호를 입력으로 받아, 상기 비트 신호의 2진 논리값이 모두 “0”인 것을 검출하는 n비트 제로(zero) 검출 회로에 있어서, 각각의 게이트 단자에 상기 n개의 비트 신호가 일대일 대응하여 입력되고, 그 일단으로 전원 전압이 인가되도록 직렬 연결된 n개의 PMOS 트랜지스터군(郡)과; 상기 n개의 PMOS 트랜지스터군(郡)의 타단과 접지 단자 사이에 연결되며, 게이트 단자에는 리세트 신호가 입력되는 NMOS 트랜지스터와; 상기 PMOS 트랜지스터군(郡)과 상기 NMOS 트랜지스터가 연결된 노드에 연결되며, 그 출력단으로 상기 n개의 비트 신호의 제로 검출 결과를 출력하는 래치 회로를 포함하는 것이 특징인 n비트 제로 검출 회로.
제1항에 있어서, 상기 래치 회로는 두 개의 인버터의 입출력단이 서로 맞물려 피드백되는 구조로 이루어져, 제1인버터의 입력단에 상기 노드의 신호가 입력되며, 상기 제1인버터의 출력 신호가 제2인버터에 입력되고, 상기 제2인버터의 출력 신호가 상기 제1인버터에 입력되며, 상기 제1인버터의 출력단으로 상기 n개의 비트 신호의 제로 검출 결과를 출력하는 것이 특징인 n비트 제로 검출 회로.