JPH0355912A - ヒステリシス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヒステリシス回路に関し、特にＣＭＯＳ集積
回路におけるヒステリシス回路に関する。

〔従来の技術〕

従来、コンパレータを用いたヒステリシス回路は、第３
図に示すようにコンパレータ１０の出力からフィード・
バ，クした信号線に抵抗Ｒ，を介した回路構或となって
いた。

〔発明が解決しようとする課題〕

上述した従来のヒステリシス回路では、抵抗Ｒ，と抵抗
Ｒ１および抵抗Ｒ２の合或インピーダンスで基準電位を
作っているため、場合によっては、抵抗値を大きくしな
ければならないという欠点がある。このため、コンパレ
ータ１０の負荷が大きくなり、動作速度が遅くなるとい
う問題がでてくる． また、’　　（Ｌｏｗ）レベル入力電圧，ハイ（Ｈｉｇ
ｈ）レベル入力電圧，ヒステリシス幅を変更する際、抵
抗Ｒ１〜Ｒ３のすべての抵抗値を設計し直さなければな
らず、設計変更が困難である。

〔課題を解決するための手段〕

本発明のヒステリシス回路は、異なる２つの基準電位を
コンパレータの出力論理値のロー　ハイにより、トラン
スファー・ゲートにより切換えて得る構或をしている。

〔実施例〕

次に、本発明について図面を参照して説明する．第１図
は、本発明の一実施例である。２，３はトランスファー
・ゲート，Ｖ．，Ｖ．は相異なる基準電位である．：Ｉ
ンバレータ１の出力がローの時、コンパレータ１の基準
電位はｖ１であり、出力がハイの時、コンバレータの基
準電位は％　ｖｔである。この回路を基準電圧Ｖ．，Ｖ
２をそれぞれ２．５Ｖ，１．９Ｖとし、電源電圧を５ｖ
とした時のシュミレーション結果を第２図（ａ）　，　
（ｂ）に示す。

〔発明の効果〕

以上説明したように、本発明は、相異なる２つの基準電
位をトランスファー・ゲートにより切換え、ヒステリシ
スを有する． よって、コンパレー夕の負荷が、次段のゲートのみとな
り、動作速度への影響が少なく、またローレベル入力電
圧、ハイレベル入力電圧，ヒステリシス幅は、異なる２
つの基準電位のみによって決定されるため、設計変更が
容易であるという効果がある．

【図面の簡単な説明】 第１図は、本発明のヒステリシス回路，第２図（ａ）　
，　（ｂ）は、第１図の回路のシュミレーション結果を
示す図，第３図は、従来のヒステリシス回路である。

Claims (1)

【特許請求の範囲】
1. 　Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタと
   を用いた半導体回路において、コンパレータを用い、こ
   のコンパレータの出力論理値のロー、ハイにより２つの
   異なる基準電位を２つのトランスファー・ゲートで切換
   えることを特徴とするヒステリシス回路。