KR940010833B1 - 다이나믹형 반도체메모리 - Google Patents

Abstract

내용 없음.

Description

다이나믹형 반도체메모리

제 1 도는 본 발명의 1실시예에 따른 DRAM의 비트선전위독출계의 일부를 나타낸 회로도.

제 2 도는 제 1 도의 메모리셀어레이의 평면패턴의 일부를 개략적으로 나나낸 도면.

제 3 도는 제 2 도의 Y-X선에 따른 단면구조를 나타낸 도면.

제 4 도는 본 발명의 다른 실시예에 따른 DRAM의 비트선전위독출계의 일부를 나타낸 회로도.

제 5 도는 제 4 도의 메모리셀어레이의 평면패턴의 일부를 개략적으로 나타낸 도면.

제 6 도는 DRAM의 메모리셀의 등가회로를 나타낸 도면.

제 7 도는 종래의 평면용량형 메모러셀의 단면구조를 나타낸 도면.

제 8 도는 종래의 적층용량형 셀의 단면구조를 나타낸 도면.

제 9 도는 종래의 도랑용량형 셀의 단면구조를 나타낸 도면.

제 10 도 내지 제 12 도는 각각 종래의 DRAM의 메모리셀어레이의 평면패턴을 개략적으로 나타낸 도면이다.

* 도면의 주요부분에 대한 부호의 설명

SA : 비트선센스앰프 MA : 메모리셀어레이

A : 도랑용량형 셀 B : 적층용량형 셀

WL : 워드선 DWLA,DWLB : 더미워드선

BL,: 비트선 DA : 도랑용량형 더미셀

DB : 적층용량형 더미셀 30 : 반도체기판

31 : 게이트절연막 32 : 드레인

33 : 소자분리영역 34 : 층간절연막

35 : 적층용량형 셀의 전하축적영역

36 : 적층용량형 셀의 전송게이트용 트랜지스터의 소오스

37 : 도랑용량형 셀의 전하축적영역

38 : 도랑용량형 셀의 전송게이트용 트랜지스터의 소오스

39 : 전극플레이트 40 : 캐패시터게이트절연막

41 : 실리콘산화막

[산업상의 이용분야]

본 발명은 다이나믹형 반도체메모리에 관한 것으로, 특히 메모리셀어레이에서의 메모리셀의 배치 및 더미셀에 관한 것이다.

[종래의 기술 및 그 문제점]

제 6 도는 다이나믹형 랜덤억세스메모리(DRAM)의 메모리셀의 등가회로를 나타낸 것으로, 참조부호 61은 전송게이트용 MOS트랜지스터이고, 62는 정보축적용 용량이다. 상기 트랜지스터(61)의 드레인은 비트선(63)에 접속되고, 그 소오스는 워드선(64)에 접속되며, 그 소오스는 용량(62)의 일단에 접속되고, 용량의 타단에는 소정의 전위가 인가된다.

이와 같은 다이나믹형 메모리셀에 대한 기록시에는 비트선(63) 및 워드선(64)에 전압을 인가함으로써 트랜지스터(61)를 온시켜 비트선(63)으로부터 전하를 용량(62)으로 인도하고, 그 후에 워드선(64)의 전압을 해제시켜 트랜지스터(61)를 오프시킴으로써 전하를 용량(62)내에 축적시키게 된다. 또, 상기 메모리셀에 대한 독출시에는 비트선(63)의 전압을 해제시키고 워드선(64)에 전압을 인가함으로써 트랜지스터(61)를 매개해서 비트선(63)으로 전하를 방출시키게 된다.

따라서, 메모리셀의 성능은 트랜지스터(61)와 그것에 연결되는 용량(62)의 특성에 의해 거의 결정되게 된다. 전하의 보존을 양흐한 상태에서 장시간 유지하기 위해서는 전하의 누설레벨을 억제시키는 것도 중요하지만, 용량(62)의 전하축적량을 크게 하는 것이 중요하게 된다.

다음에는 종래의 다이나믹형 메모리셀의 단면구조에 대하여, 이하 후술될 본 발명의 특징점이 쉽게 설명되도록 메모리셀어레이내의 2개의 메모리셀이 인접한 부분을 예로 들어 설명한다.

제 7 도는 종래 주류를 이뤘던 반도체기판의 표면(평면)에 전하축적영역이 형성되어 있는 평면용량형(planar형) 메모리셀의 단면구조를 나타내고 있다. 즉, 예컨대 P형 반도체기판(71)의 표면에 선택적으로 소자분리영역(72)이 형성되고, 이 소자분리된 반도체기판(71)상의 표면에 선택적으로 기판과는 역도전형(N+형)의 불순물확산층으로 이루어진 전송게이트용 트랜지스터의 소오스영역(73) 및 드레인영역(74)이 형성되며, 이 소오스영역(73)에 이어서 용량의 한쪽의 전극으로 되는 전하축적영역(75)이 형성되며, 이 전하축적영역(75)에 캐패시터게이트절연막(76)을 매개해서 용량의 다른쪽의 전극으로 되는 진극플레이트(77)가 형성되어 있다. 또, 상기 소오스영역(73)드레인영역(74)간의 반도체기판(71)상에 게이트절연막(78)을 매개해서 전송게이트용 트랜지스터의 게이트전극(워드선 : 79)이 형성되고, 상기 드레인영역(74)에 비트선(도시하지 않음)이 접촉되어 있다. 여기서, 상기 소자분리영역(72)은 각 메모리셀을 전기적으로 분리시키는 역할을 하고 있다.

그러나, 근래에는 DRAM의 고집적화에 따라 메모리셀어레이의 고밀도화가 요구되고, 더욱이 제 8 도에 나타낸 바와 같은 도랑용량형(trench형) 셀 및 제 9 도에 나타낸 바와 같은 적층용량형(stacked형) 셀이 이용되도록 되어 있다. 제 8 도에 나타낸 도랑용량형 셀은 반도체기판(81)내에 형성된 도랑(82)의 내부표면에 기판과는 역도전형의 불순물확산층으로 이루어진 전하축적영역(83)이 형성되어 있고, 다른 각 부분은 제 7 도에 나타낸 평면용량형 메모리셀과 동일 구조로 되어 있으므로 제 7 도와 동일한 참조부호를 붙여 놓았다. 제 9 도에 나타낸 적층용량형 셀은 게이트전극(워드선 ; 79), 소자분리영역(72) 등의 상부에 층간절연막(91)을 매개해서 폴리실리콘재료 등으로 이루어진 전하축적영역(92)이 형성되고, 이 전하축적영역(92)이 소오스영역(73)에 접촉되어 있으며, 이 전하축적영역(92)상에 캐패시터게이트절연막(76)을 매개해서 전극플레이트(77)가 형성되어 있고, 다른 각 부분은 제 7 도에 나타낸 평면용량형 메모리셀과 동일 구조로 되어 있으므로 제 7 도와 동일한 참조부호를 붙여 놓았다.

이와 같은 도랑용량형 셀, 적층용량형 셀의 양자로도 평면용량형 셀과 비교해서 적은 기판표면적으로 동일 면적의 전하축적영역을 얻을 수 있게 된다. 즉, 용량에서 본 경우, 동일의 기억성능을 갖는 메모리셀을 보다 적은 표면적상에 형성할 수 있으므로 메모리셀어레이의 고밀도화를 실현할 수 있게 된다.

종래의 DRAM의 메모리셀어레이는 제 10 도에 개략적으로 나타낸 평면패턴과 같이 동일 타입의 메모리셀이 기판상에 평면적으로 보아 행렬모양으로 근접배치되어 구성되어 있다. 게다가, 각 메모리셀의 공통하는 비트선(BL), 워드선(`VL)의 최단거리의 접속 및 고밀도배치를 고려해서 인접하는 메모리셀의 용량(그 전하축적영역부를 기호 C로 나타낸다.)들이 근접하도록 메모리셀이 배치되어 있다. 도면중 기호 G는 전송게이트용 트랜지스터의 게이트부를 나타내고, ·부는 전송게이트용 트랜지스터의 드레인과 비트선(BL)의 접촉부를 나타낸다.

상기한 바와 같이 종래의 메모리셀어레이의 고밀도화는 주로 메모리셀의 구조의 변경에 의해 실현되어 왔지만, 근래 더 한층의 고집적화가 요구되고 있어 메모리셀어레이내에 배치된 인접하는 메모리셀의 간격을 더욱 더 좁히는 것이 요구되고 있다. 여기서, 상기한 바와 같은 종래의 메모리셀어레이에서의 메모리셀의 배치를 고찰해 보면, 인접하는 메모리셀의 용량은 상술한 이유에서 근접한 구조로 되어 있으므로, 동일 기판 또는 동일 도전막층상에 형성된 전하축적영역이 근접하고 있는 것임에 틀림없다. 이와 같은 배치의 메모리셀어레이에서 각 메모리셀의 간격을 좁히는 것은, 각각의 전하축적영역을 여하히 문제없게 근접시키는 가가 열쇠로 되고 있다.

그렇지만, 현상황의 제조방법, 제조에서는 1층막의 미세가공상의 한계 및 전하축적영역간의 근접효과에 따른 상호이동(기억데이터의 파괴)의 문제때문에 전하축적용량은 최저 0.5μm 이상 사이를 두고 형성되고 있다. 즉, 메모리셀의 배치에 대해 제약조건이 발생하여 메모리셀어레이의 고밀도화의 장해로 되고 있다. 여기서, 미세가공상의 한계로는 1층의 재료막을 가공할 수 있는 최소치수를 들 수 있다. 또, 전하축적영역간의 근접효과로는, 평면용량형 셀 및 도랑용량형 셀에서는 기판층, 적층용량형 셀에서는 층간절연막을 통과하여 전하축적영역간을 이동하는 전하의 작용을 들 수 있는 바, 특히 도랑용량형 셀에서는 현저하다.

한편, 상기한 바와 같은 요구를 만족시키는 DRAM이 이미 본 출원인의 출원에 따른 일본국 특원소 62-227307호에 의해 제안되어 있다. 이 DRAM의 메모리셀어레이는 제 11 도 혹은 제 12 도에 나타낸 바와 같이 셀노드가 얕은 확산층으로 형성된 제 1메모리셀(기호 ○으로 도시한다)과 셀노드가 깊은 확산층으로 형성된 제 2메모리셀(기호 ×으로 도시한다)이 제 2메모러셀의 셀노드끼리가 필드절연막을 매개해서 인접하지 않도록 혼합배치되어 구성되어 있다. 이 경우, 메모리셀이 기판상에서 평면적으로 보아 행렬모양으로 근접배치되어 있지만, 제 11 도의 메모리셀어레이에서는 동일의 비트선의 길이방향(BL)에 대해 다른 타입의 메모리셀이 교대로 배치되어 있고, 제 12 도의 메모리셀어레이에서는 동일의 비트선의 길이방향에 대해 다른 타입의 메모리셀이 인접하는 부분과 동일 타입의 메모리셀이 인접하는 부분이 교대로 배치되어 있다. 여기서, 도면중 WL은 워드선의 길이방향이고, CT는 비트선과 메모리셀트랜지스터의 접촉부이다.

상기 구성에 의하면, 필드절연막을 게이트절연막으로 하는 의사 MOS트랜지스터의 누설전류가 작기 때문에 인접하는 메모리셀을 근접배치시킬 수 있게 된다. 그에 따라, 셀면적이 작아진다고 하는 제 2 메모리셀의 장점을 유효하게 활용할 수 있게 되어 메모리의 고집적화를 도모할 수 있게 된다.

그런데, 이와 같이 동일의 비트선에 대해 다른 타입의 메모리셀을 접속시켜 사용하는 경우, 다른 타입의 용량의 전하축적영역층이 다르기 때문에 발생하는 방전특성, 축적전하량의 차에 영향을 받아 동일의 비트선에 접속되어 있는 제 1 메모리셀 및 제 2 메모리셀로부터 동일한 데이터를 각각 독출했을 때에 비트선전위가 달라지게 되어, 다른 타입의 메모리셀의 독출시에 더미셀측의 비트선전위가 각각 적절하게 설정되지 않게 되면 정보를 정상적으로 인식할 수 없게 될 우려가 있다.

상기한 바와 같이 다른 타입의 메모리셀이 혼재되어 있는 메모리셀어레이를 갖춘 DRAM은, 메모리셀로부터 정보를 독출하는 경우에 정보를 정상적으로 인식할 수 없게 될 우려가 있다고 하는 문제가 있다.

[발명의 목적]

본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 다른 타입의 메모리셀이 혼재되어 있는 메모리셀어레이의 메모리셀로부터 정보를 독출하는 경우에 더미셀측의 비트선전위를 적절하게 설정할 수 있고, 정보를 정상적으로 인식할 수 있으며, 동일 타입의 메모리셀만으로 이루어진 종래의 메모리셀어레이보다는 메모리셀을 근접배치시킬 수 있고, 더미셀의 선택회로가 간단하게 되는 다이나믹형 반도체메모리를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명의 제 1실시예에 따른 다이나믹형 반도체메모리는, 동일의 비트선에 다른 타입의 2종류의 메모리셀이 접속됨과 더불어 동일의 워드선 혹은 더미워드선에 대해 동일 타입의 메모리셀이 접속되고, 상기 다른 타입의 2종류의 주메모리셀과 동일 구조의 2종류의 더미셀이 설치되며, 각 비트선마다 2종류의 더미셀이 독립적으로 접속되고, 이 2종류의 더미셀에 각각 대응해서 별도로 더미워드선이 설치되어 있는 메모리셀어레이를 갖추고서, 메모리셀의 선택시에는 동일 타입의 주메모리셀 및 더미셀이 선택되도록 된 것을 특징으로 한다.

또 본 발명의 제 2실시예에 따른 다이나믹형 반도체메모리는, 동일의 비트선에 다른 타입의 2종류의 메모리셀이 접속됨과 더불어 동일의 워드선 혹은 더미워드선에 대해 동일 타입의 메모리셀이 접속되고, 상기 다른 타입의 2종류의 주메모리셀과 동일 구조의 2종류의 더미셀이 설치되며, 이 2종류의 더미셀을 직렬접속시킨 복합더미셀이 각 비트선마다 1개 접속되고, 이 복합더미셀에 더미워드선이 접속되며, 이 복합더미셀의 전극플레이트에 주메모리셀의 전극플레이트에 인가되는 전압과 동일한 전압이 인가되는 메모리셀어레이를 갖추고서, 메모리셀의 선택시에는 주메모리셀 및 복합더미셀이 선택되도록 된 것을 특징으로 한다.

또 본 발명의 제 3실시예에 따른 다이나믹형 반도체메모리는, 동일의 비트선에 동일 타입의 메모리셀이 접속됨과 더불어 동일의 워드선 혹은 더미워드선에 대해 동일 타입의 메모리셀이 접속되고, 인접하는 비트선에는 다른 타입의 메모리셀이 접속되며, 각 비트선에는 그것에 접속되어 있는 주메모리셀과 동일 타입의 1종류의 더미셀이 접속되어 있는 메모리셀어레이를 갖추고서, 메모리셀의 선택시에는 동일 타입의 주메모리셀 및 더미셀이 선택되도록 된 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명의 제 1실시예에 따른 DRAM에 의하면, 다른 타입의 메모리셀의 독출시에 각각의 용량의 전하축적영역층이 다르기 때문에 발생하는 방전특성, 축적전하량의 차에 영향을 받아 비트선으로의 독출전위가 달라진다고 해도 2계통의 더미워드선을 절환선택함으로써 주메모리셀과 동일 타입의 더미셀이 선택되게 되므로 정보를 정상적으로 인지할 수 있게 된다.

본 발명의 제 2실시예에 다른 DRAM에 의하면, 다른 타입의 메모리셀의 독출시에 각각의 용량의 전하축적영역층이 다르기 때문에 발생하는 방전특성, 축적전하량의 차에 영향을 받아 비트선으로의 독출전위가 달라진다고 해도 주메모리셀의 전하량의 거의 반값을 갖는 복합더미셀이 선택되게 되므로 정보를 정상적으로 인지할 수 있게 된다.

본 발명의 제 3실시예에 따른 DRAM에 의하면, 서로 인접하는 메모리셀의 전하축적영역이 평면적으로 근접해도 기판에 대해 수직방향으로 전하축적영역층간의 간격을 확보함으로써 절연막 또는 기판을 통과하여 전하축적영역간을 이동하는 전하의 양을 감소시킬 수 있으므로 상호간의 전하의 이동이 원리적으로 없어진다거나 극히 적어지게 된다. 또, 1층의 재료막을 가공할 때의 미세가공상의 한계에 영향을 받지 않고 각각의 전하축적층을 형성할 수 있게 된다. 따라서, 동일의 비트선에 다른 타입의 메모리셀이 접속되어 있는 메모리셀어레이만큼은 메모리셀을 근접배치시킬 수 없다고 하더라도 동일 타입의 메모리셀만으로 이루어진 종래의 메모리셀의 배치에서는 실현할 수 없었던 메모리셀의 근접배치를 실현하여 메모리셀어레이의 고밀도화를 실현하고, 더 나아가서는 다이나믹형 반도체메모리의 고집적화를 달성할 수 있게 된다. 게다가, 동일의비트선에 1종류의 주메모리셀 및 더미셀만이 접속되기 때문에, 임의의 비트선의 주메모리셀로부터의 독출에 대해서는 이 비트선과 쌍을 이루는 비트선에 접속되어 있는 더미셀을 선택함으로써 주메모리셀과 동일 타입의 더미셀이 선택되게 되므로 정보를 정상적으로 인지할 수 있게 됨과 더불어 더미셀의 선택회로가 간단해지게 된다.

[실시예]

이하, 도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다.

제 1 도는 제 1실시예에 따른 DRAM의 비트선 전위독출계의 일부를 나타낸 것으로, SA는 비트선센스앰프이고, MA는 메모리셀어레이의 일부이며,는 비트선쌍이고, WL은 워드선이며, DWLA 및 DWLB는 더미워드선이다. 이 메모리셀어레이(MA)는 동일의 비트선에 대해 도랑용량형 셀(A)과 적층용량형 셀(B)이 교대로 접속됨과 더불어 동일의 워드선(WL) 혹은 더미워드선(DWLA, DWLB)에 대해 동일타입의 메모리셀이 접속되어 있다. 이 경우, 더미셀로서는 도랑용량형의 주메모리셀(A)과 동일 구조의 도랑용량형 더미셀(DA) 및 적층용량형의 주메모리셀(B)과 동일 구조의 적층용량형 더미셀(DB)의 2종류가 설치되어 있고, 각 비트선마다 2종류의 더미셀(DA, DB)이 독립적으로 접속되며, 이 2종류의 더미셀(DA, DB)에 각각 대응해서 별도로 더미워드선(DWLA, DWLB)이 설치되어 있다. 그리고, 메모리셀의 선택시에는 동일 타입의 주메모리셀 및 더미셀이 선택되도록 회로구성되어 있다. 즉, 임의의 비트선에 접속되어 있는 2종류의 주메모리셀중 예컨대 도랑용량형의 주메모리셀(A)이 임의의 워드선(WL)에 의해 선택되는 경우에는 이 비트선과 쌍을 이루는 비트선측의 2계통의 더미워드선(DWL)중 한쪽의 선택에 의해 도량용량형 더미셀(DA)이 선택되도록 되어 있다. 이 경우, 더미셀의 전하량을 주메모리셀의 전하량의 반값으로 하기위해 더미셀의 전극플레이트에 인가되는 전압을 주메모리셀의 전극플레이트에 인가되는 전압의 1/2로 함으로써 실현하고 있다. 상기 센스앰프(SA)는 더미셀에 축적된 전하량(주메모리셀의 반값)이 독출되는 비트선의 전위를 기준으로 하여 주메모리셀에 축적된 전하량이 독출되는 비트선의 전위를 비교해서 정보를 인지하는 것이다.

제 2 도는 제 1 도의 메모리셀어레이(MA)의 평면패턴의 일부를 개략적으로 나타낸 것으로, 동일의 비트선(BL)의 길이방향으로 도랑용량형 셀(A)과 적층용량형 셀(B)이 교대로 배치됨과 더불어 동일의 워드선(WL)에 대해 동일 타입의 메모리셀이 접속되고, 각 메모리셀이 기판상에 평면적으로 보아 행렬모양으로 근접배치되어 있다. 이 경우, 인접하는 모든 메모리셀들이 다른 타입으로 되도록 도랑용량형 셀(A), 적층용량힝 셀(B)은 종횡방향으로도 교대로 배치되는 바, 도랑용량형 셀(A)의 셀노드끼리가 필드절연막을 매개해서 인접하는 것이 없도록 배치되어 있으며, 도면중 Y-X선에 따른 단면은 제 3 도에 나타낸 바와같이 도랑용량형 셀(A)과 적층용량형 셀(B)의 각각의 전하축적영역이 대향해서 인접하도록 구성되어 있다.

제 3 도에 있어서, 참조부호 30은 P형 실리콘 반도체기판이고, A는 도랑용량형 셀이며, B는 적층용량형셀이고, WL은 전송게이트용 트랜지스터의 폴리실리콘으로 이루어진 게이트전극(워드선)이며, 31은 실리콘산화막으로 이루어진 게이트절연막이고,32는 전송게이트용 트랜지스터의 드레인(N+확산층)으로서 상기 워드선(WL)에 대해 직행하도록 배선되는 비트선(도시하지 않음)에 연결된다. 그리고 참조부호 33은 반도체기판상에 LOCOS(선택산화)법에 의해 형성되어 각 메모리셀간을 전기적으로 분리시키는 실리콘산화막으로 이루어진 소자분리영역이고, 34는 상기 게이트전극상에 형성된 실리콘산화막으로 이루어진 층간절연막이며, 35는 적층용량형 셀(B)의 전하축적영역으로서 상기 게이트전극상 및 소자분리영역상의 일부에 적층형성된 제 2폴리실리콘막(인 불순들이 주입된 N-형 폴리실리콘)으로 구성되어 적층용량형 셀(B)의 전송게이트용 트랜지스더의 소오스(36)에 접속되어 있다. 또 참조부호 37은 도랑용량형 셀(A)의 전하축적영역으로서 반도체기판내에 파여진 도랑의 측벽 및 저면부(底面音)표면의 N-형 확산층으로 구성되어 도랑용량형셀(A)의 전송게이트용 트랜지스터의 소오스(38)에 접속되어 있다. 또 참조부호 39는 상기 전하축적영역(35,37)과 쌍을 이루는 한쪽의 전극플레이트로서 박막인 제 3폴리실리콘막(인불순물이 주입된 N+형 폴리실리콘)으로 이루어져 적층용량형 실(B)의 전하축적영역(37)상 및 도랑용량형 셀(A)의 전하축적영역(35)상에 실리콘산화막으로 이루어진 캐패시터게이트절연막(40)을 매개해서 연속적으로 형성되어 있다. 반도체기판내에 파여진 도랑은 LPCVD(감압기상성장)법에 의해 형성된 실리콘산화막(41)에 의해 매립되어 평탄화되게 된다. 그리고, 상기한 바와같이 형성된 도랑용량형 셀(A)과 적층용량형 셀(B)의 위에 층간절열막(도시하지 않음)이 형성되고, 이 층간절연막에 접촉구멍이 개공된 후에 알루미늄배선이 형성됨으로써 비트선, 워드선(WL), 전극플레이트(39)에 관계된 주변회로와의 접속이 행해지게 된다.

상기한 바와같이 동일의 비트선에 다른 타입의 2종류의 메모리셀이 접속됨과 더불어 동일의 워드선 혹은 더미워드선에 대해 동일 타입의 메모리셀이 접속되어 있는 메모리셀어레이를 갖춘 제 1실시예의 DRAM에 의하면, 다른 타입의 메모리셀의 독출시에 각각의 용량의 전하축적영역층이 다르기 때문에 발생하는 방전특성, 축적전하량의 차에 영향을 받아 비트선의 전위가 달라진다고 해도 2계통의 더미워드선을 절환선택함으로써 주메모리셀과 동일 타입의 더미셀이 선택되게 되므로 정보를 정상적으로 인식할 수 있게 된다.

또, 제 2실시예에 따른 DRAM으로서, 2종류의 주메모리셀과 동일 구조의 2종류의 더미셀을 직렬접속시킨 것(이하, 복합더미셀이라 칭한다.)을 각 비트선마다 1개 접속시키도록 하고, 이 복합더미셀에 더미워드선을 접속시키도록 하며, 이 복합더미셀의 전극플레이트에 인가되는 전압을 주메모리셀의 전극플레이트에인가되는 전압과 같게 하고, 복합더미셀의 전하량을 주메모리셀의 전하량의 대략 반값으로 하도록 해도 좋다. 이 경우에는 다른 타입의 메모러셀의 독출시에 각각의 용량의 전하축적영역층이 다르기 때문에 발생하는 방전특성, 축적전하량의 차에 영향을 받아 비트선으로의 독출전위가 달라진다고 해도 주메모리셀의 전하량의 대략 반값을 갖는 복합더미셀이 선택되게 되므로 정보를 정상적으로 인식할 수 있게 된다.

제 4 도는 본 발명의 제 3실시예에 따른 DRAM의 비트선전위독출계의 일부를 나타낸 것으로, 참조부호 SA는 비트선센스앰프이고, MA는 메모리셀 어레이의 일부이며,는 비트선쌍이고, WL은 워드선이며, DWLA 및 DWLB는 더미워드선이다. 이 메모리셀어레이(MA)는 동일의 비트선쌍에 대해 도랑용량형 셀(A) 또는 적층용량형 셀(B)중 어느 한쪽이 접속됨과 더불어 동일의 워드선(WL) 혹은 더미워드선(DWLA,DWLB)에 대해 동일 타입의 메모리셀이 접속되고, 서로 인접하는 비트선마다 다른 타입의 메모리셀이 접속되어 있다(비트선마다 메모리셀타입이 교체되어 있다). 이 경우, 더미셀로서는 도랑용량형의 주메모리셀(A)과 동일 구조의 도랑용량형 더미셀(DA) 및 적층용량형의 주메모리셀(B)과 동일 구조의 적층용량형 더미셀(DB)의 2종류가 설치되어 있지만, 각 비트선에는 그것에 접속되어 있는 주메모러셀과 동일타입의 1종류의 더미셀이 접속되어 있고, 메모리셀의 선택시에는 동일 타입의 주메모리셀 및 더미셀이 선택되도록 회로구성되어 있다. 즉 임의의 워드선에 접속되어 있는 주메모리셀이 임의의 워드선에 의해 선택되는 경우에는 이 비트선과 쌍을 이루는 비트선측의 더미워드선에 의해 주메모리셀과 동일 타입의 더미셀이 선택되도록 되어 있다. 이 경우, 더미셀의 전하량을 주메모리셀의 전하량의 반값으로 하기 위해 더미셀의 전극플레이트에 안가되는 전압을 주메모리셀의 전극플레이트에 인가되는 전압의 1/2로 함으로써 실현하고있다. 상기 센스앰프(SA)는 더미셀에 축적된 전하량(주메모리셀의 반값)이 독출되는 비트선의 전위를 기준으로 하여 주메모리 셀에 축적된 전하량이 독출되는 비트선의 전위를 비교해서 정보를 인지하는 것이다.

제 5 도는 제 4 도의 메모리셀어레이(MA)의 평면패턴의 일부를 개략적으로 나타낸 것으로, 동일의 비트선(BL)의 길이방향으로 도랑용량형 셀(A) 또는 적층용량형 셀(B)중 어느 한쪽이 배치되고, 인접하는 비트선(BL)마다 다른 타입의 메모리셀이 교대로 접속됨과 더불어 동일의 워드선(WL)에 대해 동일 타입의 메모리셀이 접속되며, 각 메모리셀이 기판상에 평면적으로 보아 행렬모양으로 근접배치되어 있다. 그에 따라,도랑용량형 셀(A)의 셀노드끼리가 필드절연막을 매개해서 인접하는 것이 없도록 배치되고, 도면중 Y-X선에 따른 단면은 제 3 도 나타낸 바와같이 도랑용량형 셀(A)과 적층용량형 셀(B)의 각각의 전하축적영역이 대향해서 인접하도록 구성되어 있다.

상기한 바와같이 동일의 비트선(BL)의 길이방향으로 동일 타입의 메모리셀이 배치되고, 인접하는 비트선(BL)에는 다른 타입의 메모리셀이 접속되어 있는 메모리셀어레이를 갖춘 제 3실시예의 DRAM에 의하면, 도랑용량형 셀(A)과 적층용량형 셀(B)의 다른 층으로 이루어진 전하축적영역을 근접하도록 배치시킬 수가있고, 인접하는 메모리셀의 전하축적영역이 평면적(기판표면에 대해 수평방향)으로 근접하더라도 기판에 대해 수직방향으로 전하축적영역층간의 간격을 확보할 수 있으며, 절연막 또는 기판을 통하여 전하축적영역간을 이동하는 전하의 양을 감소시킬 수 있게 되어 상호간의 전하의 이동이 원리적으로 없어진다거나 또는 극히 적어지게 된다. 또, 동일 타입의 메모리셀만을 근접하게 배치하는 종래의 메모리셀어레이와 비교해서 1층의 재료막을 미세하게 분단시키는 경우의 최소가공상의 한계에 영향을 받지 않고 각각의 전하축적층을 형성할 수 있게 된다. 또, 서로 인접하는 도랑용량형 셀(A)과 적층용량형 셀(B)로 전극플레이트를 연속적으로 형성함으로써 구조상으로부터도 그 간격을 최소한으로 할 수 있게 되고, 실제로는 각각의 전하축적영역을 자기정합(self-align)으로 형성할 수 있게 된다.

제 10 도에 나타낸 바와같은 동일 타입의 메모리셀만으로 이루어진 종래예의 메모리셀어레이영역의 워드선방향과 비트선방향의 각 치수를 a(μm) 및 b(μm), 워드선의 수를 Nw, 비트선의 수를 Nb라 가정하면, 메모리셀어레이내의 인접하는 메모리셀의 배치를 제 5 도에 나타낸 바와같이 배치함으로써 종래예의 배치와 비교하여, 비트선 방향은

△b1=0.5×Nw/2(μm)

만큼 짧아지게 되고, 메모리셀어레이의 면적은

△S1=a×△b1(μm²)

분만큼 축소시킬 수 있게 된다.

또, 메모리셀어레이내의 인접하는 메모리셀의 배치를 제 2 도에 나타낸 바와같이 배치한 경우는, 상기의 효과에 덧붙여 비트선방향의 치수가

△b2 =0.5×Nw/2(μm)

만큼 짧아지게 되고, 메모리셀어레이의 면적은

△S2=a×(△b1+△b2)(μm²)

분만큼 축소시킬 수 있게 된다. 예컨대 4M비트 DRAM을 가정해서 개략의 단위길이당 워드선 및 단위길이당 비트선수를 각각 430개/mm, 400개/mm, 메모리셀어레이영역의 워드선 및 비트선방향의 치수를 각각 3mm 및 10mm로 하고 그 면적을 S(=3000×10000μm²)로 하면, 제 5 도의 예에서의 메모리셀어레이영역의 감소면적의 비율은

△S1/S

=(a×△b1)/ (a×b)

=(a×0.5×Nw/2)(a×b)

=(3000×0.5×4300/2)/ (3000×10000)

=0.1075

로 되어 약 11%의 감소로 되게 된다. 마찬가지로, 제 2 도의 예에서의 감소면적의 비율은

△S2/S

=[a×(△b1×△b2)]/(a×b)

=[a×(0.5×Nw/2+0.5×Nw/2)]/(a×b)

=[3000×(0.5×4300/2+0.5×4300/2)]/(3000×10000)

=0.215

로 되어 약 22%의 감소로 되게 된다.

또한, 셀주변회로로의 부담을 경감시키기 위해서라도 도랑용량형 셀(A)과 적층용량형 셀(B)의 전하축적 영역의 용량의 차는 전용량의 10% 이하로 설정하는 것이 바람직하다.

따라서, 상기한 제 3 실시예의 DRAM에 의하면, 제 2 도에 나타낸 바와같은 동일의 비트선의 길이방향으로 다른 타입의 메모리셀이 교대로 배치되어 있는 메모리셀어레이만큼은 메모리셀을 근접배치시킬 수는 없다고 하더라도 제 10 도에 나타낸 바와같은 동일 타입의 메모리셀만으로 이루어진 종래의 메모리셀어레이의 배치에서는 실현할 수 없었던 메모리셀의 근접배치를 실현하여 메모리셀어레이의 고밀도화를 실현하고, 더나아가서는 DRAM의 고집적화를 달성할 수 있게 된다. 게다가, 동일의 비트선에 1종류의 주메모리셀 및 더미셀만이 접속되어 있기 때문에, 임의의 비트선의 주메모리셀로부터의 독출에 대해서는 이 비트선과 쌍을 이루는 비트선에 접속되어 있는 더미셀을 선택함으로써 주메모리셀과 동일타입의 더미셀이 선택되게 되므로 정보를 정상적으로 인식할 수 있게 됨과 더불어 더미셀의 선택회로가 간단해지게 된다.

또, 상기의 실시예에서는 도랑용량형 셀과 적층용량형 셀을 예로들어 설명했지만, 전하축적영역이 형성되는 영역이 다른 복수의 타입의 셀을 조합시키는 것에 의해서도 본 발명의 효과를 달성할 수 있게 된다.

[발명의 효과]

상술한 바와같이 본 발명에 의하면, 다른 타입의 메모리셀이 접속되어 있는 메모리셀어레이의 메모리셀로부터 정보를 독출하는 경우에 더미셀측의 비트선전위가 적절히 설정되어 정보를 정상적으로 인식하는 것이 가능하게 되는 다이나믹형 반도체메모리를 실현할 수 있게 된다.

또 본 발명에 의하면, 동일 타입의 셀만으로 이루어진 종래의 메모리셀어레이보다는 메모리셀을 근접배치시킬 수 있고, 게다가 더미셀의 신택회로가 간단하게 되는 다이나믹형 반도체메모리를 실현할 수 있게 된다.

Claims (9)

1. 동일의 비트선(BL)에 다른 타입의 2종류의 메모리셀(A,B)이 접속됨과 더불어 동일의 워드선(WL)혹은 더미워드선(DWLA,DWLB)에 대해 동일 타입의 메모리셀이 접속되고, 상기 다른 타입의 2종류의 주메모리셀과 동일 구조의 2종류의 더미셀(DA,DB)이 설치되며, 각 비트선마다 2종류의 더미셀(DA,DB)이 독립적으로 접속되고, 이 2종류의 더미셀(DA,DB)에 각각 대응해서 별도로 더미워드선(DWLA,DWLB)이 설치되어 있는 메모리셀어레이(MA)를 갖추고서, 메모리셀의 선택시에는 동일 타입의 주메모리셀 및 더미셀이 선택되도록 된 것을 특징으로 하는 다이나믹형 반도체메모리.
2. 제 1 항에 있어서, 상기 메모리셀어레이는 다른 타입의 주메모리셀의 각각의 전하축적량의 차가 전용량의 10% 이내인 것을 특징으로 하는 다이나믹형 반도체메모리.
3. 제 1 항 또는 제 2 항중 어느 한 항에 있어서, 상기 다른 다입의 메모리셀은 도랑용량형 셀과 적층용량형 셀인 것을 특징으로 하는 다이나믹형 반도체메모리.
4. 동일의 비트선에 다른 타입의 2종류의 메모리셀이 접속됨과 더불어 동일의 워드선 혹은 더미워드선에 대해 동일 타입의 메모리셀이 접속되고, 상기 다른 타입의 2종류의 주메모리셀과 동일 구조의 2종류의 더미셀이 설치되며, 이 2종류의 더미셀을 직렬접속시킨 복합더미셀이 각 비트선마다 1개 접속되고, 이 복합더미셀에 더미워드선이 접속되며, 이 복합더미셀의 전극플레이트에 주메모리셀의 전극플레이트에 인가되는 전압과 동일한 전압이 인가되는 메모리셀어레이를 갖추고서, 메모리셀의 선택시에는 주메모리셀 및 복합더미셀이 선택되도록 된 것을 특징으로 하는 다이나믹형 반도체메모리.
5. 제 4 항에 있어서, 상기 메모리셀어레이는 다른 타입의 주메모리셀의 각각의 전하축적량의 차가 전용량의 10% 이내인 것을 특징으로 하는 다이나믹형 반도체메모리.
6. 제 4 항 또는 제 5 항중 어느 한 항에 있어서, 상기 다른 타입의 메모리셀은 도랑용량형 셀과 적층용량형 셀인 것을 특징으로 하는 다이나믹형 반도체메모리.
7. 동일의 비트선(BL)에 동일 타입의 메모리셀(A)이 접속됨과 더불어 동일의 워드선(WL) 혹은 더미워드선(DWLA,DWLB)에 대해 동일 타입의 메모리셀이 접속되고, 인접하는 비트선에는 다른 타입의 메모리셀(B)이 접속되며, 각 비트선에는 그것에 접속되어 있는 주메모리셀과 동일 타입의 1종류의 더미셀(DA,DB)이 접속되어 있는 메모리셀어레이(MA)를 갖추고서, 메모리셀의 선택시에는 동일 타입의 주메모리셀 및 더미셀이 선택되도록 된 것을 특징으로 하는 다이나믹형 반도체메모리.
8. 제 7 항에 있어서, 상기 메모리셀어레이는 다른 타입의 주메모리셀의 각각의 전하축적량의 차가 전용량의 10% 이내인 것을 특징으로 하는 다이나믹형 반도체메모리.
9. 제 7 항 또는 제 8 항중 어느 한 항에 있어서, 상기 다른 타입의 메모리셀은 도랑용량형 셀과 적층용량형 셀인 것을 특징으로 하는 다이나믹형 반도체메모리.