KR940010490B1

KR940010490B1 - 얼라인먼트 마크를 가지는 반도체 장치의 제조방법

Info

Publication number: KR940010490B1
Application number: KR1019910011038A
Authority: KR
Inventors: 다까히꼬 오까베; 겐조오 몬마; 히로시 유즈리하라
Original assignee: 캐논 가부시끼가이샤; 야마지 게이조오
Priority date: 1990-06-29
Filing date: 1991-06-29
Publication date: 1994-10-24
Anticipated expiration: 2011-06-29
Also published as: EP0465152A3; DE69118031T2; MY109605A; CN1061872A; CN1024730C; US5482893A; DE69118031D1; EP0465152A2; KR920001622A; ATE135848T1; US5663099A; EP0465152B1

Abstract

내용 없음.

Description

얼라인먼트 마크를 가지는 반도체 장치의 제조방법

제 1 도는 종래의 얼라인먼트 마크 형성법을 설명하기 위한 모식도.

제 2 도는 종래의 얼라인먼트 마크 형성법을 설명하기 위한 모식도.

제 3 도는 본 발명의 실시예 1에 의한 얼라인먼트 마크 형성방법을 설명하기 위한 모식도.

제 4 도는 실시예 1에 의한 반도체 장치의 제조방법을 설명하기 위한 모식도.

제 5 도는 본 발명의 실시예 2에 의한 얼라인먼트 마크 형성방법을 설명하기 위한 모식도.

제 6 도는 본 발명의 실시예 3에 의한 얼라인먼트 마크 형성방법을 설명하기 위한 모식도.

제 7 도는 실시예 3에 의한 반도체 장치의 제조방법을 설명하기 위한 모식도.

제 8 도는 본 발명의 실시예 4에 의한 얼라인먼트 마크의 형성방법을 설명하기 위한 모식도.

제 9 도는 실시예 4에 의한 반도체 장치의 제조방법을 설명하기 위한 모식도.

제 10 도는 본 발명의 실시예 5에 의한 반도체장치의 얼라인먼트 마크의 형성방법을 설명하기 위한 모식도.

제 11 도는 실시예 5에 의한 반도체 장치의 제조방법을 설명하기 위한 모식도.

제 12 도는 내지 제 15 도는 본 발명에 의한 반도체장치의 제조방법을 적용하기에 바람직한 제조장치의 1예를 도시한 도면.

제 16 도는 본 발명에 의한 반도체장치의 제조방법에 의한 배선층 형성의 상태를 설명하기 위한 모식적 단면도.

[기술분야]

본 발명은 각종 전자기기에 탑재되는 메모리, 광전변환장치, 신호처리장치 등의 반도체 장치의 제조방법, 특히 얼라인먼트 마크의 구조에 특징을 가진 반도체장치의 제조방법에 관한 것이다.

[배경기술]

종래의 반도체 장치에서는 배선층을 패터닝하여 형성할 때에, 소정위치에 미리 설치해둔 凹부를 마크로 한 자동마스크맞춤(오토얼라인먼트)을 행하여 패터닝의 정밀도를 향상시키도록 하고 있다. 예컨대, CMOS 트랜지스터를 가진 종래의 반도체 장치에 있어서는, 기판(1)의 주면의 소정위치의 산화막(2,4)에 선택에칭에 의하여 산화막의 일부를 제거하여 Si 표면을 노출시킨 후, 이 부분, 즉 주마크부(6)를 포함한 기판주면의 전체에 금속막(9)을 피복하여, 이 금속막의 상부에 그 주마크부(6)의 형상에 대응한 凹(10)를 형성하도록 하고 있었다(제 1 도).

이와같이 형성된 凹부에 대하여 레이정광을 조사하여, 그 반사신호를 검출하여 얻어진 검출데이타을 이용하거나, 또는 TV-AA(Television auto-alignment)등의 화상처리법에 의한 처리데이타을 이용한 자동마스크 맞춤에 의하여, 상기의 금속막에 대하여 패터닝을 사용하여 바라는 패턴의 배선층을 형성하고 있었다.

그러나, 이러한 종래의 반도체 장치에 있어서는, 상기의 금속막을 예컨대 텅스텐(W)의 CVD법 등의 금속막 선택퇴적 기술에 의하여 성막하는 경우, 배선층으로서 필요한 막두께를 얻으려고 하면, 당해기술의 특징인 선택성장성에 의하여 자동마스크 맞춤용의 어라인먼트 마크의 주마크부 및 그 주위에 퇴적된 금속막전면이 평탄화하여, 상기의 주마크부에 대응한 凹부가 형성되지 않으므로, 자동마스크 맞춤에 필수인 주마크의 위치확인이 곤란하게 되어, 마스크 맞춤의 정밀도가 현저히 저하하는 결점이 있었다.

제 2 도는 상기한 W의 CVD법을 이용한 선택퇴적법에 의하여 배선을 형성한 경우를 도시한 것이다.

주마크부(6) 위에는 W로 된 금속막이 절연막(4)과 동일면에 매입되어 있으므로, 다음 공정에 있어서의 얼라인먼트 마크가 될 부분(10)이 평탄화되어 버린다.

[본 발명의 개요]

본 발명은 상기의 기술적 과제를 해결하기 위하여, 마스크 맞춤용의 주마크의 위치확인이 용이하고, 또한 고밀도 배선가능한 반도체 장치, 그 제조방법 및 얼라인먼트법을 제공하는 것을 목적으로 하는 것이다.

본 발명의 다른 목적은 도전성의 하지(下地)표면상에 절연막을 통하여 도전성 박막이 형성된 반도체장치의 제조방법에 있어서, 상기 절연막에 상기 하지표면이 노출하는 개공을 적어도 2개 형성하는 공정과, 상기 개공에 도전재료를 선택적으로 퇴적시켜 상기 개공중 적어도 1개에 단차부를 형성하는 공정과, 적어도 상기 절연막상에 상기 도전성 박막을 형성하는 공정을 포함하며, 상기 단차부를 이용하여 얼라인먼트를 행하는 것을 특징으로 하는 반도체 장치의 제조방법이다.

본 발명에 있어서는 신규의 CVD법에 의한 선택금속퇴적기술을 사용하고 있으므로, 마스크 맞춤용의 마크로서의 단차부의 형상에 대응한 부분을 도전체 박막의 위에 충실히 형성할 수 있다.

또한, 본 발명의 다른 목적은 도전성의 하지표면상에 절연막을 통하여 도전성 박막이 형성된 반도체장치의 제조방법에 있어서, 상기 절연막에 상기 하지표면이 노출하는 개공을 형성하는 공정과, 상기 절연막에 상기 하지표면이 노출하지 않는 단차부를 형성하는 공정과, 상기 개공내에 도전재료를 선택적으로 퇴적시키는 공정과, 적어도 상기 절연막상에 상기 도전성 박막을 형성하는 공정을 포함하며, 상기 단차부를 이용하여 얼라인먼트를 행하는 것을 특징으로 하는 반도체 장치의 제조방법이다.

본 발명에 있어서는 신규의 CVD법에 의한 선택금속퇴적기술을 사용하고 있으므로, 도전성의 하지표면이 노출된 개공에만 선택적으로 도전재료를 퇴적시켜 도전체를 형성할 수 있다. 이 도전체의 상 및 하지 표면상의 절연막에 형성된 단차부의 위에 비선택 퇴적법을 사용하여 도전체층을 형성함으로써 얻어진 도전체층에 단차부의 형상에 대응한 부분을 형성할 수 있다. 이 부분은 마스크맞춤용의 마크로서 사용함으로써 도전체층에 대한 패터닝시에 오토얼라인먼트를 이용하여 바라는 배선패턴을 충실히 형성하는 것이 가능해진다.

[바람직한 실시예의 설명]

본 발명은 반도체장치의 제조방법 및 얼라인먼트법을 포함하는 것이다. 예컨대, 본 발명은 도전성의 하지 표면상에 절연막을 통하여 도전성 박막이 형성된 반도체 장치의 얼라인먼트법에 있어서, 상기 절연막에 상기 하지표면이 노출되는 개공을 적어도 2개 형성하는 공정과, 상기 개공에 도전재료를 선택적으로 퇴적시켜 상기 2개의 개공에 매입하고 상기 개공중 적어도 하나에 단차부를 형성하는 공정과, 적어도 상기 절연막상에 상기 도전성 박막을 형성하는 공정을 포함하고, 상기 단차부를 이용하여 얼라인먼트를 행하여, 상기 도전성 박막을 패터닝하는 것을 특징으로 하는 반도체장치의 얼라인먼트법을 포함한다.

또, 본 발명은 도전성의 하지표면상에 절연막을 통하여 설치된 배선층을 가진 반도체 장치의 제조방법에 있어서, 상기 절연막에 상기 하지표면이 노출되는 개공을 적어도 2개 형성하는 공정과, 상기 개공에 도전재료를 선택적으로 퇴적시켜서 상기 개공중 적어도 하나에 얼라인먼트 마크가 되는 단차부를 형성하는 공정과, 상기 단차부를 얼라인먼트 마크로서 이용하여 마스크맞춤을 행하고, 상기 도전성 박막을 패터닝하여 상기 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 포함한다.

또한, 본 발명은 도전성의 하지 표면상에 절연막을 통하여 도전성 박막이 형성된 반도체 장치의 얼라인먼트법에 있어서, 상기 절연막에 상기 하지표면이 노출하는 개공을 형성하는 공정과, 상기 절연막에 상기 하지표면이 노출하지 않는 단차부를 형성하는공정을 포함하며, 상기 개공내에 도전재료를 선택적으로 퇴적시키는 공정과, 적어도 상기 절연막상에 상기 도전성 박막을 형성하는 공정을 포함하며, 상기 단차부를 이용하여 얼라인먼트를 행하는 것을 특징으로 하는 얼라인먼트법을 포함하는 것이다.

또, 본 발명은 도전성의 하지표면상에 절연막을 통하여 설치된 배선층을 가진 반도체 장치의 제조방법에 있어서, 상기 절연막에 상기 하지표면이 노출되는 개공을 형성하는 공정과, 절연막에 상기 하지표면이 노출하지 않는 단차부를 형성하는 공정을 포함하며, 상기 개공내에 도전재료를 선택적으로 퇴적시키는 공정과, 적어도 상기 절연막상에 상기 배선층을 형성하기 위한 도전성 박막을 형성하는 공정과, 상기 단차부를 얼라인먼트 마크로서 사용하여 마스크맞춤을 하여 상기 도전성 박막을 패터닝하여 상기 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법을 포함하는 것이다.

본 발명을 실시함에 있어서는, 얼라인먼트 마크가 되는 단차부의 형상이나 평면적 형상은 특히 한정되는 일이 없고, 얼라인먼트를 행할때에 마크검출 신호를 얻기에 충분한 단차를 가지는 것이면 된다. 그 단차는 바람직하기는 400Å이상, 최적하기로는 500Å 이상이다.

또, 배선을 위한 콘택트호울에 금속을 매입하는 방법으로서는 알킬알루미늄 하이드라이드와 수소가스를 사용한 A1을 주성분으로 하는 금속막의 선택퇴적법이 바람직하게 적용된다.

[실시예 1]

이하에 도면을 참조하여 본 발명을 상세히 설명한다.

제 3 도는 본 발명의 바람직한 실시예로서의 반도체장치를 도시한 것이다. 제 3도에 있어서 부재번호 1은 MOS 트랜지스터, 바이폴라트랜지스터 등의 기능소자를 포함한 실리콘 등으로 된 반도체 기판이다. 이 반도체기판(1)의 주면상에는 열산화막(2) 및 층간절연막(4)이 차례로 성막되고, 이들 산화막(2) 및 절연막(4)의 소정위치에는 개공으로서의 콘택트호울(5) 및 단차부로서의 얼라인먼트용의 주마크부(6)가 각각 형성되어 있다. 이 실시태양에서는 콘택트호울(5)과 주마크부(6)는 동일 평면적을 가지는 것이다. 콘택트호울(5)의 바닥면에는 그 바닥면으로부터 반도체기판(1)의 내부에 걸쳐 확산층(3)이 설치되어 있다.

상기 콘택트호울(5) 및 주마크부(6)의 각각의 내부에는 후술하는 특별한 CVD법에 의하여 A1등의 도전재료가 선택적으로 퇴적되어 충간 절연막(4)의 상면보다도 낮은 도전체로서의 배선출(7) 및 금속막(8)이 형성되어 있다. 또한, 이들의 배선층(7) 및 금속막(8)의 위, 및 층간절연막(4)의 위에는, 비선택 퇴적법에 의하여 도전체층으로서의 배선층(9)이 형성되어 있다.

이러한 배선구조의 반도체장치에 있어서는, 주마크부(6)의 윗쪽의 배선층(9)에 단차부로서의 주마크부(6)의 형상에 대응한 단차로서의 凹(10) 가 형성된다. 이 凹부(10)는 배선층(9)에 대하여 패터닝을 할 때의 자동마스크 맞춤용의 마크로서 사용되는 것이다. 이 반도체장치에 있어서는 상기한 주마크부(6)의 위치에 정확히 凹부(10)를 형성할 수 있으므로, 이 凹부(10)를 마크로서 패터닝함으로써 설계대로의 배선을 형성하는 것이 가능하다. 따라서, 패터닝에 어긋남이 생기는 일이 없으므로, 고밀도 배선도 가능하다.

전극인출 및 배선에 사용되는 금속으로서는, Al, Al-Si, Al-Cu, Al-Si-Ti, Al-Si-Cu등의 Al을 주성분으로 하는 합금, Cu, Mo, W 또는 그들의 합금을 사용할 수 있다. 특히, 전극인출을 위하여 콘택트호울내를 메우는 경우에는, 후술하는 Al-CVD법을 사용하는 것이 좋다. 절연막으로서는 CVD법이나 스패터링법에 의한 산화실리콘막, 질화실리콘막, PSG(인실리케이트유리)막, BPSG(보론인실리케이트유리)막등의 무기재료나 폴리이미드막 등의 유기재료가 알맞게 사용된다. 절연막상에 배선층을 형상하려면, CVD법, 스패터링법 등에 의하여 절연막의 전면에 금속층을 형성한 후, 포토리소그래피에 의하여 소정의 배선형상에 패터닝하여도 좋고, 또는 미리 절연막 표면의 소정부분을 프라즈마에 쐬서 개질하고 개질된 표면부분에만 금속을 선택적으로 퇴적시켜도 좋다.

얼라인먼트용의 단차부(10)로서는 적어도 400Å정도 이상의 단차가 있는 것이 좋다. 더욱 좋기는 500Å이상이다.

제 4 도를 참조하여 제 3 도에 도시한 반도체장치의 제조방법을 설명한다.

먼저, MOS 트랜지스터 또는 바이폴라 트랜지스터 등의 기능소자가 형성되어 있는 실리콘으로 된 도전성 하지로서의 반도체기판(1)의 표면에 CVD법에 의하여 산화실리콘으로 된 열산화막(2)을 형성한다(제 4a 도 참조).

다음에, 이 열산화막(2)상에 패터닝된 레지스트를 이용하여 열산화막(2)의 소정부분에 이온주입한 후, 열처리하여 확층(3)을 형성한다.(제 4b 도 참조).

이어서, 열산화막(2)에 위에 CVD법에 의하여 질화실리콘으로 된 층간절연막(4)을 퇴적하고, 열처리를 한 후, 얻어진 층간절연막(4)에 콘택트 패터닝을 한 다음, 전극인출용의 개공으로서의 콘택트호울(5) 및 그 콘택트호울(5)과 동일 평면적인 단차부로서의 주마크부(6)를 반도체기판(1)의 표면까지 에칭하여 형성한다.(제 4c 도 참조).

다음에, 얻어진 콘택트호울(5) 및 주마크부(6)에 선택퇴적법에 의하여Al-Si를 퇴적시켜, 콘택트호울(5)에 도전체로서의 제 1 의 배선층(7)을, 주마크부(6)에 도전체로서의 금속막(8)을 형성한다.

이 실시예에 있어서는 금속막(8)의 성막을 층간절연막(4)의 윗면보다 낮은 레벨로 정지하고, 금속막(8)을 그 금속막(8)의 주위의 층간절연막(4)에 대하여 凹형상으로 하여, 단차부를 형성한다. 또, 이 실시예에서는 콘택트호울(5)과 주마크부(6)를 동일 평면적으로 하였으므로, 제 1 의 배선층(7)과 금속막(8)은 기판(1)의 표면으로부터의 높이가 동일레벨이 된다.(제 4d 도 참조).

다음에, 이 제 4d 도에 도시한 상태의 반도체기판(1)의 표면전체에 RF플라즈마처리를 하여 표면을 개질한 후, 전면에 CVD법에 의하여 비선택적으로 Al-Si를 퇴적시켜서 도전체층으로서의 제2의 배선층(9)을 형성한다. 이 결과, 주마크부(6)의 凹형상은 제 2 의 배선층(9)의 윗면에 반영하여 단차로서의 凹부(10)가 형성된다(제 3 도 참조).

이어서, 凹부(10)에 레이저광을 조사하고, 그 반사신호를 검출하여 자동마스크 맞춤을 행하여, 배선층 패터닝을 하였던 바, 바라는 배선패턴을 정확히 반도체기판(1)의 위에 형성할 수 있어서 반도체장치의 능률이 향상되었다.

그리고, 상기의 실시예에 있어서, 층간절연막(4)의 위에 제 2 배선층(9)을 형성하기 전에, 층간절연막(4)의 표면에 생긴 불균일한 표면을 SOG(spin on glass)법에 의하여 평탄화하여도 좋다. 즉, 스핀코더를 사용하여 실란올화합물의 유기용제(알콜, 케톤 등) 용액을 회전수 3,000∼6,000rpm으로 15∼30초간 도포하고, 회전도포시에 이소프로필알콜의 백 링스를 행하여, 도포후에 핫플레이트를 사용하여 반도체기판을 80∼200℃로 1∼3분간 가열하여 저온베이킹을 행한다. 이러한 처리를 함으로써 층간절연막의 표면의 불균일성은 거의 없어지고, 평탄한 표면이 얻어지므로, 제 2 배선층에 있어서 불균일성에 의한 저항의 증대나 단차 절단도 생기는 일이 없다.

[실시예 2]

제 5 도는 본 발명의 다른 적합한 실시예를 도시한 모식적 단면도이다. 제 5 도에 도시한 반도체장치에 있어서는 제 3 도에 도시한 반도체장치의 구성과 달라서, 단차부로서의 주마크부(6)상의 금속막(11)을 전극인출용의 배선층(12)과 함께, 층간절연막(4)의 윗면보다 높게 퇴적시킨 구성으로 하고 있다. 따라서, 이 예에서는 주마크부(6)의 윗쪽의 금속막(11)의 윗면에 주마크부(6)의 형상에 대응한 凸부(13)가 형성되어 있다. 이 凸부(13)는 상기하는 凹부(10)와 똑같이 배선층 패터닝에 있어서의 자동마스크 맞춤의 기준의 마크로서 사용할 수 있다.

[실시예 3]

제 6 도는 본 발명의 다른 적합한 실시예를 도시한 모식적 단면도이다. 제 6 도에 도시한 반도체장치에 있어서는 제 3 도 및 제 5 도에 각각 도시한 반도체장치와는 달라서, 단차부로서의 주마크부(14)의 평면적을 개공으로서의 콘택트호울(5)의 평면적보다도 충실히 크게 형성한 구성으로 하고 있다. 이것은 후술하는 CVD법에 의한 선택금속퇴적기술의 특징인 성장률의 크기 의존성을 이용한 것이다. 즉, 선택퇴적기술을 사용하여 크기가 다른 대소의 구멍내에 금속을 퇴적시키는 경우에는 크기가 작은 구멍에의 금속성장률은 큰구멍에의 성장비율에 비하여 상대적으로 빨라지는 현상을 이용하는 것이다. 따라서, 본 예에서는 주마크부(14)에의 금속성장비율을 콘택트호울(5)에의 성장비율에 비하여 늦어진다.

여기서, 제 7 도를 참조하여 제 6 도에 드시한 반도체 장치의 제조방법을 개략 설명한다.

먼저, 반도체기판(1)의 주면상에 열산화막(2)을 형성한 후, 레지스트 패터닝에 의하여 이온주입, 열처리를 행하여 확산층(3)을 형성한다. 이 공정은 제 1 도에 도시한 반도체 장치의 공정(제 4a 도 참조)과 똑같다(제 7a 도 참조). 다음에, 열산화막(2)의 위에 층간절연막(4)를 퇴적하여 열처리한 후, 콘택트패터닝 및 에칭에 의하여 개공으로서의 콘택트호울(5) 및 단차부로서의 주마크부(14)를 주마크부(14)가 콘택트호울(5)보다도 평면적에 있어서 크게 되도록 형성한다.(제 7b 도 참조).

이어서, 콘택트호울(5) 및 주마크부(14)에 선택퇴적법에 의하여 Al-Si를 퇴적시킨다. 이 퇴적공정을 층간절연막(4)의 윗면과 콘택트호울(5)에 형성되는 전극인출용의 도전체로서의 배선층(15)이 윗면이 평탄화한 시점에서 정지시킨다. 이 시점에서는 상기의 선택퇴적법에 있어서의 크기 의존성에 의하여, 주마크부(14)내에 퇴적한 금속막(16)이 층간절연막(4)의 윗면까지 달하고 있지 않고, 금속막(16)은 그 절연막(4)에 대하여 凹형상이 된다(제 7c 도 참조).

이에 의하여 전극인출측의 콘택트부에서는 배선층(15)의 윗면과 층간절연막(4)의 윗면과의 평탄화를 꾀할 수 있는 한편, 단차부로서의 주마크부(14)의 凹형상을 배선층 패터닝에 있어서의 마스크맞춤의 기준마크에 이용할 수 있다.

다음에, 이 제 7c 도에 도시한 상태의 반도체기판(1)의 표면전체에 RF플라즈마처리를 하여 표면을 개질(改質)한 후, 전면에 CVD법에 의하여 비선택적으로 Al-Si를 퇴적시켜서 2층째의 배선층(9)을 형성한다. 이 결과, 주마크부(14)의 凹형상은 배선층(9)의 윗면에 반영되어 단차로서의 凹부(17)가 형성된다(제 6 도 참조).

이렇게 하여 형성된 반도체장치에서는 凹부(17)가 레이저광을 조사하여, 그 반사신호를 검출하여 자동마스크 맞춤을 행하고, 배선층의 패터닝을 하였던 바, 제 3 도에 도시한 凹부(10)와 똑같이 바라는 배선패턴을 정확히 반도체기판(1)위에 형성할 수 있었다.

이상 설명한 바와같이, 본 발명에 의하면, 신고의 CVD법에 의한 선택금속 퇴적기술을 사용하고 있으므로, 마스크 맞춤용의 마크로서 단차부의 형상에 대응한 부분을 도전성 박막의 윗면에 충실히 형성할 수 있으므로, 배선층의 패터닝에 있어서 오토 얼라인먼트를 이용하여 기판표면에 레지스트 패턴을 충실히 형성할 수 있다.

[실시예 4]

이하에 도면을 참조하여 본 발명을 상세히 설명한다.

제 8 도는 본 발명의 바람직한 실시태양예로서의 반도체장치를 도시한 것이다. 제 8 도에 있어서, 부재번호 1은 MOS 트랜지스터, 바이폴라 트랜지스터 등의 기능소자가 형성된 실리콘 등으로 된 도전성의 하지(下地)로서의 반도체 기판이다. 이 반도체기판(1)의 주면상의 소정의 영역에는, 막두께가 두꺼운 필드산화막(22)과 막 두께가 얇은 게이트산화막(2)이 형성되어 있다. 이 게이트산화막(2)의 소정영역의 아래쪽에 반도체기판(1)에는 확산층(3)이 설치되어 있다. 또, 필드산화막(22) 및 게이트산화막(2)위에는 층간절연막(4)이 소정의 막두께로 형성되어 있다. 상기한 확산층(3)의 윗쪽에는 게이트산화막(2) 및 층간절연막(4)을 에칭등을 하여 확산층(3)의 상부를 노출시키도록 형성된 개공으로서의 콘택트호울(5)이 설치되어 있다. 또한, 층간절연막(4) 및 그 아래쪽의 필드산화막(22)의 소정영역에는 층간절연막(4)의 윗면에서부터 필드산화막(22)의 내부까지 에칭하여 형성된 단차부로서의 주마크부(6)가 설치되어 있다.

상기의 콘택트호울(8)의 내부에는 층간절연막(4)의 윗면과 동일면이 되도록, 후술하는 특별한 CVD법에 의하여 A1등의 도전재료가 선택적으로 퇴적된 전극인출용의 도전체로서의 제1 배선층(7)이 형성되어있다. 이 제 1 배선층(7)과 층간 절연막(4)의 위 및 주마크부(9)의 내부에는 비선택 퇴적법에 의하여 도전재료가 퇴적된 도전체층으로서의 제 2 배선층(11)이 형성되어 있다.

이러한 배선구조의 반도체장치에 있어서는 주마크부(9)의 윗쪽의 제 2 배선층(11)에 층간절연막(4)과 주마크부(9)에 의한 凹형상에 대응한 단차로서의 凹(10) 가 형성된다.

이 凹부(10)는 제 2 배선층(11)에 대하여 패터닝을 할 때의 자동마스크 맞춤용의 마크로서 사용되는 것이다. 이 반도체장치에 있어서는 상기한 주마크부(9)의 위치에 정확히 凹부(10)를 형성할 수 있으므로, 이 凹부(10)를 마크로서 설계대로의 패터닝을 하여 배선을 형성하는 것이 가능하다. 따라서, 패터닝에 어긋남이 생기는 일이 없으므로, 고밀도 배선도 가능하다.

전극인출 및 배선에 사용되는 금속으로서는, Al, Al-Si, Al-Cu, Al-Si-Ti, Al-Si-Cu등의 Al을 주성분으로 하는 합금, Cu, Mo, W 또는 그들의 합금을 사용할 수 있다. 특히, 전극인출을 위하여 콘택트호울내를 메우는 경우에는, 후술하는 Al-CVD법을 사용하는 것이 좋다. 절연막으로서는 CVD법이나 스패터링법에 의한 산화실리콘막, 질화실리콘막, PSG(인실리케이트유리)막, BPSG(보론인실리케이트 유리)막등의 무기재료나 폴리이미드막 등의 유기재료가 알맞게 사용된다. 절연막상에 배선층을 형성하려면, CVD법, 스패터링법 등에 의하여 절연막의 전면에 금속층을 형성한 후, 포토리소그래피에 의하여 소정의 배선형상으로 패터닝하여도 좋고, 혹은 미리 절연막 표면의 소정부분을 프라즈마에 쐬서 개질하고, 개질된 표면부분에만 금속을 선택적으로 퇴적시켜도 좋다.

얼라이먼트마크용의 단차부(10)로서는 적어도 400Å정도 이상의 단차가 있는 것이 좋다. 더욱 바람직하기는 500Å이상이다.

제 9 도를 참조하여 제 8 도에 도시한 반도체장치의 제조방법을 설명한다.

우선, MOS 트랜지스터 또는 바이폴라 트랜지스터 등의 기능소자가 형성되어 있는 실리콘으로 이루어지는 반도체기판(1)의 표면에 CVD법에 의해 산화실리콘으로 이루어지는 열산화막(1')을 형성하고, 이열산화막(1')상의 소정영역에 CVD법에 의해 실리콘질화막 등의 내산화성이 강한 막(1")을 적층하였다(제 9a 도 참조).

다음에 상기 열산화막(1') 및 내산화성막(1")에 대하여 선택산화를 시행하여 필드산화막(22)의 영역을 형성하였다. 또, 내산화성막(1") 및 그 하측의 열산화막(1')을 제거하고, 다시 산화하여 게이트산화막이 되는 층(2)을 형성하였다. 또한 이 게이트 산화막(2)의 소정영역에 폴리실리콘막(도시않음)을 적층한 후, 레지스터패터닝을 통하여 이온주입하고 열처리하여 확산층(3)을 형성한다(제 9b 도 참조). 이어서 반도체기판(1)의 표면층 전체에 CVD법에 의해 층간절연막(4)을 형성하였다(제 9c 도 참조).

이 층간 절연막(4)은 상기한 폴리실리콘막과 후기하는 Al-CVD막과의 전기적인 분리를 위하여 설치된 것이다.

이어서, 층간절연막(4)에 콘택트패터닝을 시공하여 확산층(3)이 노출되도록 전극 꺼내기용의 개공(開孔)으로서의 콘택트홀(8)을 개구하고, 동시에 필드산화막(22) 내부에 이르는 단차부로서의 주마크부(9)를 형성한다(제 9d 도 참조).

다음에, 상기한 선택퇴적법에 의해 콘택트홀(8)내에 Al-Si을 선택적으로 퇴적하여 도전체로서의 제 1 배선층(7)을 그 상면이 층간절연막(4) 장면과 같은 면이 되도록 형성한다(제 9e 도 참조).

이어서, 반도체기판(1)의 표면층전체, 즉 제 1 배선층(7)과 층간절연막(4)의 위와 주마크부(9)내부에 RF플라즈마처리를 행한 후, 스패터링 등에 의해 비선택적으로 Al-Si를 퇴적하고, 패터닝하여 도전체층으로서의 제 2의 배선층(11)을 형성하였다(제 8 도 참조).

이 결과, 단자부로서의 주마크부(9)의 오목형상의 제 2 의 배선층(11)상면에 반영되어 단차로서의 오목부(10)가 형성되었다. 이 오목부(10)에 레이저광을 조사하고 그 반사신호를 검출하여 자동마스크 맞춤을 행하고, 제 2 배선층(11)에 배선층 패터닝을 시공하였던 바, 소망하는 배선패턴을 정확히 반도체기판(1)상에 형성할 수 있었다.

또, 상기의 실시양태예에 있어서, 층간절연막(4)상에 제2 배선층(11)을 형성하기 전에 층간절연막(4) 표면에 생긴 불균일한 표면을 SOG법에 의해 평탄화하여도 좋다. 즉, 스핀코더를 사용하여 시라놀화합물의 유기용제(알콜, 케톤 등) 용액을 회전수 3,000∼6,000rpm으로 15∼30초간 도포하여, 회전도포시에 이소프로필알콜의 백링스를 행하고, 도포후에 핫플레이트를 이용하여 반도체 기판을 80∼200℃로 1∼3분간 가열하여 저온 베이킹을 행한다. 이러한 처리를 시공함으로써 층간절연막 표면의 불균일성을 거의 없어지고 평탄한 표면이 얻어지기 때문에 제 2 배선층에 있어서 불균일성에 의한 저항의 증대나 단차절단도 생기지 않는다.

[실시예 5]

제 10 도는 본 발명의 다른 적합한 실시예를 나타내는 모시적 단면도이다. 제 10 도에 도시한 반도체 장치에 있어서 부재번호 12는 가령 바이폴라 소장등의 기능소자가 형성된 실리콘 등으로 이루어지는 반도체 기판이다. 이 반도체기판(12)의 주면상에는 산화막(13)이 형성되고, 이 산화막(13)의 소정영역 하측의 반도체기판(12)에는 확산층(14)이 형성되어 있다. 이 확산층(14) 상방에는 산화막(13)을 에칭하여 확산층(14) 상부를 노출시키도록 형성된 개공으로서의 콘택트홀(15)이 설치되어 있다. 이 콘택트홀(15)은 확산층(14) 상면을 저면으로 하는 평면적이 작은 하방부(15a)와, 그 하방부(15a)의 상연부를 저면에 포함하는, 면적이 큰 상방부(15b)로 구성되어 있다. 또, 산화막(13)의 소정영역에는 그 산화막(13) 상면에서 내부까지 에칭하여 형성된 단차부로서의 주마크부(16)가 설치되어 있다.

상기 콘택트홀(15)의 하방부(15a) 내부에는 하방부(15a) 상연부까지 상기 선택퇴적법에 의해 Al등의 도전재료를 선택적으로 퇴적시켜서 형성된 전극꺼내기용의 제1 배선층(17)이 설치되어 있다. 이 제 1 배선층(17)과 산화막(13)위와 주마크부(16)내부에는 비선택퇴적법에 의해 도전재료를 퇴적시켜서 형성된 도전체층으로서의 제 2 배선층(18)이 설치되어 있다. 이 제 2 배선층(18) 위에는 콘택트홀(15) 상방에 오목부분(19)이, 주마크부(16) 상방에 오목부분(20)가 각각 형성되어 있다. 따라서, 이 예에 있어서의 주마크부(16)의 형상에 대응한 단차로서의 오목부(20)는 배선층 패터닝에 있어서의 자동마스크 맞춤의 기준의 마크로서 사용할 수 있다.

여기서 제 11 도를 참조하여 제 10 도에 도시한 반도체 장치의 제조방법을 개략 설명한다.

우선, 반도체 기판(12) 주면상에 소정의 막두께로 열산화막(13)을 형성한 후, 이 산화막(13)의 소정영역에 레지스트 패터닝을 시공하여, 이온주입, 열처리를 행하고 확산층(14)을 형성한다. 이어서, 산화막(13)에 제 1 의 콘택트패터닝을 시공하여 확산층(14) 상방의 산화막(13)의 소정영역에 얕은 개구부(15c)를 형성하고, 동시에 산화막(13)의 소정영역에 개구부(15c)의 깊이와 동일 깊이를 갖는 오목부(16)를 개구한다(제 11a 도 참조).

다음에, 산화막(13)에 제 2 의 콘택트패터닝을 시공하여 개구부(15c) 저면을 확산층(14)에 노출하도록 에칭하여 개공으로서의 콘태트홀(15) 하방부(15a)를 형성하고, 동시에 개구부(15c)의 개구 가장자리부 주위를 에칭하여 콘택트홀(15) 상방부(15b)를 형성한다(제 11b 도 참조).

다음에, 상기한 선택퇴적법에 의해 콘택트홀(15) 하방부(15a)내에 Al-Si를 선택적으로 퇴적하여 도전체로서의 제 1 배선층(17)을 그 상면에 상방부(15b), 저면과 같은 면이 되도록 형성한다(제 11c 도 참조).

이어서, 반도체기판(12)의 표면층 전체, 즉 산화막(13)과 콘택트홀(15)내의 제 1 배선층(17)의 위와 주마크부(16) 내부에 RF플라즈마처리를 시공한 후, 피처리부분에 스패터링 등에 의해 비선택적으로 Al-Si를 퇴적하고, 패터닝하여 도전체층으로서의 제 2의 배선층(18)을 형성한다(제 10 도 참조).

이 결과, 단차부로서의 주마크부(16)의 오목형상이 제 2 배선층(16) 상면에 반영되어서 단차로서의 오목부(20)가 형성된다.

이 오목부(20)에 레이저광을 조사하고, 그 반사신호를 검출하여 자동마스크 맞춤을 행하고, 제 2 배선층(16)에 배선층 패터닝을 시공하였던 바, 소망하는 배선패턴을 정확하게 반도체기판(12) 위에 형성할 수 있었다.

이상 설명한 바와같이 실시예 4,5에 의하면 신규 CVD법에 의한 선택금속 퇴적기술을 사용하고 있는 사실로 인하여 도전성의 하지 표면이 노출된 개공에만 선택적으로 도전재료를 퇴적시켜서 도전체를 형성할 수 있다. 이 도전체의 상 및 하지표면상의 절연막에 형성된 단차부 위에 비선택 퇴적법을 이용하여 도전체층을 형성함으로써 얻어진 도전체층에 단차부의 형상에 대응한 부분을 형성할 수 있다. 이 부분을 마스크맞춤용마크로서 사용함으로써 도전체층에 대한 패터닝에 있어서, 가령 오토얼라인먼트를 이용하여 소망하는 형상의 배선패턴을 충실히 형성하기가 가능해진다.

다음에, 이상 설명한 실시예 1 내지 5에 있어서 그 배선층을 형성하는데 적합한 성막방법에 대하여 설명한다.

이 방법은 상기 구성의 전극을 형성하기 위하여 개공에 도전재료를 매립하는데 적합한 성막방법이고, 퇴적속도에 개구하지 면적 의존성이 있다.

본 발명에 적합한 성막방법이란, 알킬알루미늄 하이드라이드의 가스와 수소가스를 이용하여 전자공여성의 기판상에 표면반응에 의해 퇴적막을 형성하는 것이다(이하 Al-CVD법이라 한다).

특히 원료가스로서 모노메틸알루미늄 하이드라이드(MMAH) 또는 디메틸알루미늄 하이드라이드(DMAH)를 이용하고, 반응가스로서 H₂가스를 이용하고, 이들의 혼합가스 하에서 기판표면을 가열하면 양질의 Al막을 퇴적할 수 있다. 여기서 Al 선택퇴적에 있어서는 직접가열 또는 간접가열에 의해 기판의 표면온도를 알킬알루미늄 하이드라이드의 분해온도이상 45O℃ 미만으로 유지하는 것이 바람직하고, 더욱 바람직하게는 260℃ 이상 440℃ 이하가 좋다.

기판을 상기 온도범위가 되도록 가열하는 방법으로서는 직접가열과 간접가열이 있는데, 특히 직접가열에 의해 기판을 상기 온도로 유지하면 고퇴적 속도로 양질의 Al막을 형성할 수 있다.

가령, Al막 형성시의 기판표면온도를 더욱 바람직한 온도범위인 260℃∼440℃로 할 때, 3000Å∼5000Å/분이라는 저항가열의 경우보다 높은 퇴적속도로 양질의 막이 얻어지는 것이다.

이와같은 직접가열(가열수단으로 부터의 에너지가 직접 기판에 전달되어 기판 자체를 가열한다)의 방법으로서는 가령 할로겐램프, 크세 논램프 등에 의한 램프가열을 들 수 있다. 또, 간접가열의 방법으로서는 저항가열이 있고, 퇴적막을 형성하게끔 기판을 지지하기 위한 퇴적막 형성용 공간에 설치한 기판지지부재에 설치된 발열체 등을 이용하여 행할 수 있다.

이 방법에 의해 전자공여성의 표면부분과 비전자공여성의 표면부분이 공존하는 기판에 CVD법을 적용하면 전자공여성의 기판표면 부분에만 양호한 선택성 하에서 Al의 단결정이 형성된다.

이 Al는 전극/배선재료로서 바람직한 모든 특성이 우수한 것이 된다.

즉, 힐록의 발생확률 및 알로이 스파이크 발생확률의 절감이 달성되는 것이다.

이것은 전자공여성의 표면으로서의 반도체나 도전체로 이루어지는 표면상에 양질의 Al을 선택적으로 형성할 수 있고, 또 그 Al가 결정성이 우수하기 때문에 하지의 실리콘 등과의 공정(共晶)반응에 의한 알로이 스파이크의 형성등이 거의 보이지 않으나 매우 적은 것이라 생각된다.

그리고 반도체장치의 전극으로서 채용할 경우에는 종래 생각되어 온 Al전극의 개념을 초월한, 종래기술에서는 예상도 하지 못했던 효과가 얻어지는 것이다.

이상과 같이 전자공여성의 표면, 가령 절연막에 형성되고, 반도체 기판표면이 노출된 개공내에 퇴적인 Al은 단결정 구조가 되는 것을 설명하였으나 이 Al-CVD법에 따르면 이하와 같은 Al을 주성분으로 하는 금속막도 선택적으로 퇴적되고, 그 막질도 우수한 특성을 나타낸 것이다.

가령, 알킬알루미늄 하이드라이드의 가스와 수소에 더하여 SiH₄ , Si₂H₆, Si₃h_8,Si(CH₃)₄, SiCi₄, SiH₂, Cl₃, SiHCl₃등의 Si원자를 포함한 가스나, TiCl₄, TiBr₄, Ti(CH₃)₄등의 Ti원자를 포함한 가스나, 비스아세틸아세트네이트구리 Cu(C₅H₇O₂), 비스디피바로일메타나이트구리 Cu(C₁₁H₁₉O₂)₂, 비스헥사플루오로아세틸아세트네이트구리 Cu(C₅HF₆O₂)₂등의 Cu원자를 포함한 가스를 적절히 조합하여 도입하여 혼합가스 분위기로서 가령 Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Su-Cu등의 도전재료를 선택적으로 퇴적시켜서 전극을 형성하여도 좋다.

또, 상기 Al-CVD법은 선택성이 우수한 성막방법이고 또 퇴적한 막의 표면성이 양호하기 때문에 다음의 퇴적공정에 비선택성의 성막방법을 적용하여 상기 선택퇴적한 Al막 및 절연막으로서의 SiO₂등의 위에도 Al 또는 Al을 주성분으로 하는 금속막을 형성함으로써 반도체장치의 배선으로서 범용성 높은 적합한 금속막을 얻을 수 있다.

이와같은 금속막이란 구체적으로는 이하와 같다.

선택퇴적한 Al, Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu와 비선택적으로 퇴적한 Al, Al-Si, Al-Ti, Al-Cu, Al-Si-Ti, Al-Si-Cu와의 조합등이다.

비선택 퇴적을 위한 성막방법으로서는 상기한 Al-CVD법 이외의 CVD법이나 스패터링법 등이 있다.

[성막장치]

다음에 본 발명에 의한 전극을 형성하는데 적합한 성막장치에 대하여 설명한다.

제 12 도 내지 제 14 도에 상기 성막방법을 적용하는데 적합한 금속막 연속형성장치를 모식적으로 도시한다.

이 금속막 연속형성장치는 제 12 도에 도시하는 바와 같이 게이트밸브(310∼310f)에 의해 서로 외기차단하에서 연통가능하게 연접되어 있는 로드로크실(311), 제 1의 성막실로서의 CVD반응실(312), RF에칭실(313), 제 2 의 성막실로서의 스패터실(314), 로드로크실(315)로 구성되어 있고, 각 실은 각각 배기계(316a∼316e)에 의해 배기되고 감압가능하게 구성되어 있다.

여기서 상기 로드로크실(311)은 처리능률을 향상시키기 위하여 퇴적처리전의 기판분위기를 배기후에 H₂분위기로 바꾸기 위한 실이다.

다음의 CVD반응실(312)은 기판상에 상압 또는 감압하에서 상기한 Al-CVD법에 의한 선택퇴적을 행하는 실이고, 성막할 기판표면을 적어도 200℃ ∼ 450℃의 범위에서 가열가능한 발열저항체(317)를 갖는 기판홀더(318)가 내부에 설치됨과 동시에 CVD용 원료가 도립라인(319)에 의해 실내에 버블러(bubbler)(319-1)(319')에 의해 반응가스로서의 수소가스가 도입되도록 구성되어 있다.

다음의 RF에칭실(313)은 선택퇴적후의 기판표면의 크리닝(에칭)을 Ar분위기하에서 행하기 위한 실이고, 내부에는 기판을 적어도 100℃ ∼ 250℃ 범위에서 가열가능한 기판홀더(320)와 RF에칭용 전극라인(321)이 설치됨과 동시에 Ar가스 공급라인(325)이 접속되어 있다.

다음의 스패터실(314)은 기판표면에 Ar 분위기하에서 스패터링에 의해 금속막을 비선택적으로 퇴적하는 실이고, 내부에 적어도 200℃ ∼ 250℃ 의 범위에서 가열되는 기판홀더(323)과 스패터 타겟재(324a)를 부착하는 타겟전극(324)이 설치됨과 동시에 Ar 가스 공급라인(325)이 접속되어 있다.

최후의 로드록크실(315)은 금속막 퇴적완료후의 기판을 외기중으로 내기전의 조정실이고, 분위기를 N₂로 치환하도록 구성되어 있다.

제 13 도는 상기한 성막방법을 적용하는데 적합한 금속막 연속형성장치의 다른 구성예를 도시하고 있고, 상기 제 12 도와 같은 부분에 대해서는 동일부호로 한다. 제 13 도의 장치가 제 12 도의 장치와 다른 점은 직접가열수단으로서 할로겐램프(330)가 설치되어 있고, 기판표면을 직접가열할 수 있는 점이고, 그 때문에 기판홀더(312)에는 기판을 부상시킨 상태로 유지하는 클릭(331)이 설치되어 있는 점이다.

이와같은 구성에 의해 기판표면을 직접가열함으로써 상기와 같이 퇴적속도를 더 한층 향상시키기가 가능하다.

상기 구성의 금속막 연속형성장치는 실제적으로는 제 14 도에 도시하는 바와 같이 반송실 상기 구성의 금속막 연속형성장치는 실제적으로는 제 14 도에 도시하는 바와같이 반송실(326)을 중계실로 하여 상기 로드로크실(311), CVD반응실(312), RF에칭실(313), 스패터실(314), 로드로크실(315)이 상호 연결된 구조의 것과 실질적으로 등가이다. 이 구성에서는 로드로크실(311)은 로드로크실(315)을 겸하고 있다. 상기 반송실(326)에는 도시하는 바와같이 AA방향으로 정역회전 가능하고 또 BB방향으로 신축가능한 반송수단으로서의 아암(327)이 설치되어 있고, 이 아암(327)에 의해 제 15 도중에 화살표로 표시하는 바와같이 기판을 공정에 따라 순차 로드로크실(311)에서 CVD실(312), RF에칭실(313), 스패터실(314), 로드크로실(315)로, 외기에 드러내지 않고 연속적으로 이동시킬 수 있도록 되어 있다.

[성막 순서]

본 발명에 의한 전극 및 배선을 형성하기 위한 성막순서에 대하여 설명한다.

제 16a 도 내지 16d 도는 본 발명에 의한 전극 및 배선을 형성하기 위한 성막순서를 설명하기 위한 모식적 사시도이다.

먼저 개략적으로 설명한다. 절연막에 개공이 형성된 반도체 기판을 준비하고, 이 기판을 성막실에 배치하여 그 표면을 가령 260℃ ∼ 450℃로 유지하여 알킬알루미늄 하이드라이드로서 DMAH의 가스와 수소가스와의 혼합분위기하에서의 열 CVD법에 의해 개공내의 반도체가 노출된 부분에 선택적으로 Al를 퇴적시킨다. 물론, 상기한 바와같이 Si원자등을 함유하는 가스를 도입하여 Al-Si등의 Al을 주성분으로 하는 금속막을 선택적으로 퇴적시켜도 좋다. 다음에, 스패터링법에 의해, 선택적으로 퇴적한 Al 및 절연막상에 Al 또는 Al을 주성분으로 하는 금속막을 비선택적으로 형성한다. 그후, 소망하는 배선형상으로 비선택적으로 퇴적한 금속막을 패터닝하면 전극 및 배선을 형성할 수 있다.

다음에, 제 13 도 및 제 16a-16d 도를 참조하면서 구체적으로 설명하면, 우선 기판 준비를 한다. 기판으로서는 가령 단결정 Si 웨이퍼상에 각 구경의 개공이 설치된 절연막이 형성된 것을 준비한다.

제 16a 도는 이 기판의 일부분을 도시하는 모식도이다.

여기서, 401은 전도성 기판으로서의 단결정 실리콘기판, 402는 절연막(층)으로서의 열산화실리콘막이다.

403 및 404는 개공(노출부)이고, 각각 구경이 다르다.

기판상에의 제 1 배선층으로서의 전극이 되는 Al성막의 순서는 제 13 도에 따른다면 다음과 같다.

우선, 상기 기판을 로드로크실(311)에 배치한다. 이 로드로크실(311)에 상기한 바와같이 수소를 도입하여 수소분위기로 해둔다. 그리고, 배기계(316b)에 의해 반응실(312)내를 대략 1×10^-8Torr로 배기한다. 다만, 반응실(312)내의 진공도는 1×10^-8Torr보다 나쁘더라도 Al은 성막된다.

그리고, 가스라인(319)에서 버블링된 DMAH의 가스를 공급한다. DMAH의 라인의 캐리어가스에는 H₂를 이용한다.

제 2의 가스라인(319')은 반응가스로서의 H₂용이고, 이 제 2의 가스라인(319')에서 H₂를 유출하고, 도시하지 않는 드로리크발브의 개도를 조정하여 반응실(312)내의 압력을 소정의 값으로 한다.

이 경우의 전형적 압력은 대략 1.5Torr가 좋다. DMAH라인에서 DMAH를 반응관내에 도입한다. 전압을 대략 1.5Torr, DMAH분압을 대략 5.0×10^-3Torr로 한다.

그후 할로겐램프(330)에 통전하여 웨이퍼를 직접가열한다.

이와같이 하여 Al을 선택적으로 퇴적시킨다.

소정의 퇴적시간이 경과한 후, DMAH의 공급을 일단 정지한다. 이 과정에서 퇴적되는 Al막의 소정의 퇴적시간이란, Si(단결정 실리콘기판 ; 401)상의 Al막의 두께가 SiO₂(열산화 실리콘막 ; 402)의 막두께와 같아지기까지의 시간이고, 실험에 의해 사전에 구할 수가 있다.

이때의 직접가열에 의한 기판표면의 온도는 270℃정도로 한다.

여태까지의 공정에 의하면 제 16b 도에 도시하는 바와같이 개공내에 선택적으로 Al막(405)이 퇴적하는 것이다. 이상을 콘택트내에 전극을 형성하기 위한 제 1 성막공정이라 한다.

상기 제 1 성막공정후, CVD반응실(312)을 배기계(316b)에 의해 5×10^-3Torr 이하의 진공도에 도달하기까지 배기한다. 동시에 Rf에칭실(313)을 5×10^-6Torr 이하로 배기한다.

양실이 상기 진공도에 도달한 것을 확인한 후, 게이트발브(310c)가 열리고, 기판을 반송수단에 의해 CVD반응실(312)에서 Rf에칭실(313)로 이동하고, 게이트발브(310c)를 닫는다. 기판을 Rf에칭실(313)에 반송하고, 배기계(316c)에 의해 Rf에칭실(313)을 10^-6Torr 이하의 진공도에 이르기까지 배기한다.

그후 Rf에칭용 아르곤 공급라인(322)에 의해 아르곤을 공급하고, 에칭실(313)을 10^-1~10^-3Torr의 아르곤 분위기로 유지한다.

Rf에칭용 기판홀더(320)를 200℃ 정도로 유지하고, Rf에칭용 전극(321)에 100W의 Rf파워를 60초간 정도 공급하여 Rf에칭실(313)내에서 아르곤의 방전을 일으킨다.

이와같이 하면 기판표면을 아르곤이온에 의해 에칭하고, CVD 퇴적막의 불필요한 표면층을 제거할 수 있다.

이 경우의 에칭 깊이는 산화물 상당으로 약 100Å정도로 한다.

또한, 여기서는 Rf에칭실에서 CVD 퇴적막 표면에칭을 행하였으나 진공중을 반송시키는 기판의 CVD막 표면층은 대기중의 산소등을 함유하고 있지 않기 때문에 Rf에칭을 행하지 않더라고 상관없다. 그럴 경우, Rf에칭실(313)은 CVD반응실(312)과 스패터실(314)의 온도차가 크게 상이할 경우, 온도변화를 단시간에 행하기 위한 온도변경실로서 기능한다.

Rf에칭실(313)에 있어서, Rf에칭이 종료된 후, 아르곤의 유입을 정지하고 Rf에칭실(313)내의 아르곤을 배기한다. Rf에칭실(313)을 5×10^-6Torr까지 배기하고, 또 스패터실(314)을 5×10^-6Torr 이하로 배기한 후 게이트발브(310d)를 연다. 그후, 기판을 반송수단을 사용하여 Rf에칭실(313)에서 스패터실(314)로 이동시켜 게이트발브(310d)를 닫는다.

기판을 스패터실(314)에 반송하고 나서 스패터실(314)을 Rf에칭실(313)과 마찬가지로 10^-1~10^-3Torr의 아르곤 분위기로 하고, 기판을 얹어두는 기판홀더(323)의 온도를 200 ∼ 250℃정도로 설정한다. 그리고, 5∼10KW의 DC파워로 아르곤의 방전을 행하고, Al이나 Al-Si(Si : 0.5%)등의 타겟재를 아르곤 이론으로 깍아 Al이나 Al-Si등의 금속을 기판상에 10000Å/분 정도의 퇴적속도로 성막을 행한다. 이 공정은 비선택적 퇴적공정이다. 이것을 전극과 접속하는 배선을 형성하기 위한 제 2 성막공정이라 일컫는다.

기판상에 5000Å정도의 금속막을 형성한 후, 아르곤의 유입 및 DC파워의 인가를 정지한다. 로드로크실(311)을 5×10^-3Torr이하로 배기한 후, 게이트발브(310e)를 열고 기판을 이동시킨다. 게이트발브(310e)를 닫은 후, 로드로크실(311)에 N₂가스를 대기압에 이르기까지 유입하여 게이트발브(310f)를 열고 기판을 장치 밖으로 꺼낸다.

이상의 제 2 Al막 퇴적공정에 의하연 제 16c 도와 같이 SiO₂막(402)상에 Al막(406)을 형성할 수 있다.

그리고. 이 Al막(406)을 제 16d 도와 같이 패터닝함으로써 소망하는 형상의 배선을 얻을 수 있다.

[실시예]

이하에 상기 Al-CVD법이 우수하며, 또한 그에 의해 개공내에 퇴적한 Al이 어느정도 양질의 막인가를 실험 결과를 근거로 설명한다.

우선, 기판으로서, N형 단결정 실리콘 웨이퍼 표면을 열산화하여 8000Å의 SiO₂를 형성하고, 0.25㎛×0.25㎛ 각에서 100㎛×100㎛ 각의 각종 구경의 개공을 패터닝하여 하지의 Si 단결정을 노출시킨 것을 복수개 준비하였다(샘플 1-1).

이들을 이하의 조건에 의한 Al-CVD법에 의해 Al막을 형성하였다. 원료가스로서 DMAH, 반응가스로서 수소, 전압력을 1.5Torr, DMAH 분압을 5.0×10^-3Torr라고 하는 공통조건 하에서 할로겐 램프에 통정하는 전력량을 조정하여 직접가열에 의해 기판표면온도를 200℃∼ 490℃ 범위로 설정하여 성막을 행하였다.

그 결과를 표 1에 표시한다.

[표 1]

표 1로서 알 수 있듯이 직접가열에 의한 기판표면 온도가 260℃ 이상에서는 Al가 개공내에 3000∼5000Å/분의 높은 퇴적속도가 선택적으로 퇴적하였다.

기판표면온도가 260℃∼ 440℃ 범위에서의 개공내의 Al막의 특성을 조사해 보니 탄소함유는 없고 저항율 2.8∼3.4μΩ㎝, 반사율 90∼95%, 1㎛ 이상의 힐록밀도가 0∼10이고, 스파이크발생(0.15㎛ 접합의 파괴확률)이 거의 없는 양호한 특성임이 판명되었다.

이에 의해 기판표면 온도가 200℃∼ 250℃에서는 막질이 260℃∼ 440℃의 경우에 비해 약간 떨어지나 종래 기술에서 보면 상당히 좋은 막이기는 하지만, 퇴적속도가 1000∼1500℃/분으로 결코 충분히 높다고는 할 수 없고, 처리량 7∼10매/H로 비교적 낮다.

또, 기판표면 온도가 450℃이상이 되면 반사율이 60%이하 1㎛ 이상의 힐록밀도가 10∼14⁴㎝^-2, 알로이 스파이크 발생이 0∼30%로 되어 개공내의 Al막 특성은 저하된다.

다음에, 상기 방법이 콘택트홀이나 관통홀이라는 개공에 여하히 적합하게 이용되는가를 설명한다.

즉, 이하에 설명하는 재료로 이루어지는 콘택트홀/관통홀 구조에도 바람직하게 적용되는 것이다.

상기 샘플 1-1에 Al을 성막했을때와 같은 조건으로 이하에 기술하는 구성의 기판(샘플)에 Al막을 형성하였다.

제 1 의 기판표면재료로서의 단결정 실리콘위에 제 2 의 기판표면 재료로서의 CVD법에 의한 산화실리콘막을 형성하고, 포토리소그래피공정에 의해 패터닝을 행하여 단결정 실리콘표면을 부분적으로 노출시켰다.

이때의 열산화 SiO₂막의 막두께는 8000Å, 단결정 실리콘의 노출부 즉, 개구의 크기는 0.25㎛×0.25㎛ ∼100㎛×100㎛였다. 이와같이 하여 샘플 1-2를 준비하였다.(이하, 이와같은 샘플을 "CVDSiO₂(이하 SiO₂라 함)/단결정 실리콘"이라 표기한다)

샘플 1-3은 상압 CVD에 의해 성막된 보론도프의 산화막(이하 BSG라 함)/단결정 실리콘,

샘플 1-4은 상압 CVD에 의해 성막된 인도포의 산화막(이하 PSG라 함)/단결정 실리콘,

샘플 1-5은 상압 CVD에 의해 성막된인 및 보론도프의 산화막(이하 BPSG라 함)/단결정 실리콘,

샘플 1-6은 플라즈마 CVD에 의해 성막한 질화막(이하 P-SiN라 함)/단결정 실리콘,

샘플 1-7은 열질화막(이하 T-SiN라 함)/단결정 실리콘,

샘플 1-8은 감압 CVD에 의해 성막된 질화막(이하 LP-SiN이라 함)/단결정 실리콘,

샘플 1-9은 ECR장치에 의해 성막한 질화막(이하 ECR-SiN라 함)/단결정 실리콘,

그리고, 이하에 예시하는 제 1 의 기판표면재료(18종류)와 제 2 의 기판표면재료(9종류)의 전 조합에 의해 샘플 1-11∼1-179(주의 : 샘플번호 1-10, 20, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 150, 160, 170은 결번)를 작성하였다.

제 1 의 기판표면재료로서 단결정실리콘(단결정 Si), 단결정실리콘(다결정 Si), 비정질실리콘(비정질 Si), 텅스텐(W), 몰리브덴(Mo), 탄타르(Ta), 텅스텐실리사이드(WSi), 티탄실리사이드(TiSi), 알루미늄(Al), 알루미늄실리콘(Al-Si), 티탄알루미늄(Al-Ti), 티탄나이트라이드(Ti-N), 동(Cu), 알루미늄실리콘동(Al-Si-Cu), 알루미늄파라듐(Al-Pd), 티탄(Ti), 몰리브덴실리사이드(Mo-Si), 탄탈실리사이드(Ta-Si)를 사용하였다.

제 2 의 기판표면재료로서는 T-SiO₂, SiO₂, BSG, PSG, BPASG, P-SiN, T-SiN, LP-SiN, ECR-SiN이다. 이상과 같은 전 샘플에 대해서도 상기한 샘플 1-1에 필적하는 양호한 Al막을 형성할 수 있었다.

다음에, 이상과 같이 Al을 선택퇴적시킨 기판에 상기 스패터링법에 의해 비선택적으로 Al을 퇴적시켜서 스패터링하였다.

그결과, 스패터링법에 의한 Al막과 개공내의 선택퇴적한 Al막은 개공내의 Al막의 표면성이 좋기 때문에 양호하고, 전기적으로나 기계적으로나 내구성이 높은 콘택트상태가 되어 있었다.

Claims

반도체장치를 제조하는 방법에 있어서, 다음과 같은 단계, 즉 도전성 또는 반도전성 표면을 구비하는 기판상에 절연막을 형성하는 제 1 단계 ; 상기 절연막내에 상기 도전성 또는 반도전성 표면이 노출되는 개공을 형성하여 얼라이먼트 마크용의 오목부를 형성하는 제 2 단계 ; 제 1 챔버내에서 상기 개공내에 도체를 선택적으로 형성하여 그 도체의 표면과 상기 절연막의 표면이 실질적으로 같은 높이에 있지만, 상기 오목부와는 같이 높이가 되지 않도록 하는 제 3 단계 ; 상기 절연막과 퇴적된 도체상에 도전성막을 형성한 제 4 단계 ; 및 상기 도전성막을 소정패턴으로 패터닝하여 상기 퇴적된 도체를 통해 상기 도전성막의 소정 패턴에 상기 기판의 도전성 또는 반도성 표면을 전기적으로 접속시키기 위해서 도전성막으로 덮여진 오목부를 이용하여 얼라인먼트를 행하는 제 5 단계 ;를 포함하고, 상기 제 4 및 제 5 단계에서, 제 1 챔버내에서 도체를 선택적으로 퇴적한 후 기판을 대기에 노출하지 않고 제 2 챔버내로 이동시켜 이 제 2 챔버내에서 상기 도전성막을 비선택적으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
도전성의 하지표면상에 절연막을 통하여 설치된 배선층을 갖는 반도체장치의 제조방법에 있어서, 상기 절연막에 상기 하지표면이 노출되는 개공을 적어도 둘 형성하는 공정, 상기 개공에 도전재료를 선택적으로 퇴적시켜서 상기 개공중 적어도 하나에 단차부를 형성하는 공정, 적어도 상기 절연막상에 상기 배선층을 형성하기 위한 도전성 박막을 형성하는 공정 및 상기 도전성 박막을 패터닝하여 상기 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
제 2 항에 있어서, 상기 개공의 형성공정은 단차부를 형성하기 위한 개공의 평면적을 다른 개공의 평면적과 다르게 하여 행하는 것을 특징으로 하는 반도체장치의 제조방법.
제 2 항에 있어서, 상기 단차부를 형성하기 위한 개공에의 도전재료의 퇴적을 다른 개공에 형성하는 도전체와 절연막이 평탄화된 시점에서 정지하는 것을 특징으로 하는 반도체장치의 제조방법.
제 2, 3, 4 항중의 어느 한 항에 있어서, 상기 개공에 도전재료를 퇴적시키는 공정은 알킬알루미늄 하이드라이드의 가스와 수소가스를 이용한 CVD법에 의해 행하는 것을 특징으로 하는 반도체장치의 제조방법.
제 5 항에 있어서, 상기 알킬알루미늄 하이드라이드는 디메틸알루미늄 하이드라이드인 것을 특징으로 하는 반도체장치의 제조방법.
도전성의 하지표면상에 절연막을 통하여 도전성박막이 형성된 반도체장치의 얼라이먼트법에 있어서, 상기 절연막에 상기 하지표면이 노출되는 개공을 형성하는 공정, 상기 절연막에 상기 하지표면이 노출되어 있지 않는 단차부를 형성하는 공정, 상기 개공내에 도전재료를 선택적으로 퇴적시키는 공정, 적어도 상기 절연막상에 상기 도전성 박막을 형성하는 공정을 포함하고, 상기 단차부를 이용하여 얼라이먼트를 행하는 것을 특징으로 하는 얼라인먼트법.
도전성의 하지표면상에 절연막을 통하여 설치된 배선층을 갖는 반도체장치의 제조방법에 있어서, 상기 절연막에 상기 하지표면이 노출되는 개공을 형성하는 공정, 상기 절연막에 상기 하지표면이 노출되어 있지 않는 단차부를 형성하는 공정, 상기 개공내에 도전재료를 선택적으로 퇴적시키는 공정, 적어도 상기 절연막상에 상기 배선층을 형성하기 위한 도전성 박막을 형성하는 공정 및, 상기 도전성 박막을 패터닝하며 상기 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
제 8 항에 있어서, 상기 배선층의 형성공정은 알킬알루미늄 하이드라이드의 가스와 수소가스를 이용한 CVD법에 의해 행하는 것을 특징으로 하는 반도체장치의 제조방법.
제 9 항에 있어서, 상기 알킬알루미늄 하이드라이드는 디메틸알루미늄 하이드라이드인 것을 특징으로 하는 반도체장치의 제조방법.