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KR940009251B1 - Cmos 전원-온 리세트 회로 - Google Patents

Cmos 전원-온 리세트 회로 Download PDF

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KR940009251B1
KR940009251B1 KR1019900019036A KR900019036A KR940009251B1 KR 940009251 B1 KR940009251 B1 KR 940009251B1 KR 1019900019036 A KR1019900019036 A KR 1019900019036A KR 900019036 A KR900019036 A KR 900019036A KR 940009251 B1 KR940009251 B1 KR 940009251B1
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KR
South Korea
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fet
complementary
voltage level
reset pulse
Prior art date
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KR1019900019036A
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창 수엔-친
Original Assignee
삼성 세미콘덕터, 인코오포레이티드
원숙양
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

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Abstract

내용 없음.

Description

CMOS 전원-온 리세트 회로
제1도는 본 발명을 개략적으로 도시한 도면.
제2도는 제1도의 디바이스의 블록도.
제3도는 본 발명의 회로에서의 여러 노드에 대한 타이밍도.
제4도는 제3도의 타이밍도의 상세도.
제5도는 본 발명의 동작의 흐름도.
* 도면의 주요부분에 대한 부호의 설명
90 : RC 필터 91 : 파형 세이퍼
92 : 인에이블 및 래치 블록 93 : 중간 레벨 기준 발생기
11,12 : 인버터
본 발명은 리세트 펄스 회로의 설계에 관한 것이다.
복잡한 전기 회로 설계에 있어서, 소정의 회로 노드 또는 회로 소자를 주지된 상태로 세트하기 위해 전원을 높이는 것이 때로는 필요하다. 예를 들어, ON 스위치가 컴퓨터 회로에서 인에이블될 때, 컴퓨터 클록들과 기타 카운터들은 개시 또는 리세트되어야 한다. 전원-온(power-on) 리세트 회로는 동적 임의 접근 기억장치(DRAM) 수행을 또한 필요로 한다. 리세트 기능은 전원이 턴-온된후에 즉시 실행되는 자동 펄스에 의해 가장 쉽게 얻어진다. 자동 리세트 회로는 전원-업(power-up)후에 즉시 작동되어야만 한다. 우발적인 점호(firing)는 회로 사용을 불필요하게 인터럽트한다. 효율적인 리세트 회로는 부주의로 점호되지 않아야 한다.
종래 기술의 프리세트 회로는 이러한 특성의 개별 소자를 이용하기 때문에 전자적으로 방해가 되었다. 본 발명은 보다 큰 디바이스 효율을 갖는 전기회로에서 필요로 하는 자동 리세트 기능을 수행하는 디바이스이다. 이는 오프-칩에 존재하는 개별 저항 및 용량 성분에 의존하지 않는다. 본 발명은 외부의 전원-온 회로를 제거하고, 우발적인 리세팅을 방지하며, 종래 기술의 설계보다 더욱 간단한 것이다.
통상적으로, 단일 펄스형의 전원-온 리세트 신호는 설계의 적절한 수행을 보증하도록 전원-온시에 임계회로 소자를 주지의 상태로 세트하기 위해 필요하다. 본 발명의 제1목적은 이러한 자동 리세트 기능을 수행하는데 있다.
본 발명의 제2목적은 전원 과도 현상 및 갑작스러운 고장을 자체에서 방지하는 자동 리세트 신호 회로를 설계하는데 있다.
본 발명의 제3목적은 개별 전기 소자를 사용하지 않는, 즉 집적 회로를 수행가능하게 설계되는 자동 전원-업 리세트 신호 회로를 설계하는데 있다.
본 발명은 전원-온시에 임계 회로를 주지의 상태로 세트하는 단일 펄스 리세트 회로를 제공한다. 이는 적절한 회로 수행을 가능케한다. 리세트 회로 공급 전압 Vcc가 공급된다. 이 전압 Vcc는 “순시 온(instant on)” 신호가 아니지만 전체 진폭까지 경사지게 상승(ramp up)하는 상승 구간을 갖는다. 리세트 회로는 공급 전압 Vcc의 상승 구간에서 단일 펄스 출력 “PONRST”를 제공한다. 본 발명의 리세트 회로는 개별 디바이스를 필요로 하지 않는 통합 형태로 실행된다. 이러한 리세트 회로는 전원 과도 현상 또는 기타 장애로 인한 부주의한 점호에 쉽게 영향을 받지 않는다.
리세트 회로는 복수의 서브 시스템으로 구성된다. 중간 레벨 기준 발생기는 공급 전압 파형과 0V 사이에서 거의 중심에 레벨이 있는 전압 신호를 출력한다. 이러한 중간 레벨 기준 전압은 후속 회로 블록에서 가변 저항기로서 기능하는 트랜지스터를 제어하는데 사용된다. 이러한 가변 저항기로 인해, 내부 RC 필터는 가변 시상수를 갖는다. 가변 저항과 함께 시상수는 무한대에서 시작하여 회로의 동작시 측정 가능값으로 감소된다. 이러한 RC 필터는 후속회로 블록인 파형 세이퍼에 “험프(hump)” 파형을 출력한다. 파형 세이퍼는 RC 필터로부터 출력된 험프 전압을 짧은 시간 간격동안 공급 전압의 파형을 반영하는 신호로 변환한다. 파형 세이퍼는 다른 회로에 접속될 수 있도록 버퍼링되며, 전원-온 리세트 펄스가 요구된다. 전원-온 리세트 펄스는 중간 레벨 기준 발생기를 인에이블하고 RC 필터를 디스에이블하도록 피드백 라인과 인에이블 및 래치 블록을 통하여 피드백된다.
CMOS 전원-온 리세트 회로에 대해 설명되는데, 다음의 설명에서는 본 발명의이해를 돕기 위하여 전압 극성, 반도체 형태등의 특성이 상세히 설명된다. 그러나, 본 분야의 기술자라면 이러한 특성의 상세 설명없이도 본 발명을 실시할 수 있을 것이다.
본 발명은 전원-업후에 즉시 자동 리세트 펄스를 제공하는 회로이다. 회로의 입력은 단지 공급 전압 Vcc이다. 회로의 출력은 이른바 PONRST로 칭하는 신호이다. 리세트 회로는 동적 시상수를 갖는 RC 필터, 파형세이퍼, 인에이블 및 래치블록, 그리고 중간-레벨 기준 발생기로 구성된다. 이러한 회로 블록들은 개시때 단일 리세트 펄스를 제공하도록 연속적으로 작동한다.
램프 파형의 0V에서 전체 Vcc까지 상승하는 공급 전압 Vcc에 의해 개시의 특성이 결정된다. 본 발명은 램프 단계에서 Vcc 신호에 근접하여 최대 전압에 도달한 후 짧은 시간 간격동안 후속 Vcc를 따르는 신호 PONRST를 제공한다. 이러한 시간 간격후, PONRST는 0V로 하강하지만 다시 점호되지는 않는다.
제2도는 본 발명의 블록도이다. 4개의 기능 블록 모두에 Vcc가 입력된다. RC 필터(90)는 입력 10에서 Vcc를, 입력 14에서 VA를, 입력 15에서 VB를 수신한다. RC 필터(90)는 출력(19)에서 신호 VC를 출력한다. 파형 세이퍼(91)는 입력 11에서 입력 Vcc를, 입력 16에서 신호 VC를 수신한다. 파형 세이퍼(91)는 출력(20)에서 신호 VD를 출력한다. VD는 인버터(I1 및 I2)를 통해서 공급해 공급되어 신호 PONRST를 발생한다. 인버터(11, 12) 효과는 본 발명과 그것이 부착되는 회로간의 신호 전력 레벨을 버퍼링하는데 있다. VD는 인에블 및 래치 블록(92)의 입력(17)으로 공급된다. 인에이블 및 래치 블록(92)은 입력(12)에서 Vcc를 수신한다. 인에블 및 래치 블록(92)은 출력(21)상으로 신호 VB를 출력한다. 중간 레벨 기준 발생기(93)는 입력(13)에서 Vcc를 입력(18)에서 VB를 수신한다. 중간 레벨 기준 발생기(93)는 출력(22)상에 신호 VA를 출력한다.
RC 필터(90)는 트랜지스터들 및 커패시터들로 구성된다. 트랜지스터들은 스위치 또는 가변 저항기로서 동작한다. RC 필터(90)는 입력으로서 Vcc, VA및 VB를 수신한다. RC 필터(90)는 신호 VC를 출력한다. 기능 레벨에서 RC필터(90)의 출력 VC는 입력 Vcc, VA및 VB에 의존한다. 전원-업시에 VC는 Vcc의 파형에 근접한다. 연속하여, VA또는 VB가 소정의 전압(RC 필터(90) 내부 트랜지스터 턴-온 전압 VT)에 도달할 때 VC는 0V로 떨어지기 시작한다. VC가 따르는 신호 Vcc가 램프 함수이기 때문에 VC는 램프 함수이다. 또한, VA또는 VB가 고레벨로 될 때 RC 필터(90)의 출력 VC는 경사지게 하강한다.
전원-업시에, RC 필터(90)의 출력 VC는 Vcc 입력에 근접하게 따른다. Vcc에 대한 신호 VC의 근사 정밀도는 RC 필터(90)에 가변 시상수를 제공한다. 초기의 전원-온시에, 내부 트랜지스터가 무한 저항으로 세트되기 때문에 시상수는 거의 무한대이다. 따라서, 회로의 동작시 저항과 관련된 시상수는 무한대에서 측정 가능값으로 떨어진다.
파형 세이퍼(91)는 RC 필터(90)로부터의 신호 VC에 따라 그 기능을 실행한다. 전술한 바와 같이 VC는 소정치를 벗어나 Vcc를 따른다. 입력으로서 VC를 수신하는 파형 세이퍼(91)는 VC가 소정 레벨(파형 세이퍼(91)의 내부 트랜지스터의 턴-온 전압, VT)에 도달할 때 그 출력 VD를 턴온한다. 이러한 턴-온이 발생하면, VC는 VC보다는 Vcc에 근접하게 따른다. 사실, 턴온된후에 VD는 Vcc와 동일값 및 형상을 갖는다. 파형 세이퍼(91)의 출력 VC는 입력 VC의 값에 의존한다. VC가 소정의 전압을 넘어 상승할 때, VD는 파형세이퍼(91)의 다른 입력 Vcc에 근접하여 따른다. 이와 달리, VC가 소정치 아래로 떨어질 때, 파형 세이퍼(91)의 출력인 신호 VD는 0V로 세트된다.
파형 세이퍼(91)의 출력 VD는 인에이블 및 래치 블록(92)의 입력이 된다. 인에이블 및 래치 블록(92)은 실질상 인버터 및 클램프이다. 이러한 블록의 입력 VD가 고레벨일 때, 출력 VB는 저레벨로된다. 인에이블 및 래치 블록(92)의 출력 VB는 중간 레벨 기준 발생기(93) 및 RC 필터(90)에 연결된다.
중간 레벨 기준 발생기(ILRG)(93)는 입력으로서 Vcc와 VB를 수신하고, 전술한 RC 필터(90)의 입력중 하나인 VA을 출력한다. ILRG(93)는 입력 VB에 따라 출력 VA를 세트한다. 입력 VB가 0V로 클램프 될 때 VA는 경사지게 상승하기 시작한다. VA의 램프 기울기는 램프 함수인 VC, VD및 Vcc의 기울기보다 적다. ILRG(93)의 입력 VB가 소정 전압(이 회로 블록의 트랜지스터의 턴온 전압 VT)에 도달하면, 출력 VA는 0V로 신속히 하강한다. VA는 전압이 경사지게 상승하고 하강하는 신호 VC와는 다르다. 비록 VA가 경사지게 상승하더라도 급격히 0V로 하강한다.
리세트 회로의 여러 신호 동작이 제3도 및 제4도에서 설명된다. 제3도는 전압 대 시간의 타이밍도이다. 제4도는 리세트 회로의 초기 동작 단계에서 회로 신호에 대한 전압 대 시간의 타이밍도이다.
먼저 제4도를 참조하면, 시간 To에서 Vcc는 턴온되어 전체 전압으로 경사지게 상승하기 시작한다. VC는 시간 To에서 즉시 Vcc를 따른다. VA및 VB각각은 저레벨로 유지되고 캐패시터 Q3 및 Q17을 각각 충전한다. VD도 또한 Vcc가 턴온된 후에 즉시 저레벨로 된다.
시간 T1에서, VC는 VD를 거의 Vcc의 레벨로 이끄는 트랜지스터 Q7를 턴온하는 전압에 도달한다. 이 지점에서, VD는 Q15를 턴온하고, VB를 0으로 클램프한다. VB가 0으로 클램프되는 동시에 AA는 경사지게 상승하기 시작하며, Vcc가 │VTP(Q1)│+│VTP(Q2)│보다 크면 커패시터 Q3를 충전한다.
이제 제3도를 참조하면 신호 VA, VC, VD및 Vcc는 시간 T2까지 계속해서 경사지게 상승한다. 시간 T2에서, Vcc 및 VD는 최고값에 도달하여 평평한 상태를 유지한다. 시간 T3에서, VA의 전압은 트랜지스터 Q5의 임계 전압에 도달한다. 이로인해 VC는 트랜지스터 Q5의 임계 전압에 도달한다. 이로인해 VB는 트랜지스터 Q5를 통해서 천천히 방전하기 시작한다. VA는 Vcc의 약 반이 되는 최고값에 도달하는 시간 T4까지 계속 증가하다.
시간 T5에서, VC는 트랜지스터 Q7의 임계 전압 아래로 떨어진다. 이로인해 VD는 방전한다. 따라서 PONRST 또한 떨어진다. 시간 T6에서, VD는 트랜지스터 Q14의 임계 전압 아래로 떨어져 VB가 시간 T6에서 다시 상승하기 시작하도록 한다. 시간 T7에서, 전압 VB는 트랜지스터 Q19 및 Q16 각각을 통해 VA및 VC가 0V로 래치되도록 고레벨에 도달한다. 이때 트랜지스터 Q16는 삼극관 영역에 있다. 시간 TB에서 0V에 도달한다. 시간 T9에서 VA는 저전압점에 도달하고, 시간 T10에서 VB는 거의 Vcc까지 상승한다. 그 결과로써, 초기의 리세트 펄스후 전원이 VC를 고전압 또는 저전압에 결합시키더라도 노드 19는 트랜지스터 Q16을 통해서 0V로 클램프된다. VB가 고레벨 일 때, 리세트 기능이 완료된 후에 대기 전류가 발생하지 않도록 중간 레벨 기준 발생기는 디스에이블된다.
제3도를 참조하면, VB가 전원-업시에 단일 리세트 펄스를 제공한다는 것을 알 수 있다. 이러한 리세트 펄스는 Vcc를 따르며, 초기의 점호 이후에 매우 안정된 상태로 된다. 리세트의 잇따른 부주의 점호는 마이크로프로세서 및 마이크로프로세서 종속 기계를 붕괴시키기 때문에 안정성이 중요하다.
제5도는 본 발명의 동작의 흐름도이다. 여러가지 내부 턴온 전압들은 논리 기능을 실행할 수 있으며 기능 실행 또는그 기능을 바이패스할 때를 결정하도록 회로를 인에블한다.
제5도에서, 개시 블록 1은 T=0에 해당한다. 실행 블록 2에서, 전원 스위치는 턴온되고 Vcc는 전체 전압까지 램프 기능을 개시한다. 판단 블록 3에서, VA가 트랜지스터 Q5의 턴온 전압 이상인지를 검사한다. 이러한 회로의 초기 단계에서, Vcc가 턴온되었을 때 VA에서는 약간의 전압도 없으며 회로의 동작은 판단 블록 4로 넘어간다. 판단 블록 4은 트랜지스터 Q16의 턴-온 전압과 VB를 비교함으로써 전압 레벨을 검사한다. 다시, 전압이 부족하기 때문에, 이 판정은 네가티브로 되며, 즉 VB는 트랜지스터 Q16의 턴온 전압보다 작게 된다. 다음에, 실행 블록 5는 VC의 램프 기능을 턴온한다. 판정 노드 6은 VC가 특정 레벨 즉 Q7의 턴온 전압 이상으로 증가되었는지를 검사한다. 증가되지 않았으면 논리 사이클은 VC가 계속 램프 기능하는 실행 블록 5로 다시 순환한다. 실행 블록 5와 블록 6간의 흐름도 사이클은 판정 블록 6에서의 조건이 만족될 때까지 계속되어 실행 블록 7로 넘어간다.
이 지점에서, VD는 Vcc 레벨까지 급등한다. 실행 블록 7 다음의 판정 블록 8은 노드 VD전압이 트랜지스터 Q15의 턴온 전압보다 큰가를 검사한다. 크지 않으면, VD가 다시 Vcc 쪽으로 이동하는 실행 블록 7로 순환된다. 마침내 판정 블록 8의 조건이 만족되면 회로는 실행 블록 9를 계속해서 수행한다. 노드 VB에서의 전압은 0V로 구동된다. 판정 블록 10에서, Vcc가 트랜지스터 Q1 및 Q2의 턴온 전압보다 크지 않으면, 회로는 실행 블록 9로 복귀하고 Vcc는 그 최종값으로 계속 경사지게 상승한다. 판정 블록 10에서의 조건이 만족되면, 회로는 실행 블록 11로 진행하고 VA는 램프 기능을 개시한다. 왜냐하면, VB가 Vcc-│VTP(Q18)│보다 저레벨의 전압인 경우에는 Vcc가 │VTP(Q1)│+│VTP(Q2)│ 보다 큰 전압 레벨에 도달하자마자 1LRG가 동작 상태로 되기 때문이다.
실행블록 11로부터, 회로는 합병 노드21을 통과하여 판정 블록3으로 복귀한다. VA가 트랜지스터 Q5의 턴온 전압보다 여전히 작다(판정 블록 3의 조건)고 가정하면, 회로는 다시 판정 블록 4를 통해 진행한다. VB가 이미 0V로 되어 판정 블록 4에서 판정은 네가티브로 된다. 실행 블록 5에서, VC는 램프 기능을 계속한다. 노드 6에서, 판정 블록 6의 조건, 즉 VC가 트랜지스터 Q7의 턴온 전압보다 크다는 조건이 만족되도록 아무런 변화가 생기지 않는다. 실행 블록7에서, VD는 Vcc에 있으며 회로는 중단없이 실행 블록7과 판정 블록8을 지나 진행한다. 블록9의 실행과 블록10의 판정은 회로가 중단없이 이러한 블록들에 의해 표시된 상태를 지나 진행하도록 되어 있다. 실행 블록11에서, VA는 램프 기능을 계속하고 회로는 판정블록3으로 다시 순환한다.
이제, VA가 트랜지스터 Q5의 턴온 전압보다 크다고 가정하면, 회로는 실행 블록14로 진행한다. VC는 디램프 기능을 개시한다. 판정 블록15에서 노드 VC가 트랜지스터 Q7의 턴온 전압보다 크면, 회로는 실행 블록14로 복귀하고, VC는 디램프 기능을 계속한다. 판정 블록15의 조건이 만족되면, 회로는 실행 블록16으로 진행하며, 이 블록에서 VD는 0V로 된다. 판정 블록17에서, VD-Vcc가 트랜지스터 Q14의 턴온 전압보다 작지 않으면, 회로는 실행 블록16으로 복귀하고, VD는 다시 0V로 된다. 판정 블록17의 조건이 만족되면, 회로는 실행 블록18로 진행한다. 실행 블록18에서, VB는 Vcc로 된다. 판정 블록19에서, VB가 트랜지스터의 Q19의 턴온 전압을 아직 통과하지 않았다면, 회로는 실행 블록18로 복귀한다. 판정 블록19의 조건이 만족되면, 회로는 실행 블록20으로 진행하여 VA는 0V로 된다. 실행 블록20으로부터 회로는 합병 노드21을 지나 판정 블록3으로 되돌아간다.
0V로 가해진 VA는 판정 블록3의 조건을 여전히 만족시킨다. 따라서, 회로는 실행 블록14로 다시 순환하고 VC는 디램프 기능을 계속한다. 회로 동작은 판정 블록15로 진행하는데, 이 조건은 이전 단계에서 만족되었다. 회로는 이미 실행되었던 실행 블록16으로 진행하고 노드17의 조건 또한 만족되어 있다. 회로는 이미 실행되었던 실행 블록18로 진행하며, 판정 블록19의 조건 또한 만족된다. 회로는 다시 실행 블록20으로 진행하고 VA는 계속 0V로 유지된다. 회로는 다시 합병 노드21를 지나 진행하여 판정 블록3으로 되돌아간다.
실행 블록20에서 0V로 가해진 VA가 트랜지스터 Q5의 턴온 전압 아래에 있으면, 회로는 판정 블록4로 하향한다. 이러한 판정 블록을 지나는 처음 단계와는 다르게 VB는 Vcc 레벨에 있다(실행 블록18로 되돌아감). 그러므로, 회로 상태는 실행 블록12로 진행하고 VC는 0V로 가해진다. 그후 회로 상태는 판정 블록13으로 진행하여 VC가 트랜지스터 Q7의 턴온 전압 아래에 있지 않으면 VC는 다시 0V로 가해진다. 판정 블록13의 조건이 만족되면, 즉 VC가 트랜지스터 Q7의 턴온 전압보다 작으면, 회로는 실행 블록16으로 진행한다. VD는 다시 0V로 클램프된다. 실행 블록16의 동작에 의해, 판정 블록17의 조건이 만족되고 회로는 VB가 Vcc 레벨로 클램프되는 실행 블록18로 다시 진행한다. 실행 블록18의 동작으로 판정 블록19의 조건이 만족되고 회로는 실행 블록20으로 진행한다. 실행 블록20에서 VA는 다시 0V로 클램프된다.
회로의 최종 상태는 논리 흐름도는 경로를 통해서 탐색될 수 있다. 회로는 판정 노드 3에서 시작하여 VA가 0V로 클램프되었으므로 회로는 판정 노드 4로 진행한다. 이제 VB가 Vcc 레벨에 있기 때문에 그 회로는 실행 블록 12와 판정 블록 13을 통해서 진행한다. VC가 0V로 클램프되었으므로 회로는 중단없이 이러한 블록들을 통과한다. 이와 유사하게, VD가 이미 0V에 있기 때문에, 회로는 중단없이 실행 블록 16과 판정 블록 17을 통해서 진행한다. VB는 이미 Vcc 레벨에 있다. 그러므로, 실행 블록 18과 판정 블록 19는 통과된다. 최종적으로, VA가 0V에 있기 때문에 실행 블록 20의 동작을 실행할 필요는 없다. 회로는 이러한 블록들을 통해서 계속해서 순환함으로써, 즉 3, 4, 12, 13, 16, 17, 18, 19, 20 및 21, 그리고 나서 3으로 되돌아감으로써 회로의 최종 상태를 알 수 있다. 이는 어떤 실행 블록들 또는 판정 블록들도 수행시에 변경되지 않기 때문에 안정 상태에 있다.
제1도는 본 발명의 전기적 개략도이다. 이는 N-채널 및 P-채널 전계효과 트랜지스터들, 집적 회로화 커패시터들, 저항기들, 그리고 인버터들을 도시한다. 제1도의 회로는 분기 회로로 나누어져 있다.
RC 필터(90)는 P-채널 커패시터(Q4), N-채널 커패시터(Q3), 및 N-채널 트랜지스터들(Q5, Q16)을 구비한다. 커패시터 Q4는 RC 필터(90)의 Vcc 입력(10)과 출력ㆍ노드(19) 사이에 접속되어 있다. 커패시터 Q3은 RC 필터(90)의 입력 노드(14)와 접지 사이에 접속된다. 트랜지스터 Q5 및 Q16은 RC 필터 (90)의 출력 노드(19)와 접지 사이에서 드레인-드레인 및 소오스-소오스를 병렬 접속된다. 트랜지스터 Q5의 드레인(50)은 출력 노드(19)로 접속된 트랜지스터 Q16의 드레인(51)에 접속된다. 트랜지스터 Q5의 게이트(52)는 입력 노드(14)에 접속된다. 트랜지스터 Q16의 게이트(53)는 RC 필터(90)의 입력(15)으로서 동작한다. 트랜지스터 Q5의 소오스(54)와 트랜지스터 Q16의 소오스(55)는 접지에 공통 접속된다. 출력 노드(19)는 RC 필터(90)의 출력 신호를 파형 세이퍼(91)로 전송하는 상호 접속 라인(40)에 접속된다. 입력 노드(14)는 입력 신호 VA를 RC 필터(90)로 수신하는 라인(44)에 접속된다. RC 필터(90)에 대해 입력(15)의 기능을 수행하는 트랜지스터 Q16의 게이트(53)는 인에이블 및 래치 블록(92)으로부터 입력 신호 VB를 수신하는 라인 42에 접속된다.
VC의 캐리어, 라인(40)은 RC 필터(90)의 출력(19)과 파형 세이퍼(91)의 입력(16)을 접속한다. 파형 세이퍼(91)는 상보 트랜지스터쌍 Q6-Q7, Q8-Q9, Q10-Q11 및 Q12-Q13으로 구성된다. Q6, Q8, Q10 및 Q12는 P-채널 트랜지스터이고 Q7, Q9, Q11 및 Q13은 N-채널 트랜지스터이다. 이러한 상보쌍들은 소정의 폭-대-길이(W/L)비를 갖는다.
이러한 트랜지스터들의 W/L 비는 다음과 같다 :
Q6/Q7은 약 1 : 5
Q8/Q9는 약 15 : 1
Q10/Q11은 약 1 : 5
Q12/Q13은 약 2.5 : 1
트랜지스터 Q7, Q9, Q11 및 Q13의 소오스 61, 67, 73 및 79는 접지에 각각 공통 접속된다. 저항기 R1의 한단자에 부가하여 트랜지스터 Q6 및 Q8의 소오스(56, 62)는 Vcc의 파형을 수신하는 파형 세이퍼(91)의 입력(11)으로서 동작한다. 저항기 R1의 다른 단자는 트랜지스터 Q10 및 Q12의 소오스(68, 74)에 각각 접속된다. 라인(40)상의 신호 VC를 수신하는 파형 세이퍼(91)의 입력 노드(16)는 트랜지스터 Q6 및 Q7의 게이트(57, 60)에 접속된다. 트랜지스터 Q6 및 Q7의 드레인(58, 59)은 라인(80)을 통해서 트랜지스터 Q8 및 Q9의 게이트(63, 66)에 접속된다. 트랜지스터 Q8 및 Q9의 드레인(64, 65)은 라인 81을 통해서 트랜지스터 Q10 및 Q11의 게이트(69, 72)에 각각 접속된다. 트랜지스터 Q10 및 Q11의 드레인(70, 71)은 라인 82을 통해서 트랜지스터 Q12 및 Q13의 게이트(75, 78)에 각각 접속된다. 트랜지스터 Q12 및 Q13의 드레인(76, 77)은 라인 83을 통해서 출력 노드(20)에 접속된다. 출력 라인 83 및 출력 노드 20상의 신호 VD는 직렬 접속된 인버터 I1 및 I2로 공급된다. 출력 라인 84는 전원-온 리세트 신호 PONRST를 전송한다. 출력 노드 20는 입력 17에서 인에이블 및 래치 블록(92)이 신호 VD를 수신하는 라인 41에 접속된다.
인에이블 및 래치 브록(92)는 P-채널 트랜지스터 Q14, N-채널 트랜지스터 Q15 및 N-채널 커패시터 Q17로 구성된다. 트랜지스터 Q14 및 Q15는 트랜지스터 Q14의 W/L과 비교하여 매우 작은 상보쌍을 형성한다. 입력 라인 41은 인에이블 및 래치 블록(92)의 입력 17에 접속된다. 입력 노드 17은 트랜지스터 Q14 및 Q15의 게이트(85, 88)에 각각 접속된다. 트랜지스터 Q14의 소오스(99)는 Vcc의 파형이 수신되는 인에이블 및 래치 블록(92)의 입력(12)에 접속된다. 트랜지스터 Q15의 소오스(89)는 접지에 접속된다. 트랜지스터 Q14 및 Q15의 드레인(86, 87)은 함께 접속되며, 이들은 또한 라인 43을 통해서 인에이블 및 래치 블록(92)의 출력(21)에 접속된다. 커패시터 Q17은 라인 43을 접지로 분로한다. 출력 노드 21는 커패시터 Q7를 통해 접지에 접속된다. 출력(21)상의 신호 VB는 라인 42을 통해서 입력 15에서 RC 필터(90)에 접속된다. VB는 또한 라인 43을 통해서 중간 레벨 기준 발생기(93)의 입력(18)에 접속된다.
중간 레벨 기준 발생기(ILRG)(93)는 입력 18에서 인에이블 및 래치 블록(92)으로부터 라인 43상의 신호를 수신한다. ILRG(93)는 또한 입력(13) 상의 Vcc 파형을 수신한다. ILRG(93)는 3개의 P-채널 트랜지스터 Q18, Q1 및 Q2와 단일 N-채널 트랜지스터 Q19로 구성된다. 입력 18은 트랜지스터 Q19의 게이트(110)와 트랜지스터 Q18의 게이트(101)에 접속된다. 트랜지스터 Q18의 소오스(100)는 입력 13에 접속된다. 트랜지스터 Q18의 드레인(102)은 트랜지스터 Q1의 소오스(103)에 접속된다. 트랜지스터 Q1의 게이트(104)는 노드(112)에 접속된다. 트랜지스터 Q1의 드레인(105) 또한 노드(112)에 접속된다. 트랜지스터 Q2의 소오스(106) 또한 노드(112)에 접속된다. 노드(112)는 라인(44)를 통해서 출력(22)에 접속된다. 트랜지스터 Q2의 N-웰은 노드(112)에 접속된다. 트랜지스터 Q2의 게이트(107)는 접지에 접속된다. 트랜지스터 Q2의 드레인(108) 또한 접지에 접속된다. 트랜지스터 Q19 드레인(111)은 출력(22)에 접속된다. 트랜지스터 Q19의 게이트(110)는 입력(18)에 접속된다. 트랜지스터 Q19의 소오스(109)는 접지에 접속된다. 출력 신호 VA는 출력(22)상에 있으며 라인(44)를 통해서 RC 필터(90)으로 전송된다.
전원-온시에 커패시터 Q4 및 트랜지스터 Q5는 필터(RC 필터(90))로서 기능한다. 노드(14)에서 트랜지스터 Q5의 게이트 전압이 매우 작아서 Q5는 거의 무한의 저항을 갖게되므로 전원-업에서 시상수는 무한으로 된다. 따라서, 라인(40)상의 VC는 커패시터 Q4를 통해서 Vcc의 파형을 근접하게 따른다.
파형 세이퍼(91)는 트랜지스터(Q6-Q13), 저항기(R1) 및 인버터(I1, I2)로 구성된다. 인버터(I1, I2)는 리세트될 회로의 버퍼가 된다. 파형 세이퍼(91)(Q6-Q13)와 인에이블 및 래치 블록(92)(Q14-Q17)의 P-채널 및 N-채널 비율은 VC가 Q7의 VT에 도달하도록 설계된다. 노드(20)과 라인(41)에서의 VD는 급상승하여 Vcc를 근접하게 따른다. 다음에는 노드(21)과 라인(42, 43)에서의 VB가 0V로 세트되어 Q16 및 Q19를 디스에이블한다. 라인(43)상의 0V는 전원-온 개시동안 중간 레벨 기준 발생기(93)(Q1, Q2)를 인에이블 하도록 Q18을 턴온한다. Q18이 턴온될 때, Q1 및 Q2는 고 VT프로세스 코너에서 저 Vcc 기능성을 보증하도록 Vcc의 약 60%에서 라인(44)상의 VA를 세트하는 분압기를 형성한다.
Q3는 VA의 램프비를 조절하는 라인(44) 및 접지 사이의 커패시터이다. VB가 0V로 세트될 때 VA는 전압에서 경사지게 상승하기 시작한다.
라인(44)상의 VA가 Q5의 VT에 도달하자마자, VC는 Q5를 통해 서서히 방전하기 시작한다. Q4 및 Q5로 구성된 RC 필터(90)는 무한대로부터 감소하는 시상수를 갖는다. 라인(44)상의 VA는 Q5가 3극 모드로 가해질 때까지 전압을 계속 증가시키고 라인(40)상의 VC는 접지(시상수=0)로 클램프된다. 따라서 전원-온동안 라인(40)상에 “험프” 파형 VC가 형성된다. 제1도의 저항기 R1은 전원-온시의 스위칭 전류를 최소화하는 전류 리미터로서 제공된다. Q17은 전원-온의 개시때 거의 0V로 VB를 유지하는데 이용된다.
VA가 Q5의 VT에 도달하기 전에, VC는 실질상 Vcc를 따르고 이 기간동안 라인(40)상의 VC전압 레벨은 P-채널 트랜지스터(Q4)의 결합 효율에 의해 결정된다. VA가 Q5의 VT에 도달한 후에, 라인(40)상의 전압 VC는 천천히 떨어지기 시작한다. VC가 Q7의 VT아래에 떨어지자마자 VD및 출력 신호 PONRST는 저레벨로 되고 Q14를 통해 VB는 고레벨로 된다. 이는 또한 Q19 및 Q16을 통해서 0V로 VA및 VC를 래치한다. 이때 라인(42) 상에서 VB에 접속된 Q16은 3극 영역내에 있다. VC는 라인(40)의 VC가 고레벨 또는 저레벨로 결합되는 전원 공급에도 불구하고 Q16을 통해서 0V로 클램프된다.
또한, VB가 Vcc에 있을 때, 중간 레벨 기준 발생기(93)는 리세트 기능이 종료된 후에 대기 전류가 흐르지 않도록 디스에이블 된다. 이는 디바이스의 전원 특성없이 수행된다.
요약하면, 파형 세이퍼(91)는 VC의 험프 파형을 전원-온시에 전체 Vcc 진폭을 갖는 단일-펄스 신호 PONRST로 변환한다. VB는 전원-온 리세트 발생기를 인에이블하고 전원 서어지로 인한 부주의 리세트를 방지하기 위해서 Q16, Q18 및 Q19의 제어를 통해서 인에이블 및 래치 신호로서 제공된다. 이러한 동작들은 자동으로 수행된다. 외부 타이밍 제어는 필요하지 않다. 최소의 리세트 펄스폭은 중간 레벨 기준 발생기(93)를 통해서 동적 RC 시상수를 얻기 위해 Q5의 턴-온 저항을 변조함으로써 얻어진다.

Claims (12)

  1. 공급 전압을 수신하고 제1출력 신호를 제공하는 수신 수단(93)과 ; 상기 공급 전압을 수신하고, 상기 수신 수단(93)에 제2출력 신호를 제공하는 래치 수단(92)과 ; 상기 제1출력 신호, 상기 제2출력 신호 및 상기 공급 전압을 수신하고, 상기 제1출력 신호에 의해 부분적으로 제어되는 전압을 갖는 제3출력 신호를 제공하는 필터 수단(90)과 ; 상기 공급 전압과 상기 제3출력 신호를 수신하고 리세트 펄스를 제공하는 파형 형성 수단(91)을 구비하고, 상기 파형 형성 수단(91)에 결합되어 상기 래치 수단(92)은 상기 리세트 펄스를 수신한 후 상기 제2출력 신호에 의해 상기 수신 수단(93) 및 상기 필터 수단(90)을 디스에이블하는 것을 특징으로 하는 리세트 펄스 공급 회로.
  2. 제1항에 있어서, 상기 수신 수단(93)은 중간 레벨 기준 발생기를 구비하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 래치 수단(92)은 상기 리세트 펄스의 부주의한 발생을 방지하기 위해 사용되는 것을 특징으로 하는 회로.
  4. 제2항에 있어서, 상기 중간 레벨 기준 발생기(93)는 제1형태의 3개의 전계효과 트랜지스터(FET)(Q18, Q1, Q2)와, 제2형태의 하나의 FET(Q19)를 구비하는데, 상기 제1형태의 3개의 FET(Q18, Q1, Q2)는 직렬로 접속되고 ; 상기 제2형태의 FET(Q19)는 상기 3개의 직렬 접속된 FET 중 하나(Q2)와 병렬로 접속되며 ; 상기 제1형태의 FET 중 하나(Q18)는 상기 제2출력 신호가 제1전압 레벨 아래로 떨어질 때 상기 중간 레벨 기준 발생기를 인에이블하며 ; 상기 제2형태의 FET(Q19)는 상기 제2출력 신호가 제2전압 레벨을 초과할 때 상기 중간 레벨 기준 발생기를 디스에이블하는 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 상기 필터 수단은 제1 FET(Q5), 제2 FET(Q16)은, 제1커패시터(Q3) 및 제2커패시터(Q4)로 구성된 RC 필터를 구비하는데, 상기 제1 및 제2 FET(Q5, Q16)은 병렬로 접속되며 ; 상기 제1커패시터(Q3)은 상기 제1 FET(Q5)의 게이트(52)와 저전압 레벨의 단자 사이에 접속되고 ; 상기 제2 커패시터(Q4)는 상기 공급 전압의 단자(10)와 상기 제1 및 제2 FET(Q5, Q16)의 드레인(50, 51) 사이에 접속되며 ; 상기 제1 FET(Q5)의 게이트(52)는 상기 제1출력 신호를 수신하고 ; 상기 제2 FET(Q16)의 게이트(53)는 상기 제2출력 신호를 수신하는 것을 특징으로 하는 회로.
  6. 제3항에 있어서, 상기 파형 형성 수단(91)은 제1형태의 FET이 제2형태의 FET과 직렬로 결합하는 것에 의해 각각 구성되는 4개의 상보형 FET 쌍(Q6, Q7), (Q8, Q9), (Q10, Q11), (Q12, Q13)을 구비하는데, 상기 4개의 상보형 쌍들은 상기 공급 전압의 단자와 저전압 레벨의 단자 사이에 병렬로 접속되며 ; 제1의 상기 상보형 쌍(Q6, Q7)의 게이트(57, 60)는 상기 제3출력 신호를 수신하고 ; 상기 제1상보형 쌍(Q6, Q7)의 드레인(58, 59)은 제2의 상기 상보형 쌍(Q8, Q9)의 게이트(63, 66)에 접속되며 ; 상기 제2상보형 쌍(Q8, Q9)의 드레인(64, 65)은 제3의 상기 상보형 쌍(Q10, Q11)의 게이트(69, 72)에 접속되고 ; 상기 제3상보형 쌍(Q10, Q11)의 드레인(70, 71)은 제4의 상기 상보형 쌍(Q12, Q13)의 게이트(75, 78)에 접속되며 ; 상기 제4상보형 쌍(Q12, Q13)의 드레인(76, 77)은 상기 리세트 펄스를 제공하고 ; 상기 리세트 펄스는 상기 제3출력 신호가 제1전압 레벨 아래에 있을 때 상기 저 저전압 레벨로 세트되며 ; 상기 리세트 펄스는 상기 제3출력 신호가 상기 제1전압 레벨위에 있을 때 상기 공급 전압과 거의 동일한 것을 특징으로 하는 회로.
  7. 제3항에 있어서, 상기 래치 수단은 제1형태의 FET(Q14), 제2형태의 FET(Q15) 및 커패시터(Q17)를 구비하는데, 상기 FET(Q14, Q15)은 상기 공급 전압의 단자와 저전압 레벨의 단자 사이에 직렬로 접속되며 ; 상기 커패시터(Q17)는 상기 FET(Q14, Q15)의 드레인(86, 87)에 접속되고 ; 상기 FET(Q14, Q15)의 게이트(85, 88)는 상기 리세트 펄스를 수신하며 ; 상기 FET의 드레인(86, 87)은 상기 제2출력 신호를 제공하고 ; 상기 제2출력 신호는 상기 리세트 펄스가 제1전압 레벨위에 있을 때 상기 저전압 레벨에 있으며 ; 상기 제2출력 신호를 상기 리세트 펄스가 상기 제1전압 레벨에 도달하기 전에 상기 제1출력 신호와 일치하는 것을 특징으로 하는 회로.
  8. 제6항에 있어서, 상기 상보형 쌍들중 두 쌍(Q10, Q11), (Q12, Q13)은 저항기(R1)를 통해서 상기 공급 전압의 단자에 접속되는 것을 특징으로 하는 회로.
  9. 제6항에 있어서, 직렬 접속된 제1인버터(I1) 및 제2인버터(I2)를 추가로 포함하고, 상기 파형 형성 수단(91)은 상기 제1인버터(I1)에 접속되고 상기 리세트 펄스를 상기 제1인버터(I1)에 제공하는 것을 특징으로 하는 회로.
  10. 제4항에 있어서, 상기 필터 수단(90)은 제5FET(Q5), 제6 FET(Q16) 및 커패시터(Q4)로 구성된 RC 필터를 구비하는데, 상기 제5 및 제6 FET(Q5, Q16)은 병렬로 접속되고 ; 상기 제5 및 제6 FET(Q5, Q16)의 소오스(54, 55)는 저전압 레벨에 있는 제1단자에 접속되며 ; 상기 커패시터(Q4)는 상기 공급 전압 레벨에 있는 제2단자와 상기 제5 및 제6 FET(Q5, Q16)의 드레인(50, 51) 사이에 접속되고 ; 상기 제5 FET(Q5)의 게이트(52)는 상기 제1출력 신호를 수신하며 ; 상기 제5 FET(Q16)의 게이트(53)는 상기 제2출력 신호를 수신하는 것을 특징으로 하는 회로.
  11. 제10항에 있어서, 상기 파형 형성 수단은 제1형태의 FET이 제2형태의 FET과 직렬로 결합하는 것에 의해 각각 구성되는 4개의 상보형 FET 쌍을 구비하는데, 상기 4개의 상보형 쌍은 상기 제1단자와 제2단자 사이에 병렬로 접속되고 ; 제1의 상기 상보형 쌍(Q6, Q7)의 게이트(57, 60)는 상기 제3출력 신호를 수신하며 ; 상기 제1상보형 쌍(Q6, Q7)의 드레인(58, 59)은 제2의 상기 상보형 쌍(Q8, Q9)의 게이트(63, 66)에 접속되고 ; 상기 제2상보형 쌍(Q8, Q9)의 드레인(64, 65)은 제3의 상기 상보형 쌍(Q10, Q11)의 게이트(69, 72)에 접속되며 ; 상기 제3상보형 쌍(Q10, Q11)의 드레인(70, 71)은 제4의 상기 상보형 쌍(Q12, Q13)의 게이트(75, 78)에 접속되고 ; 상기 제4상보형 쌍(Q12, Q13)의 드레인(76, 77)은 상기 리세트 펄스를 제공하며 ; 상기 리세트 펄스는 상기 제3출력 신호가 제1전압 레벨 아래에 있을 때 상기 저전압 레벨로 세트되고 ; 상기 리세트 펄스는 상기 제3출력 신호가 상기 제1전압 레벨위에 있을때 상기 공급 전압과 거의 동일한 것을 특징으로 하는 회로.
  12. 제11항에 있어서, 상기 래치 수단(92)은 제2커패시터(Q17) 및 제5상보형 FET 쌍(Q14, Q15)을 구비하는데, 상기 제5상보형 FET 쌍(Q14, Q15)은 상기 제1단자와 제2단자 사이에 접속되고 ; 상기 제2커패시터(Q17)는 상기 제5상보형 FET쌍(Q14, Q15)의 드레인(86, 87)에 접속되며 ; 제5상보형 FET쌍(Q14, Q15)의 게이트(85, 88)는 상기 리세트 펄스를 수신하고 ; 상기 제5상보형 FET 쌍(Q14, Q15)의 드레인(86, 87)은 상기 제2출력 신호를 제공하며 ; 상기 제2출력 신호는 상기 리세트 펄스가 제1전압 레벨 위에 있을 때 상기 저전압 레벨에 있고 ; 상기 제2출력 신호는 상기 리세트 펄스가 상기 제1전압 레벨에 도달하기 전에 상기 제1출력 신호와 일치하는 것을 특징으로 하는 회로.
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