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KR930020736A - 접합 항복 전압(junction breakdown voltage)을 높이는 CMOS 제조방법 - Google Patents

접합 항복 전압(junction breakdown voltage)을 높이는 CMOS 제조방법 Download PDF

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KR930020736A
KR930020736A KR1019920005393A KR920005393A KR930020736A KR 930020736 A KR930020736 A KR 930020736A KR 1019920005393 A KR1019920005393 A KR 1019920005393A KR 920005393 A KR920005393 A KR 920005393A KR 930020736 A KR930020736 A KR 930020736A
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엄재철
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김주용
현대전자산업 주식회사
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

본 발명은 접합 항복 전압을 증가시키는 CMOS제작방법에 관한 것으로,n+활성영역과 p+활성영역과 n+필드 스톱 임플랜트 영역, 그리고 p+활성영역과 n+필등 스톱 임플랜트 영영기 직접 만나지 않도록 n- 스페이서 내에는 n+활성영역을, p-스페이서 내에는 p+활성영역을 각각 마스크 패턴함으로서 접합항복 전압을 높이는 것으로 반도체 기판(1)에 p-웰(2)과, n-웰(3)을 형성하는 제1공정, 상기 제1공정후에 각소자의 격리특성을 향상시키기 위해 n+및 p+필드스톱 임플랜트(4,5)를주입하여 격리시키는 제2공정, 상기 제2공정후에 NMOS 및 PMOS의 게이트 산화막(7) 및 게이트(6)를 형성하는 제3공정, 상기 제3공정후에 상기 n-웰상(3)포토레지스트를 입히고 p-웰(2)에 n-불순물을 주입하는 제4공정, 상기 제4공정후에 상기 p-웰(2)상에 포토레지스틀 입히고 상기 n-웰(3)에 p-불순물을 주입하는 제5공정, 상기 제5공정후에 상기 n-웰(3)에 포토레지스트를 입히고 상기 p-웰(2)의 n-활성영역(16) 안쪽으로 n+불순물을 주입하는 제6공정, 상기 제6공정후에 상기 p-웰(2)상에 포토레지스트를 입히고 상기 n-웰(3)의 p-활성영역(17) 안쪽으로 p+불순물을 주입하는 제7공정, 상기 제7공정후에 산화물(18)을 도포하는 제8공정, 상기 제8공정후에 상기 n+및 p+활성영역(9,10)에 금속 접촉을 하도록 마스크 패턴하여 상기 산화물(18)을 식각하는 제9공정, 및 상기 산화물(18)을 식각한 후에 금속(11)을 접촉시키는 제10공정에 의해 이루어지는 것을 특징으로 한다.

Description

접합 항복 전압(junction breakdown voltage)을 높이는 CMOS 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 트랜지스터 제작공정도이다.
제4도는 계단형 접합에 있어서 불순물 농도 대비 어밸런치(avalanche)항복 전압 그래프이다.

Claims (5)

  1. 접합 항복 전압을 높이는 CMOS 제조방법에 있어서, 반도체 기판(1)에 p-웰(2)과 n-웰(3)을 형성하는 제1공정, 상기 제1공정후에 각소자의 격리특성을 향상시키기 위해 n+및 p+필드스톱 임플랜트(4,5)를주입하여 격리시키는 제2공정, 상기 제2공정후에 NMOS 및 PMOS의 게이트 산화막(7) 및 게이트(6)를 형성하는 제3공정, 상기 제3공정후에 상기 n-웰(3)포토레지스트(18)를 형성하는 제3공정, 상기 제3공정 후에 상기 n-웰상(3)에 포토레지스트를 입히고 p-웰(2)에 n-불순물을 주입하는 제4공정, 상기 제4공정후에 상기 p-웰(2)상에 포토레지스틀 입히고 상기 n-웰(3)에 p-불순물을 주입하는 제5공정, 상기 제5공정후에 상기 n-웰(3)에 포토레지스트를 입히고 상기 p-웰(2)의 n-활성영역(16) 안쪽으로 n+불순물을 주입하는 제6공정, 상기 제6공정후에 상기 p-웰(2)상에 포토레지스트를 입히고 상기 n-웰(3)의 p-활성영역(17) 안쪽으로 p+불순물을 주입하는 제7공정, 상기 제7공정후에 산화물(18)을 도포하는 제8공정, 상기 제8공정후에 상기 n+및 p+활성영역(9,10)에 금속 접촉을 하도록 마스크 패턴하여 상기 산화물(18)을 식각하는 제9공정, 및 상기 산화물(18)을 식각한 후에 금속(11)을 접촉시키는 소오스 및 드레인을 형성하는 제10공정에 의해 이루어지는 것을 특징으로 하는 CMOS 제조방법.
  2. 제1항에 있어서, 제6공정 및 제7공정에서 형성되는 n+활성영역(9)과 p+활성영역(10)의 접합깊이가 n-활성영역(16)과 p-활성영역(17)의 깊이보다 각각 더 큰 것을 특징으로 하는 CMOS제조방법.
  3. 제1항에 있어서, 상기 제4,5공정의 n-활성영역(16),p-활성영역(17)형성공정과 상기 제6,7의 n+활성영역(9), p+활성영역(10) 형성공정의 순서가 바뀌는 것을 특징으로 하는 CMOS 제조방법.
  4. 제1항에 있어서, 상기 반도체 기판(1)은 n형 기판인 것을 특징으로 하는 CMOS 제조방법.
  5. 제1항에 있어서, 상기 반도체 기판(1)은 p형 기판인 것을 특징으로 하는 CMOS제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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