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KR930004714B1 - 기판으로부터 전기절연된 반도체막의 제조방법 - Google Patents

기판으로부터 전기절연된 반도체막의 제조방법 Download PDF

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KR930004714B1
KR930004714B1 KR1019890017960A KR890017960A KR930004714B1 KR 930004714 B1 KR930004714 B1 KR 930004714B1 KR 1019890017960 A KR1019890017960 A KR 1019890017960A KR 890017960 A KR890017960 A KR 890017960A KR 930004714 B1 KR930004714 B1 KR 930004714B1
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Abstract

내용 없음.

Description

기판으로부터 전기절연된 반도체막의 제조방법
제1도는 SiC막과 기판을 비도우프(nondoped)Sic막으로 절연시킨 종래기술의 반도체기판의 개략횡단면도.
제2도는 SiC막과 기판을 Pn접합에 의하여 절연시킨 종래 기술의 또 다른 반도체기판의 개략횡단면도.
제3도는 SiC막과 기판을 이산화실리콘막으로 절연시킨 또다른 종래 기술에 의한 반도체기판의 구조와 그 제조단계를 나타내는 도면.
제3a도는 제1 Si기판상에 형성되어 SiO2막으로 도포되는 SiC막을 나타내는 도면.
제3b도는 그위에 SiO2막이 형성될 제2실리콘기판을 나타내는 도면.
제3c도는 교류전압을 걸어줌으로서 상기 두 기판이 어떻게 접착되는가를 나타내는 도면.
제3d도는 상기 제1실리콘기판이 식각되고, SiC막이 노출된 상태를 나타내는 개략도.
제4도는 본 발명에 의해 제조된 기판의 기초구조의 횡단면도.
제5도는 본 발명에 의한 반도체기판의 제조단계도.
제5a도는 제1실리콘기판상에 SiC막을 형성한 상태의 횡단면도.
제5b도는 기판을 지그(jig)로 고정하고 제1실리콘기판의 밑면을 식각하여 SiC막의 밑면을 노출시킨 상태를 나타내는 도면.
제5c도는 상기 SiC막의 밑면에 SiO2막을 증착하고 지그에서 분리한 상태를 나타내는 도면.
제5d도는 상기 기판을 제2실리콘기판상에 올려놓고 교류전압을 걸어서 서로 접착시키는 공정을 나타내는 도면.
제5e도는 상기 SiC기판내에 상보형 FET를 형성시킨 상태의 횡단면도.
본 발명은 반도체소자를 제조하기위한 반도체막의 제조방법에 관한것이며, 보다 구체적으로는 그 형성용기판과 전기적으로 절연시켜 에피택셜(epitaxial) 성장시킨 반도체막의 제조방법에 관한 것이다.
최근, 고온 또는 고방사능의 악조건하에서 사용할 수 있는 반도체장치에 대한 요구가 증대되고 있다. 특히, 우주기기, 원자로기기, 엔젠제어등의 공업분야에서 상기 요구가 높다. 이러한 요구에 부응하는 반도체장치의 재료로서 탄화실리콘(SiC)이 있다. 실리콘의 경우 약 200℃에서 반도체의 성질을 상실하는 것에 반해, 탄화실리콘의 경우는 600℃이상의 온도에서 반도체성질을 나타내는 것으로 알려져 있다. 탄화실리콘은 방사선에 대한 내성면에서도 통상의 반도체재료에 비해서 우수하다.
그러나, 탄화실리콘은 대형 단결정 덩어리(ingot)로 성장시키기가 어려우므로 실리콘과 같은 기판상에 헤테로에피택셜(heteroepitaxial)성장시킨다. 반도체소자를 형성하려면 헤테로에피택셜성장시킨 SiC를 상기 기판과 전기적으로 절연시킬 필요가 있다. 이러한 절연은 전계효과 트랜지스터(FET)와 같은 플레너형(planer type)소자의 제조에 특히 우수하다. 헤테로 에피택셜 성장시킨 탄화실로콘의 기판과의 절연은 통상하기와 같이 행한다.
제1도는 종래의 SiC기판구조의 개략도이다. 두께 3~6㎛의 비도우프 SiC(2)를 실리콘기판(1)상에 형성하고 원하는 도전형의 SiC막(3)를 상기 비도오프 SiC막(2)상에 형성한다. 상기 SiC막(3)과 실리콘기판(1)은 비저항치가 매우 높은 비도우프 SiC막(2)으로 절연한다. 그러나, 상기 방법은 몇가지 단점이 있다.
첫째, 두꺼운 비도우프 SiC막(2)를 형성하는데 꽤 장시간이 소요된다. 또한, 온도가 300℃이상 고온이 되면, 상기 비도우프 SiC의 비저항이 저하된다. 즉, 고온에서 동작가능한 탄화실리콘 소자의 중요한 성질이 상실된다. Meterials Research Society의 Mat. Res. Soc. Symp. Proc. Vol. 116, 1988에 기재된 T.Eshita등에 의한 “LOW-TEMPERATURE HETEROEPITAXY OF β-SiC ON Si(111) SUB-STRAES”에 상기 소자에 대해 보다 구체적인 내용이 기재되어 있다.
SiC막을 실리콘기판과 절연시키는 또다른 방법으로서는 제2도에 나타난 바와같이, pn접합을 사용하는 것이다. 실리콘기판(1)상에 n형 SiC막(4)과 p형 SiC막(5)을 차례로 성장시킨다. n형 SiC막(4)과 P형 SiC(5)사이에 형성된 pn접합에 의해, 상층 SiC막(5)은 기판(1)과 절연된다. 그러나, pn접합에 의한 절연효과는 300℃이상의 고온에서 소실되므로, 상기 방법도 고온에서 동작가능한 소자의 제조에는 사용할 수 없다.
제3도는 또다른 절연방법을 나타낸다. 이 방법에서는 제3a도에 나타난 바와같이 SiC막(6)과 이산화실리콘(SiC2)막(7)을 순차적으로 실리콘기판(1)상에 형성한다. 제3b도에 나타난 바와같이, 제2 Si기판(1')을 준비하고, 이 위에 열산화에 의해 SiO2(7')를 형성한다. 이들 기판들을 제3c도에 나타난 바와같이, SiC2막(7)과 (7')가 서로 맞닿도록 적층하고 상기 두 기판(1)과 (1')간에 교류전압을 걸어준다. 이 방법에 의하여, 상기 두 SiO2막(7)과 (7')이 서로 접착되어 단일 SiO2막(7)으로 된다. 이후, 제3d도에 나타난 바와 같이, 식각 또는 연마하여 상층의 SiO2기판(1)을 제거한다.
제3도의 방법에 의하여, SiC막(6)과 SiO2막(7)이 절연된다. 따라서 상당한 고온에서도 SiC막과 제2기판(1')의 절연이 유지된다. 그러나, 상기 방법도 한가지 결함이 있다. 즉, 제3d도의 SiC막(6)의 윗표면(8)은, 상기 제거된 Si기판(1)과 직접 접촉되었던 표면임을 주목해야 한다(제3a도 참조). 그러나, 헤테로에피택셜 성장시킨 SiC결정체는 기판과의 계면에 수많은 결정결함을 갖는다. 즉, 상기 SiC막(6)의 윗표면(8)과 밀접한 부분에는 전이(dislocation)등의 결정결함이 많다. 따라서, 이러한 SiC막에 소자들을 형성할 때 훌륭한 전기적 특성을 얻기가 어려우며, 소자의 제조수율이 저하된다.
상기 결정체내에서의 위치가 상기 새로 성장시킨 결정과 기판간의 계면을 벗어난 위치에서는 결정결함의 밀도가 급격히 저하되는 것으로 알려져 있다.예를들어, 실리콘 기판상에 헤테로에피택셜 성장시킨 SiC결정체의 경우, 기판표면으로부터 0.2㎛정도되는 부분에서의 결정결함밀도는 약 1×1010/cm2이나, 상기 계면으로부터 1㎛정도되는 부분에서의 밀도는 약 106/cm2로 저하된다. 따라서, 기판과의 계면으로부터 미소한 간격을 두고 성장되는 결정체를 사용하는 것이 가능하다면 상기 결정결함의 문제는 대폭 개선된다.
그러므로, 본 발명의 목적은 400℃이상의 온도에서도 절연이 유지되도록 기판과 절연시켜 탄화실리콘막을 제조하는 방법을 제공하는데 있다.
본 발명의 또 한 목적은 그 기판과 전기 절연된 탄화실리콘막의 제조방법으로서, 상기 탄화실리콘막에 반도체소자가 형성될 부분에 결정결함이 없는 것이 특징인 탄화실리콘막의 제조방법을 제공하는데 있다.
본 발명의 또다른 목적은 400℃이상의 고온에서 동작가능한 반도체소자 제조용 탄화실리콘막을 제공하는데 있다.
본 발명의 또다른 목적은 고온에서일지라도 절연된 기판상에 탄화실리콘의 큰 단결정을 형성할 수 있는 반도체막의 제조방법을 제공하는데 있다.
상기 목적들은 SiC막을 기판상에 형성하고 SiC막쪽의 반대편의 기판밑면을 식각하고, 기판의 식각부분에 접촉되었던 SiC막의 밑면에 절연막을 형성한후, 이 절연막에 제2기판을 접착시키므로써 달성된다.
본 발명에 의하면, 두께가 약 500㎛인 제1실리콘기판을 제조하고 원하는 도전형의 SiC막을 이 제1실리콘기판상에 원하는 두께만큼 헤테로에피택셜 성장한다. 기판을 지그로 고정하고 상기 SiC막과 반대쪽 방향에서 상기 제1실리콘기판을 식각한다. 이 식각에 의해 제1실리콘기판과 접촉되었던 SiC막의 밑표면이 노출되고, 식각안된 실리콘기판의 잔류된다. 이 잔류된 실리콘기판의 주변부는 두께가 매우 얇은 SiC막을 지지하는 보호링(guard ring)이 된다. 이후, 화학증기증착법(CVD)에 의하여, 상기 SiC막의 밑면에 충분한 막두께를 갖는 이산화실리콘(SiO2)막을 형성한다. 이후, 제2실리콘기판을 제조하고, 상기 SiO2막과 제2실리콘기판이 맞닿도록 상기 SiC막을 제2실리콘기판상에 적층한다. 교류전압을 걸어서 상기 SiC막과 제2실리콘기판을 서로 접착시킨다.
상기의 방법에 의하여, 제1실리콘기판(이미 식각제거된)에 밀접되어 형성되었던 SiC막의 부분, 즉 결정결함을 포함하고 있는 부분이 SiC막의 표면에 대해 심층부에 위치된다. 그리고, 제1실리콘기판과 격리 형성된 SiC막의 윗표면 부분에는 결정결함이 없으며, 따라서 반도체소자 형성에 바람직하다.
상기와 같은 반도체막의 제조방법은 SiC막의 경우에만 적용이 국한되지 않으며, 어떤 다른 반도체재료에도 적용할 수 있다. Ⅲ-Ⅴ및 Ⅱ-Ⅳ족 화합물 반도체와 같은 대형 단결정의 형성이 어려운 재료의 기판제조에 특히 효과적이다.
본 발명의 기타목적 및 이점들을 첨부도면 및 하기의 설명, 청구범위로부터 명백히 알 수 있다. 도면에서, 동일 또는 유사참조번호는 동일 또는 대응부위를 나타낸다.
제4도는 본 발명에 의해 제조된 기판의 기초구조의 개략횡단면도이다. SiC막(6)과 실리콘기판(1')은 이 산화실리콘막(7)에 의해 절연된다. 그러므로, 1,000℃이상의 온도에서도 상기 SiC막(6)이 안정하게 절연된다. 이러한 기판의 구조는 제3d도의 것과 유사하게 보이나, 하기의 두 기판에서 뚜렷한 차이점이 있다.
첫째, 본 발명의 SiC막(6)의 윗표면(8')은 SiC기판(6)이 형성된 실리콘기판에 접촉하지 않는 표면이다. 즉, 후술되는 바와같이, SiC의 성장은 상기 SiC막(6)의 밑표면(9)부터 개시되며, 따라서 상기 윗표면(8')은 상기 SiC기판(6)이 형성된 실리콘기판에 접촉하지 않는 표면이다. 즉, 후술되는 바와같이, SiC의 성장은 상기 SiC막(6)의 밑표면(9)부터 개시되며, 따라서 상기 윗표면(8')은 상기 SiC막(6)의 헤테로에피택셜 성장과정중 최후에 형성된 표면이다. 따라서, 기판과 성장된 결정간에 격자상수의 부정합에 기인한 결정결함은, 상기 SiC막의 밑표면(9)과 밀접한 부분에 대부분 집중된다. 이것은 본 발명이 제3d도의 종래 기술에 의한 기판과 구별되는 가장 중요한 잇점이다. 즉, 제3d도의 기판은 SiC막 (6)의 윗표면(8)에 밀접한 결정의 상층부에 수많은 결정결함을 갖는다. 그러므로, 본 발명의 SiC기판은, 종래의 어떠한 기판제조방법에 비해서도 다양한 반도체소자형성에 바람직하다.
둘째, 제4도에서 알 수 있듯이, 기판 주변부가 보호링(10)에 의해 지지된다. 따라서, 다양한 반도체 프로세스 중 기판을 취급하기가 용이하다. 이 보호링없이는 기판이 너무 얇고 약해서 취급할 수 없다. 이 보호링(10)위의 SiC막(6)의 주변부는 이산화실리콘막(7)으로 절연되지 않기 때문에, 반도체소자 형성용 영역으로 사용되지 않는다. 그러나, 상기 주변부는 반도체제조공정에 유용하다. 예를들어, 반도체 소자 제조 공정중 마스크 정렬시 다양한 마크(mark)가 필요하며, 이들 마크가 보호링(10) 위의 상기 주변부에 형성되고, SiC막(6)과 실리콘기판(1')이 이산화실리콘막(7)에 의해 절연된 중앙부에 반도체소자가 형성된다.
상기 SiC기판내에 소자를 형성하는 전공정이 종료된 후에는 기판의 중앙부와 보호링(10)간의 좁은 간극부(11)을 식각하거나 단순히 브레이킹(braking)하여 보호링(10)을 쉽게 제거할 수 있다. 상기 브레이킹은 보호링(10)을 실리콘기판(1')쪽으로 힘을 가하므로써 쉽게 행할 수 있다. SiC막의 중앙부는 상기 브레이킹에 의해 훼손되지 않는다. 왜냐하면, SiC막(6)과 SiO2막(7)의 두께가 예를들어 1~2㎛정도로 매우 얇고, 상기 간극부가 1mm 이하 정도로 매우 좁으며, 상기 SiC막이 실리콘기판(1)에 견고히 접착되어 있기 때문이다.
본 발명에 의한 SiC기판 제조방법을 하기에 설명한다. 먼저, 예를들어 두께 500㎛, 폭 10cm의 제1실리콘기판(1)을 제조한다. 그리고 제5a도에 나타난 바와같이, 원하는 도전형을 갖는 두께 3,000Å~1㎛의 SiC막(6)을 화학증기증착법(CVD)으로 헤테로에피택셜 성장시킨다. 성장된 SiC막(6)의 도전형과 비저항은 CVD처리중 공급되는 PH3, B2H6, AL(CH3) 등의 함량을 조정하여 조절한다.
상기 CVD처리는 통상적인 것이고, 본 발명과 명백한 관련성이 있는것은 아니므로, 구체적 설명은 생략한다. 그 구체적 설명에 대한 참조문헌으로 전술한 바 있는 Eshita 등의 논문 또는 Solid-state Science and Technology pp. 1255-1260 1988. 5. Jour Electrochem, Soc.에 기재된 Y. Furumura등에 의한 “Heteroepitaxial β-SiC on Si”을 들 수 있다.
상기 SiC막(6)이 상기 제1실리콘기판(1)상에 형성되므로, 제1실리콘기판(1)과 접촉하는 밑표면(9)에 밀접한 부분에는 수많은 결정결함이 있는 반면, 윗표면(8')에 밀접한 SiC막(6)의 상층부분은 상기 결정결함을 갖지 않음을 주목해야 한다.
제5a도에 나타난 기판을 제5b도에 나타난 바와같이 지그(12)로 고정한다. 제5b는 상기 기판을 지그하는 지그의 개략횡단면도이다. 이 지그)12)는 테플론(플로테트라 플루오르에틸렌)수지로 만들어지며, 캡(12a), 보텀스크류(bottom screw)(12b)와 마스크링(12c)으로 구성된다. 상기 캡(12a)은 평저 셀로우 실린더(flat bottomed shallow cylinder)모양이며, 상기 기판을 내포 지지하기에 충분한 직경을 갖는다. 예를들어 상기 캡의 높이는 10mm이고, 외경은 12cm이고, 내경은 11cm이다. 그리고, 상기 캡의 평저(13)의 두께는 약 5mm이다. 상기 캡실린더(12a)의 내주면에는 스크류가 장치되고, 이 스크류에 상기 보텀 스크류(12b)가 결합된다. 이 보텀스크류(12b)는 또한 약10mm높이의 평저 셀로우 실린더 모양이다. 이 보텀 스크류(12b)의 평저의 중앙에는 하나의 구멍이 형성된다. 이 보텀 스크류의 밑면의 두께는 약 8mm이고, 상기 구멍의 직경은 예를들어 8cm이다. 그러므로, 상기 보텀 스크류(12b)의 횡단면은 제5b도에 나타난 바와같이 L형이다.
상기 마스크링(12c)은 약 3mm두께의 와셔(washer)이며, 그 외경과 내경은 상기 보텀 스크류(12b)의 내경과 보텀스크류의 상기 구멍직경과 각각 같다.
제5b도에 나타난 바와같이, 상기 기판을 상기 SiC막(6)의 윗표면(8')과 맞닿은 지그(12)에 의해, 상기캡(12a)의 내부측 밑면에 고정하며, 보텀 스크류(12b)와 마스크링(12c)에 의해 지그에 압착한다. 기판이 지그(12)에 고정되면, 상기 제1실리콘기판(1)의 주변부분이 마스크링(12c)에 의해 마스크(mask)되고, 마스크링(12c)의 구멍을 통해 노출된 제1실리콘기판의 밑표면을 제외하고는 기판표면이 외부와 밀폐된다.
이후, 기판을 고정한 지그를 식각제에 침지시키고 상기 제1실리콘기판(1)을 그 밑면에서부터 상기 SiC막(6)의 밑표면(9)이 노출될때까지 식각 제거한다. 제5도는 상기 제1실리콘기판이 상기 마스크링(12c)으로 덮힌 주변부분만 남고 식각제거된 상태를 나타낸다. 상기 식각처리용 식각제로는 불화수소산(HF)과 질산(HNO3)과 초산(CH3COOH)의 혼합물이 효과적이다.
상기 지그(12)를 떼어내면, 제1실리콘기판(1)의 주변부분이 잔류되어 보호링(10)이 된다. 이후, 상기 SiC막(6)의 밑표면(9)를 이산화 실리콘막으로 증착한다. 열산화에 의해 상기 전면에 두께 500~5,000Å의 제1 SiO2막(14a)을 형성하고, 그 하면에 CVD법에 의하여 두께 1~3㎛의 제2 SiO2막(14b)을 증착한다. 이 제2 SiO2막(14b)의 형성은 예를들어 플라즈마 기상증착법(plasmagas deposition method)등의 다른 방법에 의해서도 행할 수 있다. 상기와 같이 함으로써, 제5c도에 나타난 바와같이, SiO2막(14)이 상기 SiC막(6)의 밑면에 밀착되어 형성된다. 상기 단계에서, SiC막(6)의 윗표면(8')상의 SiO2(14a')을 제거할수 있으나, 차후 공정에서 SiC막에 소자를 형성할때까지는 SiC막(6)의 보호를 위해서 남겨두는 것이 좋다. 제5d도와 5e도등의 이후 단계의 도면들에서, 상기 SiO2막(14a')을 편의상 생략한다.
다음 두께가 약 500㎛이고, 그 직경이 보호링(10)의 내경보다 약간 작은 제2실리콘기판(1')을 준비한다. 상기 SiO2막(14)과 제2실리콘기판(1')이 맞닿도록 제5c도의 기판을 제2실리콘기판(1')에 적층한다.
그리고, 제5d도와 같이 600~900℃의 온도하에서 폭 200ms, 펄스간격 500ms인 약 600볼트의 교류전압을 SiC막(6)과 제2실리콘기판(1')간에 약 30분동안 인가한다. 이 처리에 의해 제2실리콘기판(1')과 SiC기판(6)이 이산화실리콘막(14)를 매개로 하여 접착된다. 이 접착처리후, 기판을 약 1,1000℃에서 약 30분간 열처리한다. 이 접착처리는 본 기술분야에서 통상적인 것이므로 상세한 설명은 생략한다. 이에 대한 구체적 내용은 예를들어 870 IEDM 87, IEEE, 1987에 발표된 H, 고또우등에 의한 “Soft Error Rate of 64kSOI-DRAM”에 기재된 것이 있다. 결과적으로 제4도에 나타난 바와같은 SiC기판이 완성된다.
본 발명에 의해 제조된 상기 SiC기판의 응용예가 제5e도에 나타나 있다. 이 도면은 본 발명의 SiC막(15)에 형성된 상보형 FET들의 횡단면을 개략적으로 나타낸다. SiO2막(17)에 의해, n형 웰(well)(16)이 p형기판(15)과 분리된다. 참조번호(18)과 (19)는 n채널 및 p채널 FET의 당해 위치에 형성된 게이트 산화물막들을 나타낸다.
참조번호(20) 및 (21)과, (22)및 (23)은 상기 n채널 FET와 p채널 FET의 각각의 소오스 및 드레인영역을 나타낸다. 이러한 구성은 아주 통상적인 것이며, 그 형성방법 또한 통상적인 것이므로, 구체적인 설명은 생략한다. 때문에 제5e도는 단지 응용예이며, 본 발명과 분명한 관련성이 있는것은 아니다.
본 발명의 SiC기판을 사용하여 제조한 FET는 400℃이상의 온도에서 동작이 가능하다. 이러한 소자는 종래기술에 의한 어떠한 SiC기판을 사용해서도 제조할 수 없을 것이다.
본 명세서는 절연된 실리콘기판상에 SiC막을 형성하는 방법에 대하여 제안한 것이다. 그러나, 비소화 칼륨, Ⅲ-Ⅴ 또는 Ⅱ-Ⅳ족 화합물등과 같이, 대형 결정을 만들기 어려운 다른 물질의 막을 절연된 기판상에 형성하기 위해 본 방법을 사용할 수 있음은 명백하다. 단하나의 실시예만을 기술하였으나, 본 발명의 범위를 벗어나지 않는한, 다른 실시예 및 변형예가 가능할 것이다. 예를들어, 상기 제2실리콘기판과 상기 SiC막과의 접착을 매개하는 이산화실리콘막을 제2실리콘기판상에 형성할 수 있고, 상기 SiC막을 지지하는 기판을 폴리실리콘등의 다른 재료로 대체할 수도 있으며, 상기 제1기판의 식각제거시 기판을 고정하는 지그의 재료 및 형태를 다른 형태 또는 재료로 대체할 수도 있다.
그러므로, 전술한 실시예는 단지 설명을 위한 것이며, 한정하기 위한 것은 아니다. 따라서, 청구범위와 등가의 범위에 속하는 모든 변형예도 청구범위에 포함된다.

Claims (13)

  1. 반도체막 형성용 반도체기판으로부터 전기절연된 반도체막의 제조방법으로서, (a) 제1반도체기판(1)을 제조하는 단계, (b) 상기 제1반도체기판(1)상에 상기 반도체막(6)을 헤테로에피택셜 성장시키는 단계, (c) 상기 반도체막(6)의 밑표면이 노출될때까지, 상기 제1반도체기판(1)측으로부터 상기 제1반도체기판(1)을 식각 제거하는 단계와, 상기 밑표면은 상기 제1반도체기판이 식각 제거되기까지는 이 제1반도체기판과 접촉되어 있는 표면이며, (d) 상기 반도체막(6)의 밑표면상에 절연막(7)을 형성하는 단계 ; (e) 제2반도체기판(1')을 준비하는 단계 및 (f) 상기 제2반도체기판(1')과 상기 반도체막(6)을 상기 절연막(7)을 매개로 하여 접착시키는 단계로 구성된 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  2. 제1항에 있어서, 상기 반도체막(6)이 탄화실리콘(SiC)막인 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2반도체기판(1, 1')이 실리콘기판인 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 절연막(7)이 이산화실리콘(SiO2)막인 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 단계(c)는 (c1) 상기 단계(b)에 의해 처리된 기판의 주변부분을 지그로 고정하고, 상기 제1반도체기판(1)의 하부측만을 노출시키는 단계와, 상기 하측은 상기 반도체막(6)과 접촉되는 측의 반대편 표면이며, (c2) 상기 기판(1)을 고정하는 상기 지그를 식각제에 침지시키는 단계로 구성된 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 단계(d)는 (d1) 상기 반도체막(6)의 하면상에 이산화실리콘막(149)을 열산화법으로 형성하는 단계와, 이어서 순차적으로 (d2) 기상증착법에 의해 상기 이산화실리콘막(14a)상에 이산화실리콘막(14b)을 증착시키는 단계로 구성된 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  7. 제6항에 있어서, 상기 단계(d2)는 화학증기증착처리 또는 플라즈마 기상증착처리중 하나인 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  8. 제1항 또는 2항에 있어서, 상기 단계(f)는 (f1) 상기 제2반도체기판(1')과, 상기 단계(d)에 의해 제조된 상기 반도체막(6)을 상기 절연막(7)과 상기 제2반도체기판(1')이 서로 접촉되도록 적층하는 단계와, (f2) 상기 반도체막(6)과 상기 제2반도체기판(1')간에 교류전압을 걸어주는 단계로 구성된 것이 특징인 기판으로부터 전기절연된 반도체막의 제조방법.
  9. 윗표면(8')과 밑표면을 갖는 반도체 소자 형성용 반도체막(6)과, 상기 반도체막 형성용 반도체기판(1')과 상기 반도체기판으로부터 상기 반도체막을 전기절연시키기 위해 상기 반도체기판(1')의 밑표면상에 형성되어 상기 반도체 기판에 고착되는 절연막(7)을 포함하며, 상기 반도체막(6)은 다른 반도체 기판(1)상에 형성된 막이고, 상기 반도체막의 윗표면(8')은 상기 반도체막이 상기 반도체기판상에 형성될때, 상기 다른 반도체기판(1)과 접촉하는 표면과 반대편 표면인 것이 특징인 기판.
  10. 제9항에 있어서, 상기 기판(1')의 주변부분에는 그를 둘러싸고 상기 기판을 보호하기 위한 보호링(10)이 형성되어 있으며 상기 보호링은 상기 기판의 중앙부보다 두꺼우며, 상기 다른 반도체기판(1)의 재료로 형성되는 것이 특징인 기판.
  11. 제9항 또는 10항에 있어서, 상기 반도체막(6)이 탄화실리콘(SiC)막인 것이 특징인 기판.
  12. 제9항 또는 10항에 있어서, 상기 반도체 기판(1')이 실리콘으로 된 것이 특징인 기판.
  13. 제9항 또는 10항에 있어서, 상기 절연막(7)이 이산화실리콘으로 된 것이 특징인 기판.
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