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KR920005362B1 - 아날로그-디지털 변환회로 - Google Patents

아날로그-디지털 변환회로 Download PDF

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KR920005362B1
KR920005362B1 KR1019890011493A KR890011493A KR920005362B1 KR 920005362 B1 KR920005362 B1 KR 920005362B1 KR 1019890011493 A KR1019890011493 A KR 1019890011493A KR 890011493 A KR890011493 A KR 890011493A KR 920005362 B1 KR920005362 B1 KR 920005362B1
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도모다카 사이토
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Abstract

내용 없음.

Description

아날로그-디지털 변환회로
제1도(a)는 본 발명의 1실시예에 따른 아날로그-디지털 변환회로의 회로도.
제1(b)는 제1도(a)에 도시된 아날로그-디지털 변환회로에 이용되는 제어신호의 타이밍파형도.
제2도와 제3도는 제1도(a)에 도시된 아날로그-디지털 변환회로의 일부 변형예를 나타낸 회로도.
제4도와 제5도는 종래의 아날로그-디지털 변환회로를 설명하는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 비교기 2 : 디지털-아날로그 변환회로
3 : 제어회로 41, 42: RC 필터
11, 21, 31 : 초기전위 설정회로 12 : 제어회로
CH1, CH2: 아날로그 입력단자 a : 공통단자
[산업상의 이용분야]
본 발명은 아날로그-디지털 변환회로에 관한 것으로, 특히 복수위 아날로그 입력채널을 갖춘 경우에 사용할 수 있는 아날로그-디지털 변환회로에 관한 것이다.
[종래의 기술 및 그 문제점]
제4도에는 이러한 종류의 아날로그-디지털 변환회로(이하 A/D 변환회로라 함)의 일례로서 2개의 아날로그 입력챈널을 갖추고 있는 축자비교형 A/D 변환회로의 구성이 도시되어 있고, 제4도(b)에는 이 제4도(a)에 도시된 A/D 변환회로의 구성에 이용되는 제어신호의 타이밍파형도가 도시되어 있는 바, 도면중, CH1과 CH2는 아날로그 입력단자를 나타낸다.
제4도(a)에 도시된 A/D 변환회로에서는 제4도(b)에 도시된 제어신호(øA1N1) 또는 제어신호(øA1N2)가 하이레벨로 됨에 따라 선택되는 아날로그 스위치(P1, N1) 또는 아날로그 스위치(P2, N2)가 턴온되어 아날로그 입력단자(CH1또는 CH2)의 전위가 비교기(1)의 비반전입력단자(+)에 공급된다. 이때 상기 비교기(1)의 반전입력단자(-)에는 비교기준으로 되는 디지털-아날로그3(; 이하 D/A 변환회로라 함)의 출력전위가 공급된다. 따라서, 비교기(1)는 양입력전위에 대해 1비트의 비교(1회의 비교)를 수행하게 되고, 이러한 1비트의 비교가 종료되면 그 비교결과가 제어회로(3)에 궤환(feedback)된다. 이에 따라 제어회로(3)는 D/A 변환회로(2)의 출력전위를 변환시키게 되므로 비교기(1)의 반전입력단자(-)의 전위가 변화되고, 이 상태에서 상기 비교기(1)는 후속비트에 대한 비교동작을 수행하게 되며, 이후 상기한 동작을 반복함으로써 A/D 변환이 이루어지게 된다.
여기서, 상기 아날로그 입력단자(CH1)의 A/D 변환을 수행함에 이어 아날로그 입력단자(CH2)의 A/D 변환을 수행하는 경우를 고찰해 보면, 통상 상기 제4도(b)의 타이밍파형도에 도시된 바와 같이 제어신호(øA1N1)와 제어신호(øA1N2)의 사이에 블랭킹시간(blanking 期間 ; øAIN2=øAIN2= 로우레벨인 기간)을 설계해 주는 되는 바, 이는 제어신호(øAIN1, øAIN2)의 변환시에 아날로그 스위치(P1, N1)와 아날로그 스위치(P2, N2)가 모두 턴온되어 아날로그 입력단자(CH1, CH2)의 사이에서 직류통과의 가능성을 방지하기 위함이다.
그리고, 제5도(a)에 도시된 바와 같이 실제로는 아날로그 입력단자(CH1, CH2)에다 아날로그 입력의 안정화(잡음제거)를 도모하기 위해 통상 RC 필터(41, 42)를 삽입하게 되는데, 이러한 제5도(a)에 도시된 구성에서 아날로그 입력단자(CH1)의 입력신호에 대한 변환이 종료되어 아날로그 스위치(P1, N1)가 턴오프되는 경우를 고찰해 보면, 상기 제5도에서 공통단자(a)가 기생용량(C1; C2도 기생용량-제4도 참조)은 아날로그 입력단자(CH1)의 전위(VAIN1)로 충전된다. 이어 제어신호(øAIN2)의 타이밍에서 아날로그 스위치(P2, N2)가 턴온되는 직후를 고찰해 보면, 아날로그 스위치(P2, N2)의 임피던스가 저항(R2)에 비해 충분히 작은 경우 상기 공통단자(a)의 초기전위(Vao)는 용량(C1, CEX2)의 용량분할에 의해 결정된다. 즉,
Figure kpo00002
로 된다.
여기서, 실제로는 상기 용량(CEX2)의 전위가 용량분할에 의해 변동되면 아날로그 입력단자(CH2)로 부터 전하가 공급되게 되어 그 변동을 방지할 수 있게 되지만, 상기 RC 필터(41, 42)의 시정수가 큰 경우에는 A/D 변환에 오차가 발생되고, 이러한 현상은 VAIN1과 VAIN2의 전위차가 크고 또한 용량(CEX2)에 대해 기생용량(C1)이 클수록 현저하게 나타나게 된다.
그런데, 기본적으로 이러한 용량분할현상을 완전히 제거할 수 없으므로 어떠한 방법으로든 그 변동을 작게 하는 것이 과제로 되고 있다. 즉, 상기한 용량분할현상은 온챈널(ON-Channel) 입력전류로서 관측할 수 있으므로 이를 극렬 작게하여 고정밀도와 고속화를 실현하는 것이 과제로 되고 있다.
[발명의 목적]
본 발명은 상기한 종래 기술상의 문제점을 감안해서 이루어진 것으로, 아날로그 입력챈널 변환시의 용량 분할에 의해 비교기에서의 아날로그 입력전위가 선택된 아날로그 챈널의 전위로 부터 변동되는 것을 극렬 억제시켜 아날로그 챈널의 온챈널 입력전류를 작게 하여 고정밀화와 고속화를 실현한 아날로그-디지털 변환회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명은 복수의 아날로그 입력단자에 각각 인가되는 전압레벨을 선택해서 1개의 공통단자에 공급해 주는 스위칭 수단과, 상기 복수의 아날로그 입력단자로 부터 상기 공통단자에 대한 전압레벨의 공급이 금지되는 기간이 지난 다음 상기 아날로그 입력단자에 대한 선택을 변경시키는 제어수단, 상기 공통단자에 대한 전압레벨의 공급이 금지되는 기간중에 상기 공통단자를 소정의 전압레벨로 설정해 주는 초기전위설정수단 및, 상기 공통단자의 전압과 기준전압을 비교하는 비교수단을 구비하여 구성되어 있다.
[작용]
상기와 같이 구성되는 본 발명에 따른 아날로그-디지털 변환회로는 아날로그 입력변환시 제어신호 사이의 블랭킹기간을 이용해서 미리 비교기의 비반전입력단자(즉 입력의 기생용량)를 소정전위로 초기설정해줌으로써 용량분할에 의한 변동이 작게 되도록 하고 있다.
[실시예]
이하, 본 발명에 따른 아날로그-디지털 변환회로에 대해 예시도면을 참조해서 설명한다.
제1도(a)는 본 발명의 1실시예에 따른 아날로그-디지털 변환회로(A/D 변환회로)의 회로도, 제1도(b)는 이 제1도에 도시된 A/D 변환회로에 이용되는 제어신호의 타이밍파형도를 나타내는 바, 이 제1도(a)와 제1도(b)에 도시된 본 발명의 1실시예는 상기 제4도 및 제5도와 대응되는 경우의 실시예이므로 상호 대응되는 회로구성부분에 대해서는 동일한 참조부호를 부여하면서 그에 대한 설명을 생략하고, 이하에서는 본 실시예의 특징으로 되는 점에 대해서만 설명하기로 한다.
제1도(a)와 제1도(b)에 도시된 본 실시예의 A/D 변환회로는 상기 제4도에 도시된 회로에서 전원(VDD; 고전위전원)과 공통단자(a) 사이에 N챈널 트랜지스터(N)와 P챈널 트랜지스터(P11)의 직렬회로로 이루어진 초기전위 설정회로(11)을 추가시켜 공통단자(a)의 전위[기생용량(C1)]를 아날로그 입력변환시의 블랭킹시간 즉 제어신호(øAIN1)와 제어신호(øAIN2) 사이에서 상기 제어회로(12)에서 생성되어 출력되는 제어신호(øPR)가 "1"인 기간에 전원(VDD)과 접지사이인 임의의 중간레벨전위로 설정해주도록 구성되어 있는 것에 특징이 있고, 이 경우 상기 제어신호(øAIN1, øAIN2)는 제어회로(12)로 부터 발생되어 출력된다.
여기서, 이 제1도(a)에 도시된 A/D 변환회로에서 공통단자(a)의 초기전위(VINITIAL)는,
Figure kpo00003
로 된다. 단, 상기 Vthn11, Vthp11은 각각 N챈널 및 P챈널 트랜지스터(N11, P11)의 임계치전압, Δthn11는 백 게이트 바이어스효과에 의한 N챈널 트랜지스터(N11)의 임계치전압(Vth)의 변동치를 의미한다.
따라서, 예컨대 VDD=5V, Vth=0.8V로 하면 상기 초기전위 설정회로(11)에 의해 공통단자(a)의 초기전위(VINITIAL)는
Figure kpo00004
로 되어 약 1/2 VDD전위로 설정할 수 있게 된다. 여기서, 상기 초기전위 설정회로(11)는 제1도(a)에 도시된 구성으로만 한정되지 않고 여러가지의 회로를 이용할 수 있다. 즉, 제2도에는 초기전위 설정회로의 다른 실시예가 도시되어 있는 바, 이 초기전위 설정회로(21)는 N챈널 트랜지스터(N21, N22)가 모두 턴온되어 그 상호콘덕턴스비(gm 比)에 의해 저항분할형태로 전원(VDD)과 접지사이에서 임의의 초기전위를 생성하도록 구성되어 있다. 또, 제3도에는 디지털-아날로그 변환회로(2 ; D/A 변환회로)의 출력전위를 이용해서 전원(VDD)과 접지사이에서 임의의 중간전위로 초기설정하도록 구성된 초기전위 설정회로가 도시되어 있는데, 이 제3도에 도시된 초기전위 설정회로(31)는 상기 제4도에 도시된 종래회로에다 새로이 아날로그 스위치(N31, P31)를 설치해서 제어신호(øPR)와 이 제어신호(øPR)가 인버터(32)를 매개해서 반전된 신호에 의한 스위칭에 의해 공통단자(a)의 전위를 초기설정해주도록 되어 있다.
그런데, 제4도와 제5도에 도시된 종래예에서는 아날로그 입력이 VAIN1로 부터 VAIN2로 변환될때 비교기(1)의 비반전입력단자(+)의 전위는 상기 식(1)에 의해,
Figure kpo00005
로 표시되고, 이 경우 VAIN1=0V, VAIN2=5V로 하면,
Figure kpo00006
로 된다.
이에 대해, 본 실시예의 경우에서는 초기전위를 2.5V로 설정하면.
Figure kpo00007
로 된다.
그리고, C1=1PF, CEX2=100PF으로 하면 상기 식(3)은,
Figure kpo00008
로 되는 반면, 상기 식(4)는,
Figure kpo00009
로 된다. 즉 종래예에서는 용량분할에 의해 50mV(즉 5-4.95=0.05V) 정도 변동하게 되지만, 본 실시예에서는 20mV(즉 5-4.98=0.02V) 정도 밖에 변동되지 않게 된다. 바꾸어 말하자면 종래예에서는 øAIN1=0V, øAIN2=5V 또는 그 역전위로 될 가능성이 있는 경우에도 용량분할에 의해 최대 5V의 전위차가 발생될 가능이 있지만, 본 실시예에서는 블랭킹기간중에 공통단자(a)를 중간전위 예컨대 2.5V로 초기설정해주게 되므로 용량분할에 의해 최대 2.5V의 전위차밖에 발생되지 않게 됨에 따라 변동이 작아지게 되어 오차도 작아지게 되므로 아날로그 입력챈널의 온챈널 입력전류를 감소시킬 수 있는 결과 고속화를 실현할 수 있게 된다.
또, 근년 A/D 변환회로의 고정밀도 및 고속화가 진행됨에 따라 상기 용량분할이 끼치는 변환정밀도에 대한 악영향은 무시할 수 없게 되는데, 본 발명에 의하면 간단한 초기전위 설정회로(11, 21, 31)를 추가하는 정도만으로 특별히 복잡한 타이밍신호도 필요없이 용량분할에 의한 악영향을 상당히 경감시킬 수 있게 된다.
그리고, 본 발명은 상기한 실시예로만 한정되지 않고 여러가지로 응용해서 실시할 수 있는 바, 예컨대 상기 실시예는 축차비교형 A/D 변환회로에 본 발명을 적용시킨 경우이므로 회로구성상 D/A 변환회로(2)와 제어회로(3)를 사용하였지만, 예컨대 복수챈널의 입력이 소정의 기준전위보다 큰가 또는 작은가를 비교하고자 하는 경우에는 상기 D/A 변환회로(2)와 제어회로(3)를 제거시켜도 되고 이 경우 상기 소정전위를 기준전위로 설정해 주면 된다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 따르면 아날로그 입력챈널 변환시의 용량분할에 의해 비교기에서의 아날로그 입력전위가 선택된 아날로그 챈널의 전위로 부터 변동하게 되는 것을 극력 억제하고 특히 아날로그 챈널의 온챈널 입력전류를 작게 할 수 있어 고정밀도와 고속화가 가능한 A/D 변환회로를 실현할 수 있게 된다.

Claims (4)

  1. 복수의 아날로그 입력단자(CH1, CH2)에 각각 인가되는 전압레벨을 선택해서 1개의 공통단자(a)에 공급해 주는 아날로그 스위치수단(P1, N1, P2, N2)과, 상기 복수의 아날로그 입력단자(CH1, CH2)로 부터 상기 공통단자(a)에 대한 전압레벨의 공급이 금지되는 기간이 지난 다음 상기 아날로그 입력단자(CH1, CH2)에 대한 변경시키는 제어수단(12), 상기 공통단자(a)에 대한 전압레벨의 공급이 금지되는 기간중에 상기 공통단자(a)를 소정의 전압레벨로 설정해 주는 초기전위 설정회로(11, 21, 31) 및, 상기 공통단자(a)의 전압과 기준전압을 비교하는 비교기(1)를 구비하여 구성된 것을 특징으로 하는 아날로그-디지털 변환회로.
  2. 제1항에 있어서, 상기 초기전위 설정회로(11)는 게이트단자에 제어신호(øPR)가 입력되면서 소오스단자에는 고전위의 전원(VDD)이 접속된 N챈널트랜지스터(N11)와 이 N챈널 트랜지스터(N11)에 접속되어 있으면서 게이트단자와 드레인단자가 상호 접속된 P챈널 트랜지스터(P11)로 구성된 것을 특징으로 하는 아날로그-디지털 변환회로.
  3. 제1항에 있어서, 상기 초기전위 설정회로(21)는 게이트단자에 제어신호(øPR)가 입력되면서 소오스단자에는 고전위의 전원(VDD)이 접속된 N챈널트랜지스터(N21)와 이 N챈널 트랜지스터(N21)와 직렬로 접속되어 있으면서 드레인단자가 접지에 접속된 N챈널 트랜지스터(N22)의 직렬회로로 구성된 것을 특징으로 하는 아날로그-디지털 변환회로.
  4. 제1항에 있어서, 상기 초기전위 설정회로(11)는 게이트단자에 제어신호(øPR)가 입력되는 N챈널트랜지스터(N31)와 이 N챈널 트랜지스터(N31)와 병렬로 접속되어 있으면서 게이트단자에 상기 제어신호(øPR)가 인버터(32)를 매개해서 반전되어 입력되는 P챈널 트랜지스터(P31)로 구성된 아날로그 스위치를 매개해서 디지털-아날로그 변환회로(2)의 출력전위를 상기 공통단자(a)에 반영시키도록 된 것을 특징으로 하는 아날로그-디지털 변환회로.
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