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KR910014951A - 메모리 시험장치 - Google Patents

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KR910014951A
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KR
South Korea
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polarity
memory
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polarity inversion
bit
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KR1019910000138A
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도시미 오오사와
Original Assignee
오오우라 히로시
가부시끼가이샤 아드반테스트
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Publication date
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    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Memory System (AREA)

Abstract

내용 없음

Description

메모리 시험장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 본 발명의 메모리 시험장치의 실시예를 나타내는 블록도, 제8도는 제7도에 있어서의 극성제어기(40)의 구체예의 표시도.

Claims (4)

  1. 피시험 메모리에 부여하는 어드레스신호를 발생하는 발생부와, 상기 어드레스 발생부가 출력하는 어드레스신호에 동기하여 상기 피시험 메모리에 부여하는 시험데이타 신호 및 기대치 데이타 신호를 발생하는 데이타 발생부와, 상기 데이타 발생부에서 상기 피시험 메모리에 인가되는 시험데이타 신호를 극성반전제어신호에 따라 극성반전시키는 극성반전기와, 상기 극성반전기에 상기 극성반전제어신호를 부여하는 극성제어기를 포함하고, 극성반전기능을 갖는 메모리를 시험하는 메모리 시험장치에 있어서, 상기 극성 제어기는 상기 어드레스 발생기가 출력하는 어드레스신호중에서 상기 극성반전영역을 표시하는 논리식에 필요한 복수의 비트를 지정하는 비트 데이타를 기억하는 비트레지스터 회로와, 상기 비트레지스터 회로에 설정된 비트데이타에 의해 상기 어드레스 발생기에서 출력되는 어드레스신호중의 지정된 비트를 선택출력하는 비트선택회로와, 상기 비트선택회로에 의해 선택출력된 상기 복수의 비트에 의해 구성된 합성 어드레스 신호에 의해 억세스되고, 상기 극성반전제어신호를 판독하여 상기 극성반전기에 부여하는 영역반전메모리를 포함하는 것을 특징으로 하는 메모리 시험장치.
  2. 제1항에 있어서, 상기 비트선택회로는 각각에 상기 어드레스신호가 입력되고, 그 어드레스 신호중의 지정된 하나의 비트를 선택출력하는 미리 결정된 수의 멀티플렉서를 포함하는 것을 특징으로 하는 메모리 시험장치.
  3. 제1항 또는 제2항에 있어서, 상기 영역반전메모리의 상기 논리식을 만족시키는 모든 어드레스에는 상기 극성반전제어신호의 한쪽의 논리가 기억되어 있는 것을 특징으로 하는 메모리 시험장치.
  4. 제1항 또는 제2항에 있어서, 다시 상기 기대치 데이타가 부여되고, 상기 극성반전제어신호의 논리에 따라 상기 기대치 데이타의 논리를 반전 또는 비반전하여 출력하는 또 하나의 극성반전기와, 상기 또 하나의 극성반전기의 출력과 상기 피시험 메모리에서 판독된 데이타를 논리비교하여 비교결과를 출력하는 논리비교기가 설정되어 있는 것을 특징으로 하는 메모리 시험장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910000138A 1990-01-12 1991-01-08 메모리 시험장치 Expired - Fee Related KR950000343B1 (ko)

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