KR100379542B1

KR100379542B1 - 반도체 메모리소자의 테스트장치

Info

Publication number: KR100379542B1
Application number: KR10-2000-0069841A
Authority: KR
Inventors: 정병태
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-11-23
Filing date: 2000-11-23
Publication date: 2003-04-10
Anticipated expiration: 2020-11-23
Also published as: KR20020039955A

Abstract

본 발명은 반도체 메모리소자 테스트장치를 제공하기 위한 것으로서, 데이터를 저장(WRITE)하는 셀어레이부; 상기 셀어레이부의 소정 데이터를 비트라인을 통해 센싱하는 센스증폭기; 상기 센스증폭기의 센싱신호를 입출력라인을 통해 입력받아 이를 증폭하는 메인증폭기; 상기 메인증폭기로부터 출력된 출력신호(INi) 및 상기 셀어레이부에 저장된 데이터의 극성(최상위비트~최하위비트 모두 "HIGH" 혹은 모두 "LOW"로 세팅된 극성)에 따라 세팅되는 제어신호(TPARA_L, TPARA_H)를 입력받아 셀어레이부의 오동작 유무를 판별하는 신호를 출력하는 테스트모드 조절부; 상기 셀어레이부에 저장하기 위한 데이터를 입력받고, 상기 테스트모드 조절부로부터 출력되는 출력신호를 출력하는 데이터 패드(DQ)를 포함하여 구성되며, 상기 테스트모드 조절부에 의해 셀어레이부에 세팅되는 데이터인 라이트(WRITE) 데이터의 극성과 리드(READ) 데이터의 극성을 상기 테스트모드 조절부에 의해 비교하여 셀어레이부의 불량을 감지할 수 있고 따라서 불량률을 개선할 수 있다.

Description

반도체 메모리소자의 테스트장치{Test Device for Semiconductor Memory Device}

본 발명은 반도체 메모리소자 테스트장치에 관한 것으로, 특히 저가의 테스트 장비로 고속의 반도체 기억소자를 테스트함으로써 라이트 데이터의 극성과 리드 데이터의 극성의 체크가 가능하도록 한 병렬 테스트모드를 이용하여 반도체 메모리소자의 불량을 개선하는 반도체 메모리소자 테스트장치에 관한 것이다.

다이나믹램(DRAM), 스태틱램(SRAM) 등 모든 메모리소자에 활용가능하다.

도1a는 종래의 테스트모드 조절부를 이용하여 반도체 메모리소자를 테스트하기 위한 간략한 블록도이다.

도1a에 도시된 바와 같이, 데이터 패드(DQ)에서 입력된 데이터가 메인증폭기(main amp)에서 센스증폭기(sense amp)를 통하여 셀어레이부에 기록(write)된다.

일반적으로 리드(read)시와 라이트(write) 시 테스트모드가 사용되어지는데(예를 들어, 64비트/128비트 병렬 테스트모드), 이는 한번에 리드 혹은 라이트 시 테스트모드 구성에 따라 한번의 명령(commamd)에 의하여 많은 데이터를 셀어레이부에 라이트 및 리드가 가능하기 위한 방법으로 W/F(WAFER)를 테스트하는데 시간을 단축하기 위함이다. 만약 64비트 병렬 테스트모드를 사용할 경우 노말(normal)에 비해 X4에서는 16배의 시간이 단축되고, X16인 경우 4배의 시간이 단축된다.

도1b는 상기 도1a에 도시된 테스트모드 조절부를 상세히 도시한 도면이다.

종래의 기술 구성은 1차로 테스트모드 조절부에서 테스트모드를 세팅하는 TPARA라는 신호를 이네이블시키고 리드 명령에 의해 리드 동작이 시작된다. 리드시 셀어레이부에 저장된 데이터가 센스증폭기에서 메인증폭기를 통하여 테스트모드 조절부에 전달되어진다. 테스트모드 조절부에 전달된 데이터는 테스트모드 조절부가 4낸드(NAND) 게이트 및 4노아(NOR)게이트로 구성되어 있기 때문에 64비트 혹은 128비트의 데이터가 동일한 극성이 되면 패스(pass)판정을 가지게 된다. 즉, 셀어레이부의 결함이 없는 것으로 판정을 내린다. 이는 리드 시 컬럼 어드레스를 선택하는 YS(Y-ADDRESS SELECTION)이 오픈되었거나 바로 이웃의 YS와 쇼트되었을 시 셀어레이부의 데이터에 관계없이 패스를 판정하게 되는데, 일반적으로 메인증폭기의 래치(latch)에 의해 "HIGH" 혹은 "LOW"로 고정되거나, 메인증폭기의 초기 세팅에 의해 동일한 극성의 데이터가 출력되므로 테스트 로직이 패스로 판정하게 된다.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 라이트 데이터와 리드 데이터의 극성을 비교하기 때문에 반도체 메모리소자의 셀어레이부에 세팅된 라이트 데이터와 테스트모드 조절부에 입력된 데이터가 동일하지 않으면 상기 반도체 메모리소자의 불량을 감지하여 불량을 개선시키고, 테스트효율을 향상시키는 반도체 메모리소자 테스트장치를 제공함에 그 목적이 있다.

도1a는 종래의 테스트모드 조절부를 이용하여 반도체 메모리소자를 테스트하기 위한 간략한 블록도

도1b는 상기 도1a에 도시된 테스트모드 조절부를 상세히 도시한 도면

도2a는 본 발명에 따른의 테스트모드 조절부를 이용하여 반도체 메모리소자를 테스트하기 위한 간략한 블록도

도2b는 상기 도2a에 도시된 테스트모드 조절부를 상세히 도시한 도면

*도면의 주요부분에 대한 부호의 설명

10 : 제1연산부 20 : 제2연산부

30 : 제3연산부 40 : 트랜지스터

50 : 연산부 11 : 제1반전부

12, 22, 60, 62 : 낸드(NAND)게이트

13 : 제2반전부

14, 15, 21, 61 : 노아(NOR)게이트

23, 31, 32, 63, 64 : 트리-스태이트 버퍼

65 : 래치부 66 : 반전부

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리소자 테스트장치의 특징은 데이터를 저장(WRITE)하는 셀어레이부; 상기 셀어레이부의 소정데이터를 비트라인을 통해 센싱하는 센스증폭기; 상기 센스증폭기의 센싱신호를 입출력라인을 통해 입력받아 이를 증폭하는 메인증폭기; 상기 메인증폭기로부터 출력된 출력신호(INi) 및 상기 셀어레이부에 저장된 데이터의 극성(최상위비트~최하위비트 모두 "HIGH" 혹은 모두 "LOW"로 세팅된 극성)에 따라 세팅되는 제어신호(TPARA_L, TPARA_H)를 입력받아 셀어레이부의 오동작 유무를 판별하는 신호를 출력하는 테스트모드 조절부; 상기 셀어레이부에 저장하기 위한 데이터를 입력받고, 상기 테스트모드 조절부로부터 출력되는 출력신호를 출력하는 데이터 패드(DQ)를 포함하여 구성되는데 있다.

본 발명의 특징에 따른 작용은 상기 셀어레이부에 저장된 데이터를 읽어들인 리드(READ) 데이터를 상기 테스트모드 조절부에 입력하고, 라이트(WRITE) 데이터인 상기 셀어레이부에 세팅되는 데이터의 극성을 나타내는 제어신호(TPARA_L, TPARA_H)를 함께 입력하여 상기 테스트모드 조절부의 출력신호의 극성이 상기 셀어레이부에 세팅된 데이터의 극성과 동일하면 반도체 메모리소자가 제대로 동작함을 파악하고, 극성이 서로 다르면 반도체 메모리소자에 불량이 존재함을 파악할 수 있다.

본 발명의 다른 목적, 특성 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.

본 발명에 따른 반도체 메모리소자의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

도2a는 본 발명에 따른의 테스트모드 조절부를 이용하여 반도체 메모리소자를 테스트하기 위한 간략한 블록도를 나타낸다.

도2a에 도시된 바와 같이, 데이터 패드(DQ)에서 입력된 데이터가 메인증폭기(main amp)에서 센스증폭기(sense amp)를 통하여 셀어레이부에 기록(write)된다.

도2b는 상기 도2a에 도시된 테스트모드 조절부를 상세히 도시한 도면이다.

도2a에 도시된 바와 같으 셀어레이부의 데이터의 극성이 "HIGH"로 세팅되면 상기 테스트모드 조절부의 제어신호(TPARA_H)를 "HIGH" 값으로 세팅하고, 상기 데이터의 극성이 "LOW"로 세팅되면 상기 테스트모드 조절부의 제어신호(TPARA_L)를 "HIGH" 값으로 세팅하는 것을 기본으로 한다.

그리고 도2b에 도시한 바와 같이, 테스트모드 조절부는 상기 메인증폭기로부터 출력된 출력신호(INi)와, 제어신호(TPARA_L, TPARA_H) 및 테스트모드 인에이블 신호(TPARA)를 입력받아 상기 각 신호를 연산하는 연산부(50)가 다수 개로 병렬로 배열된 제1블록과, 상기 제1블록의 다수 개의 각 연산부(50)의 각 출력신호를 입력받아 셀어레이부의 오동작 유무를 판별하는 신호를 출력하는 제2블록으로 구성된다.

상기 각 연산부(50)는 메인증폭기로부터 출력된 출력신호(INi)를 입력 및 연산하여 출력값을 내는 제1연산부(10)와, 상기 제어신호(TPARA_L, TPARA_H) 및 테스트모드 인에이블 신호(TPARA)와 상기 제1연산부의 최종출력값을 입력 및 연산하여 출력값을 내는 제2연산부(20)와, 상기 제어신호(TPARA_L, TPARA_H) 및 상기 제1연산부(10)의 출력값을 입력 및 연산하여 최종 출력을 제2연산부(20)의 출력단에 제공하는 제3연산부(30) 및 상기 테스트모드 인에이블 신호(TPARA)를 게이트단자로 입력받고 상기 제2 및 제3연산부(20, 30)의 출력단에 연결된 트랜지스터(40)를 포함하여 구성된다.

그리고, 상기 제1연산부(10)는 메인증폭기로부터 출력된 출력신호(INi) 각각을 반전시키는 제1반전부(11)와, 상기 제1반전부(11)의 출력을 입력 및 연산하는 낸드(NAND)게이트(12)와, 상기 낸드(NAND)게이트(12)의 출력을 반전시켜 제1출력값을 내고, 상기 제1출력값을 상기 제3연산부(30)에 제공하는 제2반전부(13)와, 상기 제1반전부(11)의 출력을 입력 및 연산하여 제2출력값을 내고, 상기 제2출력값을 상기 제3연산부(30)에 제공하는 노아(NOR)게이트(14)와, 상기 제1 및 제2출력값을 입력 및 연산하여 제3출력값을 내고, 상기 제3출력값을 상기 제2연산부(20)에 제공하는 노아(NOR)게이트(15)를 포함하여 구성된다.

또한 상기 제2연산부(20)는 상기 제어신호(TPARA_L, TPARA_H)를 입력하여 제4출력값을 내는 노아(NOR)게이트(21)와, 상기 제4출력값과 상기 테스트모드 인에이블 신호(TPARA)를 입력 및 연산하여 제5출력값을 내는 낸드(NAND)게이트(22) 및상기 제5출력값 및 제5출력값의 반전값을 상태신호로 입력하고 상기 제1연산부(10)의 제3출력값을 입력하여 제6출력값을 내는 트리-스태이트 버퍼(tri-state buffer : 23)를 포함하여 구성된다.

상기 제3연산부(30)는 상기 제어신호(TPARA_L) 및 제어신호(TPARA_L)의 반전값을 상태신호로 입력하고 상기 제1연산부(10)의 제1출력값을 2회 반전시킨 값을 입력하여 제7출력값을 내고, 상기 제2연산부(20)의 출력단과 연결되는 트리-스태이트 버퍼(31)와, 상기 제어신호(TPARA_H) 및 제어신호(TPARA_H)의 반전값을 상태신호로 입력하고 상기 제1연산부(10)의 제2출력값을 1회 반전시킨 값을 입력하여 제8출력값을 내고, 상기 제2연산부(20)의 출력단과 연결되는 트리-스태이트 버퍼(32)를 포함하여 구성된다.

그리고 상기 제2블록은 상기 제1블록의 다수 개의 각 연산부(50)의 각 출력값을 입력 및 연산하는 낸드(NAND)게이트(60) 및 노아(NOR)게이트(61)와, 상기 제어신호(TPARA_L)의 반전값 및 상기 테스트모드 인에이블 신호(TPARA)를 입력하는 낸드(NAND)게이트(62)와, 상기 낸드(NAND)게이트(62)의 출력값 및 낸드(NAND)게이트(62)의 출력값의 반전값을 상태신호로 입력하고, 상기 낸드(NAND)게이트(60)의 출력값을 입력하는 트리-스태이트 버퍼(63)와, 상기 제어신호(TPARA_L) 및 상기 제어신호(TPARA_L)의 반전값을 상태신호로 입력하고, 상기 노아(NOR)게이트(61)의 출력값을 입력하는 트리-스태이트 버퍼(64)로 구성된 A블록과, 상기 A블록의 출력을 래치하는 래치부(65)와, 상기 래치부(65)의 출력을 반전하여 출력하는 반전부(66)로 구성된 B블록을 포함하여 구성된다.

상기와 같이 구성된 테스트모드 조절부는 라이트 데이터의 극성과 리드 데이터의 극성을 비교하기 때문에 셀어레이부에 라이트된 데이터와 테스트모드에 입력된 데이터가 동일하지 않으면 페일(FAIL)로 판정된다.

다음은 상기와 같은 테스트모드 조절부의 동작을 살펴본다.

"LOW"의 극성을 갖는 데이터를 입력하여 테스트모드 조정부에 의해 반도체 메모리소자를 테스트하는 경우를 살펴본다.

먼저, 테스트모드 조절부에 의해 "TPARA" 테스트모드 인에이블 신호를 세팅한다. TPARA 테스트모드 인에이블 신호는 W/F(wafer) 레벨이나 PKG(package) 레벨에 사용되어 지는데 테스트 시간을 단축하기 위한 신호이다.

그리고 셀어레이부에 "LOW" 데이터를 라이트한 후 "LOW" 데이터의 극성에 관계되는 테스트모드 제어신호인 TPARA_L을 테스트모드 조절부에 세팅한 후 리드 명령에 의해 데이터가 셀어레이부, 센스증폭기, 메인증폭기를 차례로 거쳐 테스트모드 조절부에 전달되어진다. 이때 반도체 메모리소자의 셀어레이부에 라이트된 데이터의 극성이 변하지 않고 제대로 기록되었다면 이 테스트모드 조절부에 전달되는 데이터(INi)의 극성이"LOW"이기 때문에 4낸드(NAND)게이트(12)에서 테스트모드 제어신호 TPARA_L이 상태신호로 입력되는 트리-스태이트 인버터(31)를 거쳐 OUT1이 "LOW"로 출력하게 되며, 이러한 4개의 OUTi(i=0~3)가 4노아(NOR)게이트(61)를 거쳐 TPARA_NEW에 "LOW"을 출력하게 된다. 이것은 16개의 파라미터를 이용한 테스트모드 조절부의 예를 사용한 경우이다. 이때 TPARA_NEW의 출력이 "HIGH"가 되면 오동작(FAIL)으로 판정하게 된다. INi(i=0~15) 중 어느 하나의 신호라도 "HIGH"가되면 TPARA_NEW에 "HIGH"를 출력시켜 이를 통해 오동작(FAIL)임을 알 수 있다. "LOW" 데이터에 대한 리드가 완료되면 TPARA 및 TPARA_L을 테스트모드 조정부에 의하여 리셋시킨다.

다음은 "HIGH"의 극성을 갖는 데이터를 입력하여 테스트모드 조정부에 의해 반도체 메모리소자를 테스트하는 경우를 살펴본다.

테스트모드 조정부에 의해 "TPARA" 테스트모드 인에이블 신호를 세팅한다. 셀어레이부에 "HIGH"의 극성을 갖는 데이터를 라이트한 후 "HIGH" 데이터의 극성에 관계되는 테스트모드 제어신호인 TPARA_H을 테스트모드 조정부에 세팅한 후 리드 명령에 의해 데이터가 셀어레이부, 센스증폭기, 메인증폭기를 차례로 거쳐 테스트모드 조정부에 전달되어진다. 이때 반도체 메모리소자의 셀어레이부에 라이트된 데이터의 극성이 변하지 않고 제대로 기록되었다면 이 테스트모드 조절부에 전달되는 데이터(INi)의 극성이"HIGH"이기 때문에 4노아(NOR)게이트(14)에서 테스트모드 제어신호 TPARA_H의 트리-스태이트 인버터(32)를 거쳐 OUT1이 "HIGH"로 출력하게 되며, 이러한 4개의 OUTi(i=0~3)가 4낸드(NAND)게이트(60)를 거쳐 TPARA_NEW에 "HIGH"을 출력하게 된다. 이때 TPARA_NEW의 출력이 "LOW"가 되면 오동작(FAIL)으로 판정하게 된다. INi(i=0~15) 중 어느 하나의 신호라도 "LOW"가 되면 TPARA_NEW에 "LOW"를 출력시켜 이를 통해 오동작(FAIL)임을 알 수 있다. "HIGH" 데이터에 대한 리드가 완료되면 TPARA 및 TPARA_H을 테스트모드 조정부에 의하여 리셋시킨다.

즉, 각 연산부의 각 출력신호(OUTi)는 메인증폭기로부터 출력된 출력신호(INi)의 극성이 상기 세팅된 데이터의 극성과 동일하면 상기 데이터의 극성과 동일한 극성을 출력하고, 상기 메인증폭기로부터 출력된 출력신호(INi)의 극성 중 적어도 하나가 상기 세팅된 데이터의 극성과 다른 극성으로 바뀌면 상기 다른 극성을 출력한다. 그리고 상기 제1블록의 다수 개의 각 연산부의 각 출력신호(OUTi)를 입력하여 연산하여 출력되는 제2블록의 출력신호(TPARA_NEW)는 각 출력신호(OUTi) 중 상기 세팅된 데이터의 극성과 다른 극성을 가진 출력신호가 존재하면 상기 다른 극성을 가진 출력신호를 출력하기 때문에 패스/패일(PASS/FAIL)을 판정할 수 있다. 따라서 라이트 데이터와 리드 데이터의 극성을 비교하여 패스/패일(PASS/FAIL)을 판정하기 때문에 종래의 테스트모드 로직에서 일어날 수 있는 잘못된 판정을 근본적으로 제거할 수 있다.

이상에서 설명한 바와 같은 본 발명에 따른 반도체 메모리소자 테스트장치는 다음과 같은 효과가 있다.

셀어레이부에 저장된 데이터를 읽어들인 리드(READ) 데이터를 상기 테스트모드 조절부에 입력하고, 라이트(WRITE) 데이터인 상기 셀어레이부에 세팅되는 데이터의 극성을 나타내는 제어신호(TPARA_L, TPARA_H)를 함께 입력하여 상기 테스트모드 조절부의 출력신호의 극성과 상기 셀어레이부에 세팅된 데이터의 극성을 비교하기 때문에 컬름 어드레스의 오픈 또는 쇼트에 의한 오동작(FAIL)을 발견하지 못하는 종래의 기술에 비해 반도체 메모리소자의 불량률을 줄일 수 있다.

즉, 상기 테스트모드 조절부에 의해 셀어레이부에 세팅되는 데이터인 라이트(WRITE) 데이터의 극성과 리드(READ) 데이터의 극성을 상기 테스트모드 조절부에 의해 비교하여 셀어레이부의 불량을 감지할 수 있고 따라서 불량률을 개선할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims

데이터를 저장(WRITE)하는 셀어레이부;

상기 셀어레이부의 소정 데이터를 비트라인을 통해 센싱하는 센스증폭기;

상기 센스증폭기의 센싱신호를 입출력라인을 통해 입력받아 이를 증폭하는 메인증폭기;

상기 메인증폭기로부터 출력된 출력신호(INi)와 상기 셀어레이부에 저장된 데이터의 극성(최상위비트~최하위비트 모두 "HIGH" 혹은 모두 "LOW"로 세팅된 극성)에 따라 세팅되는 제어신호(TPARA_L, TPARA_H) 및 테스트모드 인에이블 신호(TPARA)를 입력받아 상기 각 신호를 연산하는 연산부들이 병렬로 배열된 제1블록과, 상기 제1블록의 복수개의 각 연산부의 각 출력신호를 입력받아 셀어레이부의 오동작 유무를 판별하는 신호를 출력하는 제2블록으로 구성된 테스트모드 조절부;

상기 셀어레이부에 저장하기 위한 데이터를 입력받고, 상기 테스트모드 조절부로부터 출력되는 출력신호를 출력하는 데이터 패드(DQ)를 포함하여 구성한 것을 특징으로 하는 반도체 메모리소자 테스트장치.
제1항에 있어서,

상기 데이터의 극성이 "HIGH"로 세팅되면 상기 테스트모드 조절부의 제어신호(TPARA_H)를 "HIGH" 값으로 세팅되고, 상기 데이터의 극성이 "LOW"로 세팅되면 상기 테스트모드 조절부의 제어신호(TPARA_L)를 "HIGH" 값으로 세팅되는 것을 특징으로 하는 반도체 메모리소자 테스트장치.
삭제
제1항에 있어서, 상기 각 연산부의 각 출력신호는

상기 메인증폭기로부터 출력된 출력신호(INi)의 극성이 상기 세팅된 데이터의 극성과 동일하면 상기 데이터의 극성과 동일한 극성을 출력하고,

상기 메인증폭기로부터 출력된 출력신호(INi)의 극성 중 적어도 하나가 상기 세팅된 데이터의 극성과 다른 극성으로 바뀌면 상기 다른 극성을 출력하는 것을 특징으로 하는 반도체 메모리소자 테스트장치.
제1항에 있어서, 상기 제2블록의 출력신호는

상기 제1블록의 다수 개의 각 연산부의 각 출력신호를 입력받아 각 출력신호 중 상기 세팅된 데이터의 극성과 다른 극성을 가진 출력신호가 존재하면 상기 다른 극성을 가진 출력신호를 출력하는 것을 특징으로 하는 반도체 메모리소자 테스트장치.
제1항에 있어서, 상기 각 연산부는

상기 메인증폭기로부터 출력된 출력신호(INi)를 입력 및 연산하여 출력값을 내는 제1연산부;

상기 제어신호(TPARA_L, TPARA_H) 및 테스트모드 인에이블 신호(TPARA)와 상기 제1연산부의 최종출력값을 입력 및 연산하여 출력값을 내는 제2연산부;

상기 제어신호(TPARA_L, TPARA_H) 및 상기 제1연산부의 출력값을 입력 및 연산하여 최종 출력을 제2연산부의 출력단에 제공하는 제3연산부;

상기 테스트모드 인에이블 신호(TPARA)를 게이트단자로 입력받고 상기 제2 및 제3연산부의 출력단에 연결된 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리소자 테스트장치.
제6항에 있어서, 상기 제1연산부는

상기 메인증폭기로부터 출력된 출력신호(INi) 각각을 반전시키는 제1반전부;

상기 제1반전부의 출력을 입력 및 연산하는 낸드(NAND)게이트;

상기 낸드(NAND)게이트의 출력을 반전시켜 제1출력값을 내고, 상기 제1출력값을 상기 제3연산부에 제공하는 제2반전부;

상기 제1반전부의 출력을 입력 및 연산하여 제2출력값을 내고, 상기 제2출력값을 상기 제3연산부에 제공하는 제1노아(NOR)게이트;

상기 제1 및 제2출력값을 입력 및 연산하여 제3출력값을 내고, 상기 제3출력값을 상기 제2연산부에 제공하는 제2노아(NOR)게이트를 포함하여 구성하는 것을 특징으로 하는 반도체 메모리소자 테스트장치.
제7항에 있어서, 상기 제2연산부는

상기 제어신호(TPARA_L, TPARA_H)를 입력하여 제4출력값을 내는 노아(NOR) 게이트;

상기 제4출력값과 상기 테스트모드 인에이블 신호(TPARA)를 입력 및 연산하여 제5출력값을 내는 낸드(NAND)게이트;

상기 제5출력값 및 제5출력값의 반전값을 상태신호로 입력하고 상기 제1연산부의 제3출력값을 입력하여 제6출력값을 내는 제1트리-스태이트 버퍼(tri-state buffer)를 포함하여 구성하는 것을 특징으로 하는 반도체 메모리소자 테스트장치.
제7항에 있어서, 상기 제3연산부는

상기 제어신호(TPARA_L) 및 제어신호(TPARA_L)의 반전값을 상태신호로 입력하고 상기 제1연산부의 제1출력값을 2회 반전시킨 값을 입력하여 제7출력값을 내고, 상기 제2연산부의 출력단과 연결되는 제2트리-스태이트 버퍼;

상기 제어신호(TPARA_H) 및 제어신호(TPARA_H)의 반전값을 상태신호로 입력하고 상기 제1연산부의 제2출력값을 1회 반전시킨 값을 입력하여 제8출력값을 내고, 상기 제2연산부의 출력단과 연결되는 제3트리-스태이트 버퍼를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리소자 테스트장치.
제1항에 있어서, 상기 제2블록은

상기 제1블록의 다수 개의 각 연산부의 각 출력값을 입력 및 연산하는 낸드(NAND)게이트_A 및 노아(NOR)게이트와, 상기 제어신호(TPARA_L)의 반전값 및 상기 테스트모드 인에이블 신호(TPARA)를 입력하는 낸드(NAND)게이트_B와, 상기 낸드(NAND)게이트_B의 출력값 및 낸드(NAND)게이트_B의 출력값의 반전값을 상태신호로 입력하고, 상기 낸드(NAND)게이트_A의 출력값을 입력하는 트리-스태이트 버퍼_A와, 상기 제어신호(TPARA_L) 및 상기 제어신호(TPARA_L)의 반전값을 상태신호로 입력하고, 상기 노아(NOR)게이트의 출력값을 입력하는 트리-스태이트 버퍼_B로 구성된 A블록과,

상기 A블록의 출력을 래치하는 래치부와, 상기 래치부의 출력을 반전하여 출력하는 반전부로 구성된 B블록을 포함하여 구성되는 것을 특징으로 하는 반도체 메모리소자 테스트장치.