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KR900004590B1 - 출력 버퍼회로 - Google Patents

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KR900004590B1
KR900004590B1 KR1019870002601A KR870002601A KR900004590B1 KR 900004590 B1 KR900004590 B1 KR 900004590B1 KR 1019870002601 A KR1019870002601 A KR 1019870002601A KR 870002601 A KR870002601 A KR 870002601A KR 900004590 B1 KR900004590 B1 KR 900004590B1
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KR
South Korea
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buffer circuit
output
transistors
transistor
delay
Prior art date
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KR1019870002601A
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Inventor
겐이치 나카무라
Original Assignee
가부시키가이샤 도시바
와타리 스기이치로
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Publication date
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Publication of KR870009391A publication Critical patent/KR870009391A/ko
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Abstract

내용 없음.

Description

출력 버퍼회로
제1도는 종래의 버퍼회로를 나타내는 도면.
제2도는 제1도에 도시된 회로의 동작을 설명하기 위한 도면.
제3도는 본 발명의 실시예에 따른 버퍼회로의 도면.
제4도 내지 제5도는 제3도에 도시한 회로의 동작을 설명하기 위한 도면.
제6도 내지 제8도는 본 발명의 또 다른 실시예에 따른 버퍼회로의 도면이다.
* 도면의 주요부분에 대한 부호의 설명
Vcc, Vss : 전원 Q20, Q21 : 부하 MOS 트랜지스터
Q27, Q28 : 구동 MOS 트랜지스터 D1 : 내부회로로 부터의 신호
Dout : 출력신호
본 발명은 버퍼회로에 관한 것으로, 특히 반도체집적회로에 관한 출력버퍼회로를 위한 것이다.
일반적으로 반도체집적회로장치의 출력회로는 예컨대 제1도에 도시한 바와 같이 도면 부호(11-14)로 나타낸 CMOS인버터와 P챈널 MOS트랜지스터(Q1,Q3,Q7), N챈널 MOS 트랜지스터(Q2,Q4,Q6,Q8)로 구성되어 있는 바, 내부회로소자(도시하지 않았음)로 부터 신호(D1)가 CMOS인버터(11,12)를 통해 P챈널부하 MOS트랜지스터(Q9)의 게이트로 인가됨과 더불어 CMOS인버터(13,14)를 통해 N챈널구동 MOS트랜지스터(Q9,Q10)는 공급전원(Vcc)과 접지(Vss)사이에 직렬로 연결되어 있고, 출력신호(Dout)는 이 MOS트랜지스터(Q9,Q10)의 접속점으로 부터 얻어진다.
상기 CMOS인버터(11,13)는 상기 MOS트랜지스터(Q9,Q10)가 동시에 온상태로 되어 공급전원(Vcc)으로 부터 접지점(Vss)으로 직류관통전류가 흐르는 것을 방지하게 되어 있는 바, 즉 인버터(11)의 출력이 하이레벨("H"로 부터 로우레벨("L")로 변하는 것은 인버터(13)보다도 빠르게 하고, "H"레벨로 부터 "L"레벨로 변하는 것은 늦어지도록 구성되어 있다. 이것은 예컨대 MOS 트랜지스터 크기를 MOS트랜지스터(Q2)보다 적게함과 동시에 MOS트랜지스터(Q5)의 크기를 MOS 트랜지스터(Q6)보다 더 크게 설정하면 좋다. 이렇게 하면 인버터(11)의 회로임계치는 인버터(12,13)의 회로임계치보다 낮게 되며, 인버터(13)의 회로임계치는 인버터(12,14)의 회로임계치보다 높게 된다. 상기 회로의 동작을 제2a도 및 제2b도를 참조하여 설명하면 다음과 같다.
제2a도는 내부회로로 부터 입력되는 신호(D1)가 "L"레벨로 부터 "H"레벨로 회화함에 따른 각부의 신호파형을 나타낸 것이고, 제2b도는 상기 신호(D1)가 "H"레벨에서 "L"레벨로 변화할 때의 각부의 신호파형을 나타내는 것이고, 제2b도는 상기 신호(D1)가 "H"레벨에서 "L"레벨로 변화할 때의 각부의 신호파형을 나타낸 것이다.
제2a도에 도시한 바와 같이, 시각(t1)에 내부회로로 부터 입력되는 신호(D1)가 "L"레벨에서 "H"레벨로 상승하기 시작하면, 그에 따라 시각(t2)에 인버터(11)의 출력(D2)이 "H"레벨로 부터 "L"레벨로 변하기 시작하며, (t3)에는 인버터(13)의 출력(D4)도 "H"레벨에서 "L"레벨로 변하기 시작한다. 인버터(11)의 출력(D2)이 인버터(12)의 회로임계치보다 낮아지게 되는 시각(t3)에 인버터(12)의 출력(D3)이 "L"레벨로 부터 "H"레벨로 상승하기 시작한다. 그에 따라 P챈널부하 MOS트랜지스터(Q9)는 턴오프된다. 한편, 인버터(13)의 출력(D4)이 인버터(14)의 회로임계치보다 낮아지게 되는 시각(t4)에 인버터(14)의 출력(D5)은 "L"레벨로 부터 "H"레벨로 상승하기 시작한다.
따라서 구동 MOS트랜지스터(Q10)가 턴온되고, 출력신호(Dout)는 시각(t4)에 "H"레벨로 부터 "L"레벨로 떨어지기 시작한다. 도면에 도시된 바와 같이 상기 출력신호(Dout)가 반전되는 시각(t4)과 시각(t5) 사이에서는 큰 피크전류가 흐르게 된다.
이와는 달리 제2b도에 도시된 바와 같이 내부회로로 부터의 신호(D1)가 시작(t1)에 "H"레벨에서 "L"레벨로 떨어지기 시작하면, t2시각에는 인버터(13)의 출력(D4)이 "L"레벨로 부터 "H"레벨로 변하기 시작한다. t3시각에는 인버터(13)의 출력(D4)이 인버터(14)의 회로임계치보다 더 높아지게 되고, 인버터(14)의 출력(D5)은 "H"레벨로 부터 "L"레벨로 떨어지기 시작한다.
그에 따라 구동 MOS트랜지스터(Q10)는 턴오프된다. 또한 인버터(11)의 출력(D2)이 인버터(12)의 회로임계치보다 더 높아지게 되는 시각(t4)에는 인버터(12)의 출력(D3)은 "H"레벨로 부터 "L"레벨로 떨어지기 시작한다. 따라서 부하 MOS트랜지스터(Q9)는 턴온되고, 출력신호(Dout)는 시각(t4)에 "L"레벨에서 "H"레벨로 상승하기 시작한다.
제5b도에서 보는 바와 같이 출력신호(Dout)가 반전되는 시간인 시각(t4)과 시각(t5)사이에는 큰 피크 전류가 흐른다. 더구나 일반적으로 출력버퍼회로에 있는 최종단의 트랜지스터는 IOH(고레벨 출력전류)/IOL(제2레벨 출력전류)의 사양을 만족시키기 위해 큰전류가 흐르도록 설계되어야만 한다. 특히 상기한 제1도에 있어서 구동 MOS트랜지스터(Q10)는 IOL 사양을 만족시키기 위해 큰전류가 흐르도록 설계되어 있다. 따라서 구동 MOS트랜지스터(Q10)는 턴오프상태로 부터 턴온상태로 변할 때는 큰 전류가 흘러 소비전류가 급격히 증대하여 회로오동작의 원인으로되는 자기노이즈(self-noise)가 발생한다.
또한 상기와 같은 부하 MOS트랜지스터(Q9)는 IOH의 사양을 만족시키기 위해 대전류가 흐르도록 설계되어 있으며, 부하 MOS트랜지스터(Q9)가 오프상태로 부터 온상태로 변화할 때에 큰전류가 흘러 소비전류가 급격히 증대하여 회로오동작의 원인으로 되는 자기노이즈(self-noise)가 발생하게 된다고 하는 문제가 있었다.
상기한 바와 같이 제1도에 도시한 종래의 출력버퍼회로는 IOH(고레벨 출력전류)/IOL(저레벨 출력전류)의 사양을 만족시키기 위해 큰전류가 흐르도록 설계되어 있기 때문에 출력의 반전시에 소비전류가 급격히 증가하여 자기노이즈(self-noise)가 발생하여 회로오동작의 원인으로 되는 결점이 있다.
본 발명은 상기한 결점을 제거하기 위한 것으로서, 소비전류의 급격한 증가를 억제하여 회로오동작의 원인으로되는 자기노이즈(self-noise)의 발생을 방지할 수 있는 출력버퍼회로를 제공하고자 함에 그 목적이 있다.
본 발명의 출력버퍼회로는 부하 MOS트랜지스터와 구동 MOS트랜지스터를 복수로 구성하여 상기 복수의 부하 MOS트랜지스터의 각 게이트에 입력신호를 순차지연시키는 제1의 지연회로로 부터의 출력을 공급하여 순차도통상태로 설정하고, 상기 복수의 구동MOS트랜지스터의 각 게이트에 입력신호에 순차지연시키는 제2의 지연회로로 부터의 출력을 공급하여 순차도통상태로 설정되도록 되어 있다.
또한, 상기 제1, 제2의 지연회로는 부하 MOS트랜지스터 및 구동 MOS트랜지스터를 비도통상태로 하는 입력신호를 지연시키는 동시에 전달하여 상기 복수의 부하 MOS트랜지스터 또는 복수의 구동 MOS트랜지스터를 동시에 비도통상태로 설정되도록 구성되어 있다.
이하, 본 발명의 일실시예에 관해서 도면을 참조하여 상세히 설명한다.
제3도에 도시한 바와 같이 내부회로로 부터 공급되는 신호(D1)는 P챈널형 MOS트랜지스터(Q11)와 N챈널형 MOS트랜지스터(Q12)로 이루어진 CMOS인버터(15)로 인가됨과 더불어 P챈널형 MOS트랜지스터(Q13)와 N챈널형의 MOS트랜지스터(Q14)로 이루어진 CMOS인버터(16)로 공급된다.
상기 인버터(15)의 출력(D2)은 P챈널형의 MOS트랜지스터(Q15)와 N챈널형의 MOS트랜지스터(Q16)로 이루어진 CMOS인버터(17)와 일단의 공급전원(Vcc)에 접속된 P챈널형의 MOS트랜지스터(Q17)의 게이트, 이 MOS트랜지스터(Q17)의 타단에 일단이 접속된 N챈널형의 MOS트랜지스터(Q18)의 게이트로 공급됨과 동시에 인버터(18,19)를 통하여 상기 MOS트랜지스터(Q18)의 타단과 접지점(Vss) 사이에 접속된 N챈널형의 MOS트랜지스터(Q19)의 게이트로 공급된다.
상기 MOS트랜지스터(Q17,Q18,Q19)는 "L"레벨의 출력시에만 지연동작을 행하는 인버터로서 동작한다. 상기 인버터(Q17)의 출력은 일단이 공급전원(Vcc)에 접속된 P챈널형의 부하 MOS트랜지스터(Q20)의 게이트로 공급된다.
상기 MOS트랜지스터(Q17,Q18)의 접속점으로 부터 출력되는 인버터(20)의 출력은 일단이 전원에 접속된 P챈널형의 부하 MOS트랜지스터(Q21)의 게이트로 공급된다. 상기 MOS트랜지스터(Q20,Q21)의 타단은 공통접속되어 있다.
상기 인버터(Q16)의 출력은 P챈널형의 MOS트랜지스터(Q22)와 N챈널형의 MOS트랜지스터(Q23)로 이루어진 CMOS인버터(21), 일단이 접지점(Vss)에 접속된 N챈널형의 MOS트랜지스터(Q24)의 게이트 및 이 MOS트랜지스터(Q24)의 타단에 일단이 접속된 P챈널형의 MOS트랜지스터(Q25)의 게이트로 공급됨과 더불어 인버터(22,23)를 통해서 상기 MOS트랜지스터(Q25)의 타단과 공급전원(Vcc)사이에 접속된 P챈널형의 MOS트랜지스터(Q26)의 게이트로 공급된다.
상기 MOS트랜지스터(Q24,Q25,Q26)는 "H"레벨의 출력시에만 지연동작을 행하는 인버터(24)로서 동작한다. 상기 인버터(21)의 출력은 상기 MOS트랜지스터(Q20,Q21)의 타단측 공통접속점과 접지점(Vss)사이에 접속된 N챈널형의 구동 MOS트랜지스터(Q27)의 게이트로 공급된다. 상기 MOS트랜지스터(Q20,Q21)의 타단측 공통접속점과 접지점(Vss) 사이에 접속된 N챈널형의 구동 MOS트랜지스터(Q28)의 게이트로 공급되도록 되어 있다.
상기한 바와 같은 구성에 있어서, 제4a,b도 및 제5a,b도로 참조하여 동작을 설명한다.
제4a도는 내부회로로 부터의 신호(D1)가 "L"레벨로 부터 "H"레벨로 변화할 때의 각 신호의 파형을 나타낸 것이고, 제4b도는 이때의 종래회로와 본 발명회로의 출력전류 파형을 비교하여 도시한 것이다. 또한 제5a도는 신호(D1)가 "H"레벨에서 "L"레벨로 변화할 때의 파형을 도시한 것이고, 제5b도는 이때의 종래회로와 본 발명회로의 출력전류의 파형을 비교하여 나타내고 있다.
제4a도에 도시한 바와 같이 신호(D1)가 시작(t1)에 내부회로로 부터의 신호(D1)가 "L"레벨로 부터 "H"레벨로 상승하기 시작하면 시각(t2)에 인버터(15)의 출력(D2)이 "H"레벨로 부터 "L"레벨로 변화하기 시작하여 인버터(15)의 출력(D2)이 인버터(17,18)의 회로임계치보다 낮게 되는 시각(t3)에 이들회로의 출력(D3,D4)이 "L"레벨로 부터 "H"레벨로 부터 "H"레벨로 변화하기 시작한다. 이와 더불어 부하 MOS트랜지스터(Q20,Q21)가 동시에 온상태로 된다.
다음에 시각(t4)에는 인버터(16)의 출력(D5)이 "H"레벨로 부터 "L"레벨로 변화하기 시작하여 이 인버터(16)의 출력(D5)이 인버터(21,24)의 회로임계치보다 낮게 되는 시각(t5)에 인버터(21)의 출력(D6)이 "L"레벨로 부터 "H"레벨로 변하기 시작함과 동시에 인버터(24)의 출력(D7)은 시각(t6)에 "L"레벨로 부터 "H"레벨로 변하기 시작한다.
이때 인버터(24)의 MOS트랜지스터(Q26)는 신호(D5)가 인버터(22,23)에 의해 지연되는 것으로서 이 인버터(24)의 출력은 천천히 하이레벨로 상승하기 시작한다. 따라서 우선 인버터(21)의 출력에 의해 구동 MOS트랜지스터(Q27)가 온상태로 되며(t5시각), 시각(t7)에 구동 MOS트랜지스터(Q28)가 온상태로 된다. 따라서 출력신호(Dout)는 시각(t5)에 "H"레벨로 부터 "L"레벨로 천천히 하강하기 시작하여 시각(t7)으로 부터 소정시간이 경과한 시각(t8)에 "L"레벨로 된다. 이 출력신호(Dout)가 반전하는 시각(t5,t8)사이의 전류는 제4b도에 도시한 바와 같이 경사가 완만하게 되어 급격한 전류증가는 발생하지 않는다.
한편, 제5a도에 도시한 바와 같이 내부회로로 부터의 신호(D1)가 시각(t1)에 "H"레벨로 부터 "L"레벨로 하강하기 시작하면, 시각(t2)에 인버터(16)의 출력(D5)이 "L"레벨로 부터 "H"레벨로 변화하기 시작하여 이 인버터(16)의 출력(D5)이 인버터(21,24)의 회로임계치보다 낮게 되는 시각(t3)에 이들 회로의 출력(D6,D7)이 "H"레벨로 부터 "L"레벨로 변화하기 시작한다. 이에 따라 구동 MOS트랜지스터(Q27,Q28)가 동시에 오프상태로 된다.
다음에 시각(t4)에 인버터(15)의 출력(D2)이 "L"레벨로 부터 "H"레벨로 변화하기 시작한다. 인버터(15)의 출력(D2)의 "L"레벨로 부터 "H"레벨로 변하기 시작하는 시각(t5)에 이 인버터(15)의 출력(D2)이 인버터(15,17,20)의 회로임계치보다 낮게 되는 시각(t5)에 인버터(17)의 출력(D3)이 "H"레벨로부터 "L"레벨로 변화하기 시작하며, 인버터(20)의 출력(D4)은 시각(t6)에 "H"레벨로부터 "L"레벨로 변하기 시작한다. 이때 인버터(24)의 MOS트랜지스터(19)는 신호(D2)가 인버터(22,23)에 의해 지연되는 것으로서, 이 인버터(24)의 출력은 천천히 "L"레벨로 떨어지기 시작한다. 따라서, 무엇보다도 먼저 인버터(21)의 출력에 의해 시각(t5)에 구동 MOS트랜지스터(Q28)가 턴온되고, 다음의 시각(t7)에 부하 MOS트랜지스터(Q28)가 온상태로 된다.
그에 따라 시각(t5)에는 출력신호(Dout)가 서서히 "L"레벨로부터 "H"레벨로 변화하기 시작하여 시각(t7)과 시각(t8) 사이에 하이레벨로 된다. 이 출력신호(Dout)가 반전되는 시각(t5)가 시각(t8) 사이의 전류는 제5b도에 도시된 바와 같이 경사가 완만하게 되어 급격한 전류증가는 발생되지 않는다.
이와 같은 구성수단에 의하면 출력신호(Dout)의 반전시에 부하 MOS 트랜지스터(Q20,Q21)가 소정의 시간간격을 가지고 순차 온상태로 되는 것으로서, 구동 MOS트랜지스터(Q27,Q28)가 소정의 시간간격을 가지고 순차 온상태로 되는 것으로서, 소비전류의 급격한 상승을 방지하여 회로 오동작의 원인으로 되는 자기노이즈의 발생이 제거된다. 따라서 반도체집적회로장치의 노이즈마진이 크게 된다.
또한 부하 MOS트랜지스터(Q20,Q21) 또는 구동 MOS트랜지스터(Q27,Q28)는 각각 온상태로부터 오프 상태로 변화할 때는 동시있는 것으로서 동작속도가 큰폭으로 저하하지도 않고 부하 MOS트랜지스터(Q20,Q21)와 구동 MOS트랜지스터(Q27,Q28)가 동시에 온상태로 되는 것은 아닌것으로 직류관통전류가 발생하지도 않는다.
제6도는 본 발명의 다른 실시예에 관한 버퍼회로도로서 상기 제3도에 도시한 실시예와는 저항(60,64)과 캐패시터(62,66)로 이루어진 지연소자가 있다는 것이 다르다.
제6도에 사용된 도면부호는 같은 소자에 대하여 제3도와 동일하다.
제7도는 본 발명의 또 다른 실시예에 관한 버퍼회로도로서 제3도에 도시한 실시예와는 게이트와 소오스가 각각 접속된 소비형 MOS 트랜지스터(Q70,Q73)로 이루어진 지연소자가 있다는 것이 다르다. 상기 실시예에서는 부하 MOS 트랜지스터와 구동트랜지스터가 2개 사용된 경우에 대해 설명하였지만 부하 MOS 트랜지스터와 구동트랜지스터를 복수개 사용하는 것도 물론 좋다.
제8도는 본 발명의 또 다른 실시예에 관한 회로도로서 이 회로는 3개의 부하 MOS 트랜지스터와 3개의 구동트랜지스터로 구성되어 있다. 제8도에서 보는 바와같이 제3도에 도시한 실시예와는 인버터(80,86)와 부하트랜지스터(Q80) 및 구동트랜지스터(Q82)와 같은 지연수단이 있다는 것이 다르다. 제8도에서는 제3도와 동일한 소자는 같은 도면부호를 사용했다.
인버터(18,19)의 출력(D8)은 지연수단인 인버터(80)로 공급된다. 인버터(80)는 인버터(20)처럼 구성되어 있다. MOS 트랜지스터(Q84,Q85,Q86)는 출력(Dout)이 "L" 레벨일 때만 인버터로서 작용한다. 트랜지스터(Q80)의 한쪽 끝은 공급전원(Vcc)에 접속되어 있다. MOS 트랜지스터(Q20,Q21,Q80)의 다른쪽 끝은 접지 되어 있다.
인버터(22,23)의 출력(D10)인 인버터(86)의 지연수단으로 공급된다. 인버터(86)의 구조는 인버터(24)의 구조와 동일하다. MOS 트랜지스터(Q87,Q88,Q89)는 오직 출력(Dout)이 "H"레벨일 때만 지연작용을 하는 인버터로서 동작한다. 인버터(86)의 출력은 상기 MOS 트랜지스터(Q87,Q88)의 접속점으로부터 공급되고, N챈널구동MOS 트랜지스터(Q82)의 게이트로 공급된다. 트랜지스터(Q82)의 일단은 공급전원(Vcc)에 연결되어 있다. MOS 트랜지스터(Q27,Q28,Q82)의 타단은 접지되어 있다.
제8도에 나타낸 출력신호(Dout)는 제3도의 실시예와 비교할 때 갑작스러운 전류의 증가없이 완만하게 흐른다.
상기한 바와 같이 본 발명에 따른 버퍼회로는 소비전류의 급격한 증가를 억제하여 회로오동작의 원인으로 되는 자기노이즈의 발생이 방지되는 출력버퍼회로를 얻을 수가 있다.

Claims (19)

  1. 공급전원은 가진 반도체집적회로에 사용되는 버퍼회로와, 집적회로로부터 입력전류를 받는 입력노드 및 입력전류에 응답하여 출력전류를 출력하기 위한 출력노드를 구비한 버퍼회로에 있어서, 부하저항수단(Q20,Q21)이 제1 및 제2의 상태 중 한상태에 있을 때 제1의 설정된 전압(Vcc)으로부터 버퍼회로의 입력전류를 증가시키기 위한 제1 및 제2의 상태를 가지는 부하저항(Q20,Q21)과, 상기 부하저항(Q20,Q21)이 한 상태에서 다른 상태로 될 때 제2의 설정된 전압(Vcc)으로부터 버퍼회로의 입력전류를 증가시키기 위한 제1 및 제2의 대응상태를 가지는 구동 트랜지스터(Q27,Q28) 및 공급전원을 안정시키기 위해 버퍼회로에 흐르는 입력전류의 증가율을 감세하는 수단(17,20,21,24)을 구비한 것을 특징으로 하는 출력버퍼회로.
  2. 제1항에 있어서, 상기 부하저항수단(Q20,Q21)은 출력노드와 제1의 설정된 전압(Vcc) 사이에 병렬로 연결된 다수의 부하트랜지스터(Q20,Q21,Q80)로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  3. 제1항에 있어서, 구동트랜지스터(Q27,Q28,Q82)는 출력노드와 제2의 설정된 전위(Vss) 사이에 병렬로 연결된 다수의 구동트랜지스터로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  4. 제1항에 있어서, 설정된 시간기간동안 연속해서 제2의 상태로부터 제1의 상태로 부하 및 구동트랜지스터(Q20,Q21,Q27,Q28)를 교대로 스위칭하기 위한 제1 및 제2의 지연수단(17,20,21,24)과 제1의 상태로부터 제2의 상태로 부하및 구동트랜지스터를 스위칭함과 동시에 부하트랜지스터(Q20,Q21)의 상태를 구동트랜지스터(Q27,Q28)의 반대상태로 존재하게 함을 특징으로 하는 출력버퍼회로.
  5. 제4항에 있어서, 제1 및 제2의 지연수단(17,20,21,24)은 각각 임계전압에 대응하는 입력전류를 반전하기 위한 설정된 제1임계치전압을 가지고, 제1의 지연수단을 위한 반전된 전류를 공급하는 제1반전수단(15)과 제1 및 제2의 지연수단에 의한 임계전압보다 더 낮은 제1임계전압, 제2의 지연수단을 위해 반전된 전류를 공급하고, 입력전류를 반전하기 위해 설정된 제2임계전압과 제1 및 제2의 지연수단(17,20,21,24)의 임계전압보다 더 높은 제2의 임계전압을 가진 제2의 인버터(16)를 포함하는 것을 특징으로 하는 출력버퍼회로.
  6. 제5항에 있어서, 제1의 반전수단(25)은 공급전원을 공급하기 위해 연결된 P챈널트랜지스터(Q11)와 제1의 n챈널트랜지스터(Q12), 두개의 트랜지스터(Q11,Q12)로 이루어지고, 제2의 반전수단(16)은 제2의 P트랜지스터(Q13)와 제2의 n챈널트랜지스터(Q14) 및 공급전원을 공급하기 위해 직렬로 연결된 두개의 트랜지스터(Q13,Q14)로 이루어진 것을 특징으로 하는 출력버퍼회로.
  7. 제6항에 있어서, 각각의 트랜지스터는 설정된 게이트길이를 가지고 있고, 제1의 P챈널트랜지스터(Q11)의 게이트길이는 제1의 n챈널트랜지스터(Q12)의 게이트길이 보다도 짧고, 제2의 P채널트랜지스터(Q13)의 게이트길이는 제2의 n채널트랜지스터(Q14)의 게이트길이보다 더 긴것을 특징으로 하는 출력버퍼회로.
  8. 제4항에 있어서, 제1의 지연수단(17,20)은 입력전류에 따라 부하저항을 스위칭하기 위한 제3의 반전수단(17) 및 입력전류에 따라 설정된 시간에 부하트랜지스터를 스위칭하기 위한 제3의 지연수단(20)으로 이루어진 것을 특징으로 하는 출력버퍼회로.
  9. 제4항에 있어서, 제2의 지연수단(21,24)은 입력전류에 따라 구동트랜지스터를 스위칭하기 위한 제4의 반전수단(21) 및 입력전류에 설정된 시간간격에 다른 구동트랜지스터를 스위칭하기 위한 제4의 지연수단(24)으로 이루어진 것을 특징으로 하는 출력버퍼회로.
  10. 제8항에 있어서, 제3의 지연수단(20)은 제3의 P챈널트랜지스터와 제3 및 제4의 n챈널트랜지스터(Q17,Q18,Q19) 및 제1의 지연소자(18,19), 각각의 트랜지스터는 대응하는 입력접합을 가지며, 트랜지스터(Q17,Q18,Q19)는 공급전원에 직렬로 연결되어 있고, 제1의 지연소자(18,19)는 제4의 n챈널트랜지스터(Q19)의 입력접합과 제3의 P챈널트랜지스터(Q17) 및 제3의 n챈널트랜지스터(Q18) 사이에 연결된 제1의 지연소자(18,19)로 이루어진 것을 특징으로 하는 출력버퍼회로.
  11. 제10항에 있어서, 제1의 지연소자(18,19)는 제1의 출력신호에 대응하며, 상기 제1의 지연수단을 제1의 지연수단(18,19)의 제1출력신호에 따라 설정된 시간간격에 부하저항의 다른 스위칭을 위한 제4의 지연수단(80)으로 이루어진 것을 특징으로 하는 출력버퍼회로.
  12. 제9항에 있어서, 제4의 지연수단(24)은 제5의 n챈널, 제4 및 제5의 P챈널 트랜지스터(Q24,Q25,Q26)와 제2의 지연소자(22,23)로 이루어지고, 각 트랜지스터(Q24,Q25,Q26)는 입력접합에 대응하며, 트랜지스터(Q24,Q25,Q25)는 공급전원과 직렬로 연결되고, 제2의 지연소자(22,23)는 제4의 P챈널트랜지스터(Q26)의 입력결합과 제4의 P챈널트랜지스터(Q25) 및 제4의 n챈널트랜지스터(Q24) 사이에 연결된 것임을 특징으로 하는 출력버퍼회로.
  13. 제12항에 있어서, 제2의 지연소자(22,23)는 제2의 출력신호에 대응하며, 제2의 지연수단은 제2의 지연소자(22,23)의 제2출력신호에 따라 설정된 시간간격에 다른 부하트랜지스터를 스위칭하기 위한 제6의 지연소자로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  14. 제10항에 있어서, 상기 제1의 지연소자는 인버터(18,19)로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  15. 제10항에 있어서, 상기 제1의 지연수단은 저항(60)과 캐패시터(62)로 이루어진 것임을 특징으로 하는 출력버퍼회로.
  16. 제10항에 있어서, 상기 게이트와 드레인이 함께 결합된 디플리션형 MOS 트랜지스터(Q70)를 포함하고 있음을 특징으로 하는 출력버퍼회로.
  17. 제12항에 있어서, 상기 제2의 지연소자는 인버터(22,23)를 포함하고 있음을 특징으로 하는 출력버퍼회로.
  18. 제12항에 있어서, 제2의 지연수단은 저항(64)과 캐패시터(66)인 것을 특징으로 하는 출력버퍼회로.
  19. 제12항에 있어서, 제2의 지연수단은 게이트와 드레인이 결합된 디플리션형 MOS 트랜지스터(Q74)인 것을 특징으로 하는 출력버퍼회로.
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
JPS63299513A (ja) * 1987-05-29 1988-12-07 Toshiba Corp 出力回路
US4882507B1 (en) * 1987-07-31 1993-03-16 Output circuit of semiconductor integrated circuit device
US5268868A (en) * 1987-09-16 1993-12-07 Hitachi, Ltd. Output buffer circuits for reducing ground bounce noise
JPH01161916A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体集積回路
JPH01171320A (ja) * 1987-12-25 1989-07-06 Nec Ic Microcomput Syst Ltd 出力回路
NL8800234A (nl) * 1988-02-01 1989-09-01 Philips Nv Geintegreerde schakeling met logische circuits en ten minste een push-pull-trap.
US4825101A (en) * 1988-02-11 1989-04-25 Advanced Micro Devices, Inc. Full-level, fast CMOS output buffer
US4877980A (en) * 1988-03-10 1989-10-31 Advanced Micro Devices, Inc. Time variant drive circuit for high speed bus driver to limit oscillations or ringing on a bus
US4992677A (en) * 1988-03-23 1991-02-12 Hitachi, Ltd. High speed MOSFET output buffer with low noise
JP2666347B2 (ja) * 1988-04-20 1997-10-22 セイコーエプソン株式会社 出力回路
JP2542678B2 (ja) * 1988-06-17 1996-10-09 富士通株式会社 半導体装置
US5293082A (en) * 1988-06-21 1994-03-08 Western Digital Corporation Output driver for reducing transient noise in integrated circuits
US4959563A (en) * 1988-06-29 1990-09-25 Texas Instruments Incorporated Adjustable low noise output circuit
US4924120A (en) * 1988-06-29 1990-05-08 Texas Instruments Incorporated Low noise output circuit
JPH0229115A (ja) * 1988-07-19 1990-01-31 Toshiba Corp 出力回路
JPH0289292A (ja) * 1988-09-26 1990-03-29 Toshiba Corp 半導体メモリ
JPH0289373A (ja) * 1988-09-27 1990-03-29 Nec Corp 半導体メモリ
US5136179A (en) * 1988-10-31 1992-08-04 Teledyne Industries, Inc. Logic level discriminator
JPH0777345B2 (ja) * 1988-11-04 1995-08-16 三菱電機株式会社 半導体装置
JPH0666674B2 (ja) * 1988-11-21 1994-08-24 株式会社東芝 半導体集積回路の出力回路
US4975598A (en) * 1988-12-21 1990-12-04 Intel Corporation Temperature, voltage, and process compensated output driver
US5063308A (en) * 1988-12-21 1991-11-05 Intel Corporation Output driver with static and transient parts
US4933574A (en) * 1989-01-30 1990-06-12 Integrated Device Technology, Inc. BiCMOS output driver
US5004936A (en) * 1989-03-31 1991-04-02 Texas Instruments Incorporated Non-loading output driver circuit
US4992676A (en) * 1989-05-01 1991-02-12 Motorola, Inc. Output buffer having distributed stages to reduce switching noise
US4963766A (en) * 1989-06-28 1990-10-16 Digital Equipment Corporation Low-voltage CMOS output buffer
US4972101A (en) * 1989-09-19 1990-11-20 Digital Equipment Corporation Noise reduction in CMOS driver using capacitor discharge to generate a control voltage
US4962345A (en) * 1989-11-06 1990-10-09 Ncr Corporation Current limiting output driver
JP3031419B2 (ja) * 1990-06-13 2000-04-10 三菱電機株式会社 半導体集積回路
US5097149A (en) * 1990-07-02 1992-03-17 Micron Technology, Inc. Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like
US5241221A (en) * 1990-07-06 1993-08-31 North American Philips Corp., Signetics Div. CMOS driver circuit having reduced switching noise
US5041741A (en) * 1990-09-14 1991-08-20 Ncr Corporation Transient immune input buffer
US5122690A (en) * 1990-10-16 1992-06-16 General Electric Company Interface circuits including driver circuits with switching noise reduction
JPH04153761A (ja) * 1990-10-17 1992-05-27 Nec Corp 出力バッファ
JP2583684B2 (ja) * 1990-11-06 1997-02-19 三菱電機株式会社 プルダウン抵抗コントロール入力回路及び出力回路
JP2628942B2 (ja) * 1990-11-06 1997-07-09 三菱電機株式会社 プルアップ抵抗コントロール入力回路及び出力回路
JPH05243940A (ja) * 1992-02-27 1993-09-21 Mitsubishi Electric Corp 出力バッファ装置
JP3442149B2 (ja) * 1994-07-28 2003-09-02 富士通株式会社 半導体回路
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
KR100219559B1 (ko) * 1996-10-09 1999-09-01 윤종용 신호라인 구동회로 및 이를 구비하는 반도체장치
US5910730A (en) * 1996-12-13 1999-06-08 International Business Machines Corporation Digital circuit noise margin improvement
US5825219A (en) * 1997-02-21 1998-10-20 Silicon Integrated System Corp. Fast edge rate signal driver
US5929680A (en) * 1997-05-16 1999-07-27 Tritech Microelectronics International Ltd Short circuit reduced CMOS buffer circuit
DE69731089D1 (de) 1997-10-31 2004-11-11 St Microelectronics Srl Hochspannungspegelverschieber zum Steuern einer Ausgangsstufe
GB2335556B (en) 1998-03-18 2002-10-30 Ericsson Telefon Ab L M Switch circuit
US6051995A (en) * 1998-09-11 2000-04-18 Sharp Electronics Corporation Constant impedance, low noise CMOS buffer
US6466074B2 (en) * 2001-03-30 2002-10-15 Intel Corporation Low skew minimized clock splitter
US6683482B2 (en) * 2001-08-02 2004-01-27 Agilent Technologies, Inc. Slew rate control of output drivers using PVT controlled edge rates and delays
US6529050B1 (en) * 2001-08-20 2003-03-04 National Semiconductor Corporation High-speed clock buffer that has a substantially reduced crowbar current
US6870895B2 (en) * 2002-12-19 2005-03-22 Semiconductor Energy Laboratory Co., Ltd. Shift register and driving method thereof
US20040246039A1 (en) * 2003-06-03 2004-12-09 Chi-Ming Hsiao Switched capacitor circuit capable of minimizing clock feedthrough effect in a voltage controlled oscillator circuit
TWI262315B (en) * 2004-11-17 2006-09-21 Richtek Technology Corp Detecting method of switching state for a FET-based switch
US8054111B2 (en) * 2004-12-13 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic appliance using the same
CN103236834B (zh) * 2013-03-13 2015-07-08 东南大学 浮栅驱动芯片中抑制高侧浮动电源低电平负过冲的电路
US11349456B2 (en) 2017-07-21 2022-05-31 Texas Instruments Incorporated Ultra-low energy per cycle oscillator topology

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3631528A (en) * 1970-08-14 1971-12-28 Robert S Green Low-power consumption complementary driver and complementary bipolar buffer circuits
US4103188A (en) * 1977-08-22 1978-07-25 Rca Corporation Complementary-symmetry amplifier
JPS5471958A (en) * 1977-11-21 1979-06-08 Hitachi Ltd Logical operation unit
JPS5516539A (en) * 1978-07-20 1980-02-05 Nec Corp Level shifter circuit
JPS5838032A (ja) * 1981-08-13 1983-03-05 Fujitsu Ltd Ｃ―ｍｏｓインバータ駆動用バッファ回路
JPS58103230A (ja) * 1981-12-16 1983-06-20 Hitachi Ltd スイツチング回路
US4477741A (en) * 1982-03-29 1984-10-16 International Business Machines Corporation Dynamic output impedance for 3-state drivers
JPS58196726A (ja) * 1982-05-12 1983-11-16 Hitachi Ltd Ｍｏｓ出力回路
JPS58196725A (ja) * 1982-05-12 1983-11-16 Hitachi Ltd Ｃｍｏｓ出力回路
JPS5920027A (ja) * 1982-07-27 1984-02-01 Toshiba Corp 半導体装置
JPS59212027A (ja) * 1983-05-18 1984-11-30 Toshiba Corp 半導体集積回路の出力回路
JPS6066520A (ja) * 1983-09-22 1985-04-16 Oki Electric Ind Co Ltd 半導体回路
JPS60136420A (ja) * 1983-12-24 1985-07-19 Toshiba Corp Ｃ　ｍｏｓ論理回路
US4567378A (en) * 1984-06-13 1986-01-28 International Business Machines Corporation Driver circuit for controlling signal rise and fall in field effect transistor processors
JPS61125222A (ja) * 1984-11-21 1986-06-12 Nec Corp 出力バツフア
US4622482A (en) * 1985-08-30 1986-11-11 Motorola, Inc. Slew rate limited driver circuit which minimizes crossover distortion
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
US4682055A (en) * 1986-03-17 1987-07-21 Rca Corporation CFET inverter having equal output signal rise and fall times by adjustment of the pull-up and pull-down transconductances

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