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KR890010905A - 반도체 기억장치 및 액세스방법 - Google Patents

반도체 기억장치 및 액세스방법 Download PDF

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Abstract

내용 없음

Description

반도체 기억장치 및 액세스방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 본 발명의 실시예에 따른 반도체 기억장치의 주요부분의 배치 표시도.
제9도는 제8도의 반도체 기억장치의 작동을 표시하는 파형도.
제10a도는 단순 차동감지 증폭기의 회로도.
제10b도는 전류반사경형 차동감지 증폭기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
101 : 메모리 셀 어레이 102 : 어드레스 버퍼
104 : 열 디코더 108 : 행 디코더

Claims (7)

  1. 외부적으로 적용되는 행 어드레스를 수신하기 위한 행 어드레스 입력수단, 상기 행 어드레스 입력수단에서 행 어드레스에 응답으로 상기 메모리 셀 어레이에서 한 행을 선택하기 위한 행 선택 수단, 외부적용 열 어드레스를 수신하기 위한 열 어드레스 입력 수단, 상기 열 어드레스 입력 수단에서 열 어드레스에 응답으로 상기 메모리 셀 어레이에서 한 열을 선택하기 위한 한쌍의 비트라인을 선택하기 위한 열 선택수단, 기록 작동에서 상기 열 선택 수단의 출력에 응답으로 상기 열 어드레스에 의해 지정된 한 쌍의 비트라인에 연결된 한쌍의 기록데이터 전송버스라인, 상기 열 어드레스와 상기 행 어드레스에 의해 선택된 메모리 셀에서 기록될 전송 데이터를 위해, 판독 작동에서 상기 열 어드레스에 의해 선택된 한 쌍의 비트라인상의 전송 데이터를 위해 상기 쌍의 기록 데이터 전송 버스에서 각각 제공되는 한 쌍의 판독 데이터 전송 버스라인, 그리고 상기 선택된 비트라인 쌍 위의 데이터에 따라 상기 판독 데이터 전송 버스 라인을 구동하기 위한 상기 열 선택방법의 출력에 응답과 그리고 각 비트라인쌍에 동일한 증폭기 수단으로 구성되고 상기 증폭기 수단은 (a) 상기 선택된 비트라인쌍의 전압 차이를 검출하기 위한 수단; (b) 상기 선택된 비트라인쌍의 비트라인상의 전압, 각각 증폭을 위한 첫째와 둘째전압 증폭수단; (c) 상기 첫째와 둘째 전압 증폭수단의 전압 변화의 율을 증가하기 위해서, 상기 첫째와 둘째 전압 증폭수단 사이의 양성 피드백 신호 흐름 경로를 설치하는 수단; (d) 첫째와 둘째 전류를 제어하기 위한 상기 첫째와 둘째 전압 증폭 수단에 응답수단; (e) 상기 첫째와 둘째 전류를 전압 차이로 전환하는 수단; 그리고 (f) 상기 판독 데이터 전송 버스 라인에 상기 전압차를 적용하는 수단으로 구성되는 한쌍의 접힌 비트라인을 구성하는 상기 복수의 비트라인, 상기 메모리 셀 어레이에서 한 열을 선택하는 복수의 워드라인, 행과 열에서 배열되는 복수의 메모리 셀의 메모리 셀 어레이를 가지는 반도체 기억장치.
  2. 제1항에 있어서, 단일 어드레스 입력 수단이 상기 열 어드레스 입력 수단과 상기 행 어드레스 입력수단으로서 공통으로 사용되고 그리고 상기 외부 적용 행 어드레스와 행 어드레스가 시간-디비젼 방법으로 상기 단일 어드레스 입력 수단에 적용되는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 행 어드레스 입력 수단과 상기 열 어드레스 입력 수단이 따로 따로 제공되고, 그리고 상기 행 선택 수단과 상기 열 선택 수단이 같은 제어신호에 응답으로 활성화되는 반도체 기억장치.
  4. 제1항에 있어서 상기 한쌍의 판독 데이터 전송 버스 라인은 : 복수 한쌍의 보조 판독 데이터 전송 버스라인, 비트라인쌍의 소정의 수를 위해 공통으로 제공되는 각 쌍, 그리고 비트라인 쌍의 상기 소정의 수의 각각을 위해 제공된 증폭수단의 출력 노드를 형성하고, 그리고 활성화되는 증폭수단의 출력노드를 구성하는 한쌍의 보조 판독 전송 버스 라인상의 신호를 수신하기 위해 상기 복수쌍의 보조 판독 데이터 전송 버스의 모두에 연결된 한 쌍의 주요 판독 데이터 전송 버스 라인으로 이루어지는 반도체 기억 장치.
  5. 제1항에 있어서 상기 반도체 기억 장치는 더욱 동일한 비트라인쌍 위의 전위차를 차동적으로 증폭하기 위해 각 비트쌍을 위해 제공되는 플립플롭형 감지 증폭기로 구성되고 그리고 상기 증폭기 수단은 상기 플립플롭형 감지 증폭기와 같은 것이 활성화되기전 활성화 되는 반도체 기억장치.
  6. 제1항에 있어서, 상기 증폭기 수단은 첫째 전도형태의 첫째, 둘째, 셋째 그리고 넷째 MOS 트랜지스터 그리고 둘째 전도형태의 첫째와 둘째 MOS트랜지스터로 구성되고; 둘째 전도형태의 첫째 MOS트랜지스터의 드레인이 첫째 전원공급에 연결되고, 그리고 게이트와 거기의 소스는 첫째 출력 노드에 연결되고; 둘째 전도형태의 둘째 MOS트랜지스터의 드레인은 첫째 전원공급에 연결되고, 그 게이트는 상기 첫째 출력노드에 연결되고 그리고 그 소스는 둘째 출력 노드에 연결되고; 첫째 전도형태의 첫째 MOS트랜지스터의 드레인은 상기 첫째 출력노드에 연결되고, 거기의 게이트는 동일한 쌍의 비트라인에 연결되고 그리고 거기의 소스는 첫째 내부 노드에 연결되고; 첫째 전도형태의 둘째 MOS트랜지스터의 드레인은 상기 둘째 출력 노드에 연결되고, 거기의 게이트는 상기 동일쌍의 다른 비트라인에 연결되고 그리고 거기의 소스는 둘째 내부노드에 연결되고; 첫째 전도형태의 셋째 MOS트랜지스터의 드레인은 상기 첫째 내부노드에 연결되고 그 게이트는 상기열 선택수단의 출력신호에 연결되고 그리고 그 소스는 둘째 전원공급에 연결되고 그리고; 첫째 전도형태의 넷째 MOS 트랜지스터의 드레인은 상기 둘째 내부 노드에 연결되고, 그 게이트는 상기 열선택 수단의 출력 신호에 연결되고 그리고 그 소스는 상기 둘째 전원공급에 연결되는 반도체 기억장치.
  7. 상기 기억장치는 복수의 워드라인, 두개의 비트라인이 쌍으로된 접힌 비트라인 구성을 가지는 복수의 비트라인, 워드라인과 비트라인의 교차에 제공된 각 복수의 메모리 셀, 동일한 비트라인쌍 상의 차동 신호를 증폭하는 각 비트라인쌍을 위해 제공된 각 복수의 플립플롭형 감지 증폭기, 기록될 전송 데이터를 위한 첫째 한 쌍의 데이터 버스라인, 상기 첫째쌍에서 분리되어 제공되는 판독될 데이터를 전송하기 위한 둘째 한 쌍의 데이터 버스 라인, 그리고 상기 둘째 한 쌍의 데이터 버스와 각 비트라인쌍 사이에 제공된 각 복수의 증폭기 수단, 거기의 출력 노드를 형성하는 상기 둘째 쌍의 데이터 버스와 동일한 비트라인쌍에 연결된 입력 노드를 가지는 각 증폭기 수단으로 구성되고 상기 액세스하는 방법은 : 선택된 워드라인을 활성화하는 수신된 행 어드레스에 따라 워드라인을 선택하고; 동일한 비트라인쌍 상의 신호 수준에 영향 없이 증폭신호를 상기 둘째 쌍의 데이터 버스로 전환하기 위해 동일 비트라인쌍 위의 차동신호를 증폭하기 위해 외부에 적용된 열 어드레스에 의한 활성화 증폭기 수단; 그리고 상기 비트라인쌍의 각각에 차동 신호를 증폭하는 전류밀러형 감지 증폭기의 활성화후 상기 복수의 필립플롭형 감지 증폭기를 활성화하는 단계로 형성되고; 증폭기 수단 활성화의 상기 단계는; (a) 외부 적용 열 어드레스에 따라 선택된 비트라인쌍의 전압차이를 검출하고; (b) 상기 선택된 비트라인쌍의 비트라인 위의 전압을 각각 증폭하는 증폭수단에 포함되는 첫째와 둘째 전압 증폭수단을 사용하고; (c) 상기 첫째와 둘째 전압 수단의 전압 변화의 비율을 증가하기 위해 상기 첫째와 둘째 전압 증폭 수단 사이의 양성 피드백 신호 흐름 통로를 설정하고; (d) 상기 첫째와 둘째 전압 증폭 수단에 응답으로 첫째와 둘째 전류를 제어하고; (e) 상기 첫째와 둘째 전류를 한 전압 차이로 전환하고; 그리고 (f) 상기 판독 데이터 전송 버스에 상기 전압 차이를 적용하는 단계를 포함하는 증폭기 수단을 활성화하는 임의 접근 반도체 기억장치의 액세스 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880017403A 1987-12-24 1988-12-24 반도체 기억장치 및 액세스방법 KR920007440B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100599015B1 (ko) * 1997-09-03 2006-11-07 프리스케일 세미컨덕터, 인크. 화상캡쳐회로

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053652A (en) * 1988-01-28 1991-10-01 Hitachi, Ltd. High speed sensor system using a level shift circuit
SG90004A1 (en) * 1990-01-24 2002-07-23 Seiko Epson Corp Semiconductor memory device and data processing device using the same
JP3101297B2 (ja) * 1990-03-30 2000-10-23 株式会社東芝 半導体メモリ装置
US5594681A (en) * 1990-03-30 1997-01-14 Fujitsu Limited Dynamic random access memory wherein timing of completion of data reading is advanced
US5553032A (en) * 1990-03-30 1996-09-03 Fujitsu Limited Dynamic random access memory wherein timing of completion of data reading is advanced
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5995443A (en) * 1990-04-18 1999-11-30 Rambus Inc. Synchronous memory device
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US5047979A (en) * 1990-06-15 1991-09-10 Integrated Device Technology, Inc. High density SRAM circuit with ratio independent memory cells
JP2981263B2 (ja) * 1990-08-03 1999-11-22 富士通株式会社 半導体記憶装置
JP2673395B2 (ja) * 1990-08-29 1997-11-05 三菱電機株式会社 半導体記憶装置およびそのテスト方法
JPH04356799A (ja) * 1990-08-29 1992-12-10 Mitsubishi Electric Corp 半導体記憶装置
JP2685357B2 (ja) * 1990-12-14 1997-12-03 株式会社東芝 半導体記憶装置
KR940003836B1 (ko) * 1991-03-06 1994-05-03 현대전자산업 주식회사 데이타 감지회로
DE4111104C1 (ko) * 1991-04-05 1992-10-01 Siemens Ag, 8000 Muenchen, De
US5652723A (en) 1991-04-18 1997-07-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device
KR950014248B1 (ko) * 1991-04-19 1995-11-23 마쯔시다덴기산교 가부시기가이샤 다이나믹 ram의 판독/기록회로
JP2729423B2 (ja) * 1991-10-29 1998-03-18 三菱電機株式会社 半導体記憶装置
JP2939027B2 (ja) * 1991-10-31 1999-08-25 三菱電機株式会社 半導体記憶装置
JPH05166365A (ja) * 1991-12-12 1993-07-02 Toshiba Corp ダイナミック型半導体記憶装置
US5289415A (en) * 1992-04-17 1994-02-22 Motorola, Inc. Sense amplifier and latching circuit for an SRAM
US5475642A (en) * 1992-06-23 1995-12-12 Taylor; David L. Dynamic random access memory with bit line preamp/driver
JPH0685564A (ja) * 1992-09-01 1994-03-25 Mitsubishi Electric Corp 増幅器回路
JP2812097B2 (ja) * 1992-09-30 1998-10-15 日本電気株式会社 半導体記憶装置
KR950014255B1 (ko) * 1992-12-31 1995-11-23 현대전자산업주식회사 고속동작을 위한 데이타 패스 구조를 갖는 반도체 메모리소자
JP3293935B2 (ja) * 1993-03-12 2002-06-17 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
JP2663838B2 (ja) * 1993-07-27 1997-10-15 日本電気株式会社 半導体集積回路装置
KR960008456B1 (en) * 1993-10-06 1996-06-26 Hyundai Electronics Ind Sense amplifier of semiconductor memory device
US5383155A (en) * 1993-11-08 1995-01-17 International Business Machines Corporation Data output latch control circuit and process for semiconductor memory system
US5532969A (en) * 1994-10-07 1996-07-02 International Business Machines Corporation Clocking circuit with increasing delay as supply voltage VDD
KR0164359B1 (ko) * 1995-09-06 1999-02-18 김광호 싸이클시간을 감소시키기 위한 반도체 메모리 장치
US6226723B1 (en) 1996-09-20 2001-05-01 Advanced Memory International, Inc. Bifurcated data and command/address communication bus architecture for random access memories employing synchronous communication protocols
US6088774A (en) 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
US5925118A (en) * 1996-10-11 1999-07-20 International Business Machines Corporation Methods and architectures for overlapped read and write operations
JP4424770B2 (ja) 1998-12-25 2010-03-03 株式会社ルネサステクノロジ 半導体記憶装置
KR100319885B1 (ko) * 1999-04-27 2002-01-10 윤종용 데이터 입출력 라인의 저항값을 줄이는 데이터 입출력 라인 구조
US6252819B1 (en) * 2000-05-01 2001-06-26 Sandcraft, Inc. Reduced line select decoder for a memory array
DE10021776C2 (de) * 2000-05-04 2002-07-18 Infineon Technologies Ag Layout eines Sense-Verstärkers mit beschleunigter Signalauswertung
US6492881B2 (en) * 2001-01-31 2002-12-10 Compaq Information Technologies Group, L.P. Single to differential logic level interface for computer systems
US6501696B1 (en) * 2001-05-15 2002-12-31 Cypress Seminconductor Corp. Current steering reduced bitline voltage swing, sense amplifier
EP1527516A2 (en) * 2002-07-31 2005-05-04 Koninklijke Philips Electronics N.V. Data processing circuit
DE102004010191B4 (de) * 2004-03-02 2010-09-23 Qimonda Ag Integrierter Halbleiterspeicher mit Leseverstärker
US7200693B2 (en) * 2004-08-27 2007-04-03 Micron Technology, Inc. Memory system and method having unidirectional data buses
US7209405B2 (en) 2005-02-23 2007-04-24 Micron Technology, Inc. Memory device and method having multiple internal data buses and memory bank interleaving
US7956641B1 (en) 2005-04-28 2011-06-07 Cypress Semiconductor Corporation Low voltage interface circuit
US20070028027A1 (en) * 2005-07-26 2007-02-01 Micron Technology, Inc. Memory device and method having separate write data and read data buses
US7423476B2 (en) * 2006-09-25 2008-09-09 Micron Technology, Inc. Current mirror circuit having drain-source voltage clamp
WO2018151088A1 (ja) * 2017-02-14 2018-08-23 国立大学法人東北大学 メモリ装置
CN116206642B (zh) * 2022-11-03 2024-03-29 北京超弦存储器研究院 半导体存储器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3940747A (en) * 1973-08-02 1976-02-24 Texas Instruments Incorporated High density, high speed random access read-write memory
JPS5539073B2 (ko) * 1974-12-25 1980-10-08
JPS57198594A (en) * 1981-06-01 1982-12-06 Hitachi Ltd Semiconductor storage device
JPH069114B2 (ja) * 1983-06-24 1994-02-02 株式会社東芝 半導体メモリ
JPS61224192A (ja) * 1985-03-29 1986-10-04 Sony Corp 読出し増幅器
JPS6247897A (ja) * 1985-08-28 1987-03-02 Sony Corp 読み出し増幅器
JPS62167698A (ja) * 1986-01-20 1987-07-24 Fujitsu Ltd 半導体記億装置
JPH07111823B2 (ja) * 1986-03-18 1995-11-29 三菱電機株式会社 半導体記憶装置
KR950002293B1 (ko) * 1986-03-28 1995-03-16 가부시키가이샤 도시바 다이나믹형 반도체기억장치
US4791324A (en) * 1987-04-10 1988-12-13 Motorola, Inc. CMOS differential-amplifier sense amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100599015B1 (ko) * 1997-09-03 2006-11-07 프리스케일 세미컨덕터, 인크. 화상캡쳐회로

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