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CN116206642B - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

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CN116206642B
CN116206642B CN202211374124.7A CN202211374124A CN116206642B CN 116206642 B CN116206642 B CN 116206642B CN 202211374124 A CN202211374124 A CN 202211374124A CN 116206642 B CN116206642 B CN 116206642B
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CN
China
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transistor
pole
sense amplifier
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朱正勇
康卜文
刘铭旭
赵超
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Beijing Superstring Academy of Memory Technology
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Abstract

本申请公开了一种半导体存储器件，包括：第一位线和第二位线，所述第一位线和第二位线分别设置为与对应的存储单元连接；第一感测放大器；所述第一感测放大器设置为放大输入数据；包括第一输入端、第二输入端、第一输出端和第二输出端，所述第一输入端与所述第二输出端连接，所述第二输入端与所述第一输出端连接；第一输入控制晶体管和第二输入控制晶体管，设置为控制对应位线上的信号分别输入或不输入到所述第一感测放大器对应的输入端；第一输出控制晶体管和第二输出控制晶体管，设置为控制感测放大器的输出端的信号分别输出或不输出到对应的位线。

Description

半导体存储器件
技术领域
本申请涉及半导体技术领域，尤指一种半导体存储器件。
背景技术
用于放大输入数据的放大器电路用在包括通信领域、半导体领域等的各种领域中。例如，DRAM的半导体存储器件利用位线感测放大器来放大存储单元数据。具体地，如果字线被激活，则与字线连接的多个存储单元的数据被传送到位线，位线感测放大器感测并放大位线对中所包括的两个位线之间的电压差。
在1T1C技术中，如图1所示，数据访问是通过感测放大器SA(交叉耦合反相器)进行的。存储单元的电容中存储的数据与感测放大器中产生的信号相同，这样，I/O数据可以通过由列选择线控制的开关晶体管与感测放大器中的输入输出端连接。并且，写操作的输入数据不需要全摆幅信号，因为感测放大器可以帮助产生和放大部分摆幅信号，这将有助于提高写入速度和节省消耗。
在2T0C技术中，因为存储在SN(如图2所示)中的数据与在位线BL中产生的信号相反(例如，对于高电平，因为读取晶体管导通，所以BL将为低)，这带来了许多访问问题。例如，BL不能连接到SA的输出(与1T1C中的不同)。此外，由于通常需要全摆幅数据来进行写操作，这将降低写入速度，还会导致功耗问题。
发明内容
本申请提供了一种半导体存储器件，能够实现对2T0C存储单元的存储数据进行放大。
本申请提供了一种半导体存储器件，包括：
第一位线，所述第一位线与第一存储单元连接；
第二位线，所述第二位线与第二存储单元连接；
第一感测放大器，所述第一感测放大器设置为当感测到差分输入信号时，放大所述差分输入信号；包括第一输入端、第二输入端、第一输出端和第二输出端，所述第一输入端与所述第二输出端连接，所述第二输入端与所述第一输出端连接；
第一输入控制晶体管，设置为控制第一位线上的信号输入或不输入到所述第一感测放大器的第一输入端；
第二输入控制晶体管，设置为控制第二位线上的信号输入或不输入到所述第一感测放大器的第二输入端；
第一输出控制晶体管，设置为控制第一感测放大器的第一输出端的信号分别输出或不输出到第一位线；
第二输出控制晶体管，设置为控制第一感测放大器的第二输出端的信号输出或不输出到第二位线；
所述第一存储单元和所述第二存储单元为2T0C存储单元。
在一种示例性的实施例中，所述第一输入控制晶体管的第一极与第一位线连接，所述第一输入控制晶体管的第二极与所述第一感测放大器的第一输入端连接；所述第一输出控制晶体管的第一极与所述第一位线连接，所述第一输出控制晶体管的第二极与所述第一感测放大器的第一输出端连接；所述第一输入控制晶体管的栅极与第一输入控制端连接；所述第一输出控制晶体管的栅极与第一输出控制端连接；
所述第二输入控制晶体管的第一极与第二位线连接，所述第二输入控制晶体管的第二极与所述第一感测放大器的第二输入端连接；所述第二输出控制晶体管的第一端与所述第二位线连接，所述第二输出控制晶体管的第二极与所述第一感测放大器的第二输出端连接；所述第二输入控制晶体管的栅极与第二输入控制端连接；所述第二输出控制晶体管的栅极与第二输出控制端连接。
在一种示例性的实施例中，所述第一感测放大器包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第一接地控制晶体管；
第一PMOS晶体管的第二极和第一NMOS晶体管的第一极连接；第二PMOS晶体管的第二极和第二NMOS晶体管的第一极连接；第一PMOS晶体管的栅极与所述第二PMOS晶体管的第二极连接，第二PMOS晶体管的栅极与所述第一PMOS晶体管的第二极连接；第一PMOS晶体管和第二PMOS晶体管的第一极连接后接入VDD；所述第一NMOS晶体管和第二NMOS晶体管的第二极连接后通过第一接地控制晶体管接地；
第一NMOS晶体管的栅极作为所述第一感测放大器的第一输入端；第二NMOS晶体管的栅极作为所述第一感测放大器的第二输入端；第一PMOS晶体管的第二极作为所述第一感测放大器的第一输出端；第二PMOS晶体管的第二极作为所述第一感测放大器的第二输出端。
在一种示例性的实施例中，所述第一感测放大器包括第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第二接地控制晶体管；
所述第三PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管通过各自的第一极或第二极依次串联；所述第三PMOS晶体管和第三NMOS晶体管的栅极连接；
所述第四PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管通过各自的第一极或第二极依次串联；所述第四PMOS晶体管和第五NMOS晶体管的栅极连接；
第三PMOS晶体管和第四PMOS晶体管的第一极连接后接入VDD；所述第四NMOS晶体管和第六NMOS晶体管的第二极连接后通过第二接地控制晶体管接地；
所述第四NMOS晶体管的栅极作为所述第一感测放大器的第一输入端，所述第六NMOS晶体管的栅极作为所述第一感测放大器的第二输入端；所述第三PMOS晶体管的第二极与所述第四PMOS晶体管的栅极连接作为所述第一感测放大器的第一输出端；所述第四PMOS晶体管的第二极与所述第三PMOS晶体管的栅极连接作为所述第一感测放大器的第二输出端。
在一种示例性的实施例中，还包括与每个存储单元对应的第一列选择单元；每个第一列选择单元包括第一列选择晶体管；每个第一列选择晶体管的第一极与相应的I/O端连接；每个第一列选择晶体管的第二极与所述第一感测放大器相应的输出端连接；每个第一列选择晶体管的栅极与相应的列选择线连接。
在一种示例性的实施例中，还包括与第一存储单元对应的第一重启单元和第一预充单元、与第二存储单元对应的第二重启单元和第二预充单元；
每个重启单元包括重启晶体管；重启晶体管的第一极分别与对应的存储单元对应的位线连接；每个重启晶体管的第二极与相应的维持电源连接；每个重启晶体管的栅极与相应的重启信号端连接；
每个预充单元包括预充晶体管；预充晶体管的第一极与对应的存储单元对应的位线连接；预充晶体管的第二极与相应的预充电源连接；预充晶体管的栅极与相应的预充信号端连接。
本申请提供了一种半导体存储器件，包括：
第一读位线和第一写位线，所述第一读位线设置为与第三存储单元连接的读晶体管连接；所述第一写位线设置为与第三存储单元的写晶体管连接；
第二读位线和第二写位线，所述第二读位线设置为与第四存储单元连接的读晶体管连接；所述第二写位线设置为与第四存储单元的写晶体管连接；
第二感测放大器；所述第二感测放大器设置为当感测到差分输入信号时，放大所述差分输入信号；包括第三输入端、第四输入端、第三输出端和第四输出端，所述第三输入端与所述第四输出端连接，所述第四输入端与所述第三输出端连接；
所述第三输入端与所述第一读位线连接，所述第三输出端与所述第一写位线连接，所述第四输入端与所述第二读位线连接，所述第四输出端与所述第二写位线连接；
第三输入控制晶体管，设置为控制第一读位线上的信号输入或不输入到所述第二感测放大器的第三输入端；
第三输出控制晶体管，设置为控制第二感测放大器的第三输出端的信号输出或不输出到第一写位线；
第四输入控制晶体管，设置为控制第二读位线上的信号输入或不输入到所述第二感测放大器的第四输入端；
第四输出控制晶体管，设置为控制第二感测放大器的第四输出端的信号输出或不输出到第二写位线；
所述第三存储单元和所述第四存储单元为2T0C存储单元。
在一种示例性的实施例中，所述第三输入控制晶体管的第一极与所述第一读位线连接；所述第三输入控制晶体管的第二极与所述第二感测放大器的第三输入端连接；所述第三输入控制晶体管的栅极与第三输入控制端连接；
所述第三输出控制晶体管的第一极与所述第一写位线连接；所述第三输出控制晶体管的第二极与所述第二感测放大器的第三输出端连接；所述第三输出控制晶体管的栅极与第三输出控制端连接；
所述第四输入控制晶体管的第一极与所述第二感测放大器的第四输入端连接；所述第四输入控制晶体管的第二极与所述第二读位线连接；所述第四输入控制晶体管的栅极与第四输入控制端连接；
所述第四输出控制晶体管的第一极与所述第二感测放大器的第四输出端连接；所述第四输出控制晶体管的第二极与所述第二写位线连接；所述第四输出控制晶体管的栅极与第四输出控制端连接。
在一种示例性的实施例中，所述第二感测放大器还包括第七PMOS晶体管、第八PMOS晶体管、第七NMOS晶体管、第八NMOS晶体管和第三接地控制晶体管；
第七PMOS晶体管的第二极和第七NMOS晶体管的第一极连接；第八PMOS晶体管的第二极和第八NMOS晶体管的第一极连接；第七PMOS晶体管的栅极与所述第八PMOS晶体管的第二极连接，第八PMOS晶体管的栅极与所述第七PMOS晶体管的第二极连接；第七PMOS晶体管和第八PMOS晶体管的第一极连接后接入VDD；所述第七NMOS晶体管和第八NMOS晶体管的第二极连接后通过第一接地控制晶体管接地；
第七NMOS晶体管的栅极作为所述第二感测放大器的第三输入端；第八NMOS晶体管的栅极作为所述第二感测放大器的第四输入端；第七PMOS晶体管的第二极作为所述第二感测放大器的第三输出端；第八PMOS晶体管的第二极作为所述第二感测放大器的第四输出端。
在一种示例性的实施例中，所述第二感测放大器还包括第九PMOS晶体管、第十PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管和第四接地控制晶体管；
所述第九PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管通过各自的第一极或第二极依次串联；所述第九PMOS晶体管和第九NMOS晶体管的栅极连接；
所述第十PMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管通过各自的第一极或第二极依次串联；所述第十PMOS晶体管和第十一NMOS晶体管的栅极连接；
第九PMOS晶体管和第十PMOS晶体管的第一极连接后接入VDD；所述第十NMOS晶体管和第十二NMOS晶体管的第二极连接后通过第四接地控制晶体管接地；
所述第十NMOS晶体管的栅极作为所述第二感测放大器的第三输入端，所述第十二NMOS晶体管的栅极作为所述第二感测放大器的第四输入端；所述第九PMOS晶体管的第二极与所述第十PMOS晶体管的栅极连接作为所述第二感测放大器的第三输出端；所述第十PMOS晶体管的第二极与所述第九PMOS晶体管的栅极连接作为所述第二感测放大器的第四输出端。
在一种示例性的实施例中，还包括与每个存储单元对应的第二列选择单元；每个第二列选择单元包括列选择晶体管；每个列选择晶体管的第一极与相应的I/O端连接；每个列选择晶体管的第二极与所述第二感测放大器相应的输出端连接；每个列选择晶体管的栅极与相应的列选择线连接。
在一种示例性的实施例中，还包括与第一读位线对应的第三重启单元和第三预充单元、与第一写位线对应的第四重启单元和第四预充单元、与第二读位线对应的第五重启单元和第五预充单元、以及与第二写位线对应的第六重启单元和第六预充单元；
每个重启单元包括重启晶体管；重启晶体管的第一极分别与对应的存储单元对应的读位线连接；重启晶体管的第二极与相应的维持电源连接；重启晶体管的栅极与相应的重启信号端连接；
每个预充电单元包括预充晶体管；预充晶体管的第一极与对应的存储单元对应的读位线连接；预充晶体管的第二极与相应的预充电源连接；预充晶体管的栅极与相应的预充信号端连接。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为现有技术的感测放大器的示意图；
图2为本申请实施例的2T0C存储单元的示意图；
图3为本申请实施例的一种半导体存储器件的示意图；
图4为本申请实施例的另一种半导体存储器件的示意图；
图5为本申请实施例的一种访问存储单元的电路示意图；
图6为本申请实施例的一种SA的示意图；
图7为本申请实施例的另一种SA的示意图；
图8为本申请实施例的对应于图5电路的时序波形图；
图9为本申请实施例的对应于图5电路的时序波形图；
图10为本申请实施例的对应于图5电路的时序波形图；
图11为本申请实施例的另一种访问存储单元的电路示意图。
具体实施方式
图3为本申请实施例的半导体存储器件的示意图，如图3所示，一种半导体存储器件，包括：
第一位线和第二位线，所述第一位线与第一存储单元连接；所述第二位线与第二存储单元连接；
第一感测放大器；所述第一感测放大器设置为放大输入数据；包括第一输入端、第二输入端、第一输出端和第二输出端，所述第一输入端与所述第二输出端连接，所述第二输入端与所述第一输出端连接；
第一输入控制晶体管，设置为控制第一位线上的信号输入或不输入到所述第一感测放大器的第一输入端；
第二输入控制晶体管，设置为控制第二位线上的信号输入或不输入到所述第一感测放大器的第二输入端；
第一输出控制晶体管，设置为控制第一感测放大器的第一输出端的信号分别输出或不输出到第一位线；
第二输出控制晶体管，设置为控制第一感测放大器的第二输出端的信号输出或不输出到第二位线；
所述第一存储单元和所述第二存储单元为2T0C存储单元。
其中，第一输入控制晶体管和第一输出控制晶体管可以根据需要导通或截止，也可以根据需要同时截止。同时截止时，相当于断开第一感测放大器与第一存储单元之间的连接。第二输入控制晶体管和第二输出控制晶体管可以根据需要导通或截止，也可以根据需要同时截止。同时截止时，相当于断开第一感测放大器与第二存储单元之间的连接。当断开第一感测放大器与一边存储单元的连接后，第一感测放大器仍可以对另一边的存储单元的信号进行放大。
在一种示例性的实施例中，所述第一输入控制晶体管的第一极与第一位线连接，所述第一输入控制晶体管的第二极与所述第一感测放大器的第一输入端连接；所述第一输出控制晶体管的第一极与所述第一位线连接，所述第一输出控制晶体管的第二极与所述第一感测放大器的第一输出端连接；所述第一输入控制晶体管的栅极与第一输入控制端连接；所述第一输出控制晶体管的栅极与第一输出控制端连接；
所述第二输入控制晶体管的第一极与第二位线连接，所述第二输入控制晶体管的第二极与所述第一感测放大器的第二输入端连接；所述第二输出控制晶体管的第一端与所述第二位线连接，所述第二输出控制晶体管的第二极与所述第一感测放大器的第二输出端连接；所述第二输入控制晶体管的栅极与第二输入控制端连接；所述第二输出控制晶体管的栅极与第二输出控制端连接。
在一种示例性的实施例中，所述第一感测放大器包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第一接地控制晶体管；
第一PMOS晶体管的第二极和第一NMOS晶体管的第一极连接；第二PMOS晶体管的第二极和第二NMOS晶体管的第一极连接；第一PMOS晶体管的栅极与所述第二PMOS晶体管的第二极连接，第二PMOS晶体管的栅极与所述第一PMOS晶体管的第二极连接；第一PMOS晶体管和第二PMOS晶体管的第一极连接后接入VDD；所述第一NMOS晶体管和第二NMOS晶体管的第二极连接后通过第一接地控制晶体管接地；
第一NMOS晶体管的栅极作为所述第一感测放大器的第一输入端；第二NMOS晶体管的栅极作为所述第一感测放大器的第二输入端；第一PMOS晶体管的第二极作为所述第一感测放大器的第一输出端；第二PMOS晶体管的第二极作为所述第一感测放大器的第二输出端。
在一种示例性的实施例中，所述第一感测放大器包括第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第二接地控制晶体管；
所述第三PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管通过各自的第一极或第二极依次串联；所述第三PMOS晶体管和第三NMOS晶体管的栅极连接；
所述第四PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管通过各自的第一极或第二极依次串联；所述第四PMOS晶体管和第五NMOS晶体管的栅极连接；
第三PMOS晶体管和第四PMOS晶体管的第一极连接后接入VDD；所述第四NMOS晶体管和第六NMOS晶体管的第二极连接后通过第二接地控制晶体管接地；
所述第四NMOS晶体管的栅极作为所述第一感测放大器的第一输入端，所述第六NMOS晶体管的栅极作为所述第一感测放大器的第二输入端；所述第三PMOS晶体管的第二极与所述第四PMOS晶体管的栅极连接作为所述第一感测放大器的第一输出端；所述第四PMOS晶体管的第二极与所述第三PMOS晶体管的栅极连接作为所述第一感测放大器的第二输出端。
在一种示例性的实施例中，所述半导体存储器件还包括与每个存储器单元对应的第一列选择单元；每个第一列选择单元包括第一列选择晶体管；每个第一列选择晶体管的第一极与相应的I/O端连接；每个第一列选择晶体管的第二极与所述第一感测放大器相应的输出端连接；每个第一列选择晶体管的栅极与相应的列选择线连接。
在一种示例性的实施例中，还包括与第一存储单元对应的第一重启单元和第一预充单元、与第二存储单元对应的第二重启单元和第二预充单元；
每个重启单元包括重启晶体管；重启晶体管的第一极分别与对应的存储器单元对应的位线连接；每个重启晶体管的第二极与相应的维持电源连接；每个重启晶体管的栅极与相应的重启信号端连接；
每个预充单元包括预充晶体管；预充晶体管的第一极与对应的存储器单元对应的位线连接；预充晶体管的第二极与相应的预充电源连接；预充晶体管的栅极与相应的预充信号端连接。
本申请实施例通过在位线与感测放大器SA之间增加控制晶体管，当位线信号足够大时，输入控制晶体管关闭时，同侧的输出控制晶体管打开，使得SA的输出信号到达位线实现刷新操作。当一侧的输入控制晶体管打开时，由于SA的一侧的输入端与另一侧的输出端连接，另一侧的输出有助于保持输入信号，使得为读取和刷新操作提供稳定的输出。并且，SA能够放大数据信号，因此写入数据也不需要全摆幅信号。
图4为本申请实施例的半导体存储器件的示意图，如图4所示，一种半导体存储器件，包括：
第一读位线和第一写位线，所述第一读位线设置为与第三存储单元连接的读晶体管连接；所述第一写位线设置为与第三存储单元的写晶体管连接；
第二读位线和第二写位线，所述第二读位线设置为与第四存储单元连接的读晶体管连接；所述第二写位线设置为与第四存储单元的写晶体管连接；
第二感测放大器，所述第二感测放大器设置为当感测到差分输入信号时，放大所述差分输入信号；包括第三输入端、第四输入端、第三输出端和第四输出端，所述第三输入端与所述第四输出端连接，所述第四输入端与所述第三输出端连接；
所述第三输入端与所述第一读位线连接，所述第三输出端与所述第一写位线连接，所述第四输入端与所述第二读位线连接，所述第四输出端与所述第二写位线连接；
第三输入控制晶体管，设置为控制第一读位线上的信号输入或不输入到所述第二感测放大器的第三输入端；
第三输出控制晶体管，设置为控制第二感测放大器的第三输出端的信号输出或不输出到第一写位线；
第四输入控制晶体管，设置为控制第二读位线上的信号输入或不输入到所述第二感测放大器的第四输入端；
第四输出控制晶体管，设置为控制第二感测放大器的第四输出端的信号输出或不输出到第二写位线；
所述第三存储单元和所述第四存储单元为2T0C存储器单元。
其中，第三输入控制晶体管和第三输出控制晶体管可以根据需要导通或截止，也可以根据需要同时截止。同时截止时，相当于断开第二感测放大器与第三存储单元之间的连接。第四输入控制晶体管和第四输出控制晶体管可以根据需要导通或截止，也可以根据需要同时截止。同时截止时，相当于断开第二感测放大器与第四存储单元之间的连接。当断开第二感测放大器与一边存储单元的连接后，第二感测放大器仍可以对另一边的存储单元的信号进行放大。
在一种示例性的实施例中，所述第三输入控制晶体管的第一极与所述第一读位线连接；所述第三输入控制晶体管的第二极与所述第二感测放大器的第三输入端连接；所述第三输入控制晶体管的栅极与第三输入控制端连接；
所述第三输出控制晶体管的第一极与所述第一写位线连接；所述第三输出控制晶体管的第二极与所述第二感测放大器的第三输出端连接；所述第三输出控制晶体管的栅极与第三输出控制端连接；
所述第四输入控制晶体管的第一极与所述第二感测放大器的第四输入端连接；所述第四输入控制晶体管的第二极与所述第二读位线连接；所述第四输入控制晶体管的栅极与第四输入控制端连接；
所述第四输出控制晶体管的第一极与所述第二感测放大器的第四输出端连接；所述第四输出控制晶体管的第二极与所述第二写位线连接；所述第四输出控制晶体管的栅极与第四输出控制端连接。
在一种示例性的实施例中，所述第二感测放大器还包括第七PMOS晶体管、第八PMOS晶体管、第七NMOS晶体管、第八NMOS晶体管和第三接地控制晶体管；
第七PMOS晶体管的第二极和第七NMOS晶体管的第一极连接；第八PMOS晶体管的第二极和第八NMOS晶体管的第一极连接；第七PMOS晶体管的栅极与所述第八PMOS晶体管的第二极连接，第八PMOS晶体管的栅极与所述第七PMOS晶体管的第二极连接；第七PMOS晶体管和第八PMOS晶体管的第一极连接后接入VDD；所述第七NMOS晶体管和第八NMOS晶体管的第二极连接后通过第一接地控制晶体管接地；
第七NMOS晶体管的栅极作为所述第二感测放大器的第三输入端；第八NMOS晶体管的栅极作为所述第二感测放大器的第四输入端；第七PMOS晶体管的第二极作为所述第二感测放大器的第三输出端；第八PMOS晶体管的第二极作为所述第二感测放大器的第四输出端。
在一种示例性的实施例中，所述第二感测放大器还包括第九PMOS晶体管、第十PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管和第四接地控制晶体管；
所述第九PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管通过各自的第一极或第二极依次串联；所述第九PMOS晶体管和第九NMOS晶体管的栅极连接；
所述第十PMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管通过各自的第一极或第二极依次串联；所述第十PMOS晶体管和第十一NMOS晶体管的栅极连接；
第九PMOS晶体管和第十PMOS晶体管的第一极连接后接入VDD；所述第十NMOS晶体管和第十二NMOS晶体管的第二极连接后通过第四接地控制晶体管接地；
所述第十NMOS晶体管的栅极作为所述第二感测放大器的第三输入端，所述第十二NMOS晶体管的栅极作为所述第二感测放大器的第四输入端；所述第九PMOS晶体管的第二极与所述第十PMOS晶体管的栅极连接作为所述第二感测放大器的第三输出端；所述第十PMOS晶体管的第二极与所述第九PMOS晶体管的栅极连接作为所述第二感测放大器的第四输出端。
在一种示例性的实施例中，所述半导体存储器件还包括与每个存储器单元对应的第二列选择单元；每个第二列选择单元包括列选择晶体管；每个列选择晶体管的第一极与相应的I/O端连接；每个列选择晶体管的第二极与所述第二感测放大器相应的输出端连接；每个列选择晶体管的栅极与相应的列选择线连接。
在一种示例性的实施例中，所述半导体存储器件还包括与第一读位线对应的第三重启单元和第三预充单元、与第一写位线对应的第四重启单元和第四预充单元、与第二读位线对应的第五重启单元和第五预充单元、以及与第二写位线对应的第六重启单元和第六预充单元；
每个重启单元包括重启晶体管；重启晶体管的第一极分别与对应的存储器单元对应的读位线连接；重启晶体管的第二极与相应的维持电源连接；重启晶体管的栅极与相应的重启信号端连接；
每个预充电单元包括预充晶体管；预充晶体管的第一极与对应的存储器单元对应的读位线连接；预充晶体管的第二极与相应的预充电源连接；预充晶体管的栅极与相应的预充信号端连接。
本申请实施例中每个2T0C存储单元包括两条位线，通过将每个存储单元的写位线与感测放大器的输出端连接，将每个存储单元的读位线与感测放大器的输入端连接，实现对2T0C存储单元的读写和刷新控制。
图5为本申请实施例的一种访问存储单元的电路示意图，图5中包括感测放大器SA、两个2T0C存储单元、两个输入控制晶体管Re_Con、两个输出控制晶体管Φ_WE、两个列选择晶体管、两个列选择线CSL、两个预充电晶体管、两个重启晶体管。图5中的感测放大器的电路例如图6和图7所示。
图8示出了图5所示电路进行写操作的时序图；图8的时序图显示了原第一存储单元中存储的是“1”，现将“0”写入的过程。
如图8所示，非操作状态下(stand-by状态即维持状态)，左右两侧Re_con(分别对应第一输入控制端和第二输入控制端)控制的晶体管(分别对应上述的第一输入控制晶体管和第二输入控制晶体管)处于开启状态，左右两侧的Φ-WE(分别对应第一输出控制端和第二输出控制端)控制的晶体管(分别对应上述的第一输出控制晶体管和第二输出控制晶体管)处于关闭状态。左侧和右侧的RBL(读位线)的电位均维持在V1电位(Reset控制的晶体管开启，Pre_RD控制的晶体管关断)。如果接下来要对左侧的存储阵列的某个单元进行写操作，首先要对左侧的BL进行预充电至V2(V2高于V1)。然后关闭左右侧Reset(对应上述的重启信号端)和Pre_RD(对应上述的预充信号端)控制的晶体管(分别对应上述的重启晶体管和预充晶体管)，左侧和右侧RBL悬置(floating)，其电位分别是V2和V1。接下来，给需读取的存储单连接的RWL施加一个读取电压VR(VR的电位选取标准：如data“1”和data“0”两种情形下读晶体管阈值电压分别为VL和VH(背栅对阈值电压调节作用，VL<VH)，那么VL<VR<VH,确保在data“1”和“0”情形下，读晶体管分别对应开启和关闭状态)。如图5所示，初始数据是“1”情形，BL电位会从V2开始下降(因为读晶体管在data“1”下导通)。由于Re_Con在这个过程中仍保持开启，因此VIN&BLSO*电位与左侧的BL电位同步变化。当左侧BL电位从V2下降到某个值(较V1更低，并且放大器能够准确识别)时，可启动感测放大器，关断左侧Re_Con控制的晶体管和RWL控制的读晶体管，并开启左侧的Φ-WE控制的晶体管，与该RWL相连接的有多个存储单元，除需写入数据的单元外，其它单元对应的CSL控制的晶体管保持关断状态，相应SA输出信号(高/低电位，分别对应存存储数据“1”和“0”)直接通过Φ-WE传递给BL。与此同时，需写入数据的单元，相应CSL(对应上述的列选择线)控制的晶体管(对应上述的列选择晶体管)被启动，I/O和I/O*(如图8所示，新写入data为“0”，将分别对应低和高电位)，SA原信号(Vin和Vin*分别对应低和高地位)会被I/O和I/O*信号覆盖反转，并进一步放大，所以左侧的Vin从低变高，BLSA_O从高变低，因为Φ-WE打开，因此BL电位会跟随BLSA_O变化。同时，WWL控制的晶体管开启，SA输出的信号从BL写入到存储单元的存储节点(即SN)中。
图9示出了图5所示电路进行读操作的时序图；图9的时序图显示了从存储单元中读取数据“1”的过程。
如图9所示，非操作状态下(stand-by状态)，左右两侧Re_con控制的晶体管处于开启状态，左右两侧的Φ-WE控制的晶体管处于关闭状态。左侧和右侧的RBL的电位均维持在V1电位(Reset控制的晶体管开启，Pre_RD控制的晶体管关断)。如果接下来要对左侧的存储阵列的某个单元进行读操作，首先要对左侧的BL进行预充电至V2(V2高于V1，否则在data“0”情况下，SA无法有效感应到差分输入信号)。然后关闭左右侧Reset和Pre_RD控制的晶体管，左侧和右侧RBL悬置(floating)，其电位分别是V2和V1。接下来，给需读取的存储单连接的RWL施加一个读取电压VR(VR的电位选取标准：如data“1”和data“0”两种情形下读晶体管阈值电压分别为VL和VH(背栅对阈值电压调节作用，VL<VH)，那么VL<VR<VH,确保在data“1”和“0”情形下，读晶体管分别对应开启和关闭状态)。如图8所示，初始数据是“1”情形，BL电位会从V2开始下降(因为读晶体管在data“1”下导通)。由于Re_Con在这个过程中仍保持开启，因此VIN&BLSO*电位与左侧的BL电位同步变化。当左侧BL电位从V2下降到某个值(较V1更低，并且放大器能够准确识别)时，可启动感测放大器，关断左侧Re_Con控制的晶体管和RWL控制的读晶体管，保持左右侧的Φ-WE控制的晶体管关断，与该RWL相连接的有多个存储单元，除需读出数据的单元外，其它单元对应的CSL控制的晶体管保持关断状态，相应SA输出信号(高/低电位，分别对应存存储数据“1”和“0”)直接通过CSL控制的晶体管传递给I/O和I/O*。
图10示出了图5所示电路进行刷新操作的时序图。图10的时序图显示了对存储单元中存储的数据“1”进行刷新的过程。
如图10所示，非操作状态下(stand-by状态)，左右两侧Re_con控制的晶体管处于开启状态，左右两侧的Φ-WE控制的晶体管处于关闭状态。左侧和右侧的RBL的电位均维持在V1电位(Reset控制的晶体管开启，Pre_RD控制的晶体管关断)。如果接下来要对左侧的存储阵列的某个行进行刷新操作，首先要对左侧的BL进行预充电至V2(V2高于V1)。然后关闭左右侧Reset和Pre_RD控制的晶体管，左侧和右侧RBL悬置(floating)，其电位分别是V2和V1。接下来，给需读取的存储单连接的RWL施加一个读取电压VR(VR的电位选取标准：如data“1”和data“0”两种情形下读晶体管阈值电压分别为VL和VH(背栅对阈值电压调节作用，VL<VH)，那么VL<VR<VH,确保在data“1”和“0”情形下，读晶体管分别对应开启和关闭状态)。如图5所示，初始数据是“1”情形，BL电位会从V2开始下降(因为读晶体管在data“1”下导通)。由于Re_Con在这个过程中仍保持开启，因此VIN&BLSO*电位与左侧的BL电位同步变化。当左侧BL电位从V2下降到某个值(较V1更低，并且放大器能够准确识别)时，可启动感测放大器，关断左侧Re_Con控制的晶体管和RWL控制的读晶体管，并开启左侧的Φ-WE控制的晶体管，保持CSL控制的晶体管保持关断状态，相应SA输出信号(高/低电位，分别对应存存储数据“1”和“0”)直接通过Φ-WE传递给BL。同时，WWL控制的晶体管开启，SA输出的信号从BL刷新写入到存储单元的存储节点中。
需要说明，图5、图8-图11中的V1表示维持电位，V2表示预充电位。图中的“//”表示未示出的与同一位线连接的存储单元。
图11为本申请实施例的另一种访问存储单元的电路示意图，图11中包括感测放大器SA、两个2T0C存储单元、两个列选择晶体管、两个列选择线CSL、两个预充电晶体管、两个重启晶体管。
本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。
在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。
此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims (10)

1.一种半导体存储器件，其特征在于，包括：
第一位线，所述第一位线与第一存储单元连接；
第二位线，所述第二位线与第二存储单元连接；
第一感测放大器，所述第一感测放大器设置为当感测到差分输入信号时，放大所述差分输入信号；包括第一输入端、第二输入端、第一输出端和第二输出端，所述第一输入端与所述第二输出端连接，所述第二输入端与所述第一输出端连接；
第一输入控制晶体管，设置为控制第一位线上的信号输入或不输入到所述第一感测放大器的第一输入端；
第二输入控制晶体管，设置为控制第二位线上的信号输入或不输入到所述第一感测放大器的第二输入端；
第一输出控制晶体管，设置为控制第一感测放大器的第一输出端的信号分别输出或不输出到第一位线；
第二输出控制晶体管，设置为控制第一感测放大器的第二输出端的信号输出或不输出到第二位线；
所述第一存储单元和所述第二存储单元为2T0C存储单元；
所述第一输入控制晶体管的第一极与第一位线连接，所述第一输入控制晶体管的第二极与所述第一感测放大器的第一输入端连接；所述第一输出控制晶体管的第一极与所述第一位线连接，所述第一输出控制晶体管的第二极与所述第一感测放大器的第一输出端连接；所述第一输入控制晶体管的栅极与第一输入控制端连接；所述第一输出控制晶体管的栅极与第一输出控制端连接；
所述第二输入控制晶体管的第一极与第二位线连接，所述第二输入控制晶体管的第二极与所述第一感测放大器的第二输入端连接；所述第二输出控制晶体管的第一端与所述第二位线连接，所述第二输出控制晶体管的第二极与所述第一感测放大器的第二输出端连接；所述第二输入控制晶体管的栅极与第二输入控制端连接；所述第二输出控制晶体管的栅极与第二输出控制端连接。
2.如权利要求1所述的半导体存储器件，其特征在于，
所述第一感测放大器包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管和第一接地控制晶体管；
第一PMOS晶体管的第二极和第一NMOS晶体管的第一极连接；第二PMOS晶体管的第二极和第二NMOS晶体管的第一极连接；第一PMOS晶体管的栅极与所述第二PMOS晶体管的第二极连接，第二PMOS晶体管的栅极与所述第一PMOS晶体管的第二极连接；第一PMOS晶体管和第二PMOS晶体管的第一极连接后接入VDD；所述第一NMOS晶体管和第二NMOS晶体管的第二极连接后通过第一接地控制晶体管接地；
第一NMOS晶体管的栅极作为所述第一感测放大器的第一输入端；第二NMOS晶体管的栅极作为所述第一感测放大器的第二输入端；第一PMOS晶体管的第二极作为所述第一感测放大器的第一输出端；第二PMOS晶体管的第二极作为所述第一感测放大器的第二输出端。
3.如权利要求1所述的半导体存储器件，其特征在于，
所述第一感测放大器包括第三PMOS晶体管、第四PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管和第二接地控制晶体管；
所述第三PMOS晶体管、第三NMOS晶体管、第四NMOS晶体管通过各自的第一极或第二极依次串联；所述第三PMOS晶体管和第三NMOS晶体管的栅极连接；
所述第四PMOS晶体管、第五NMOS晶体管、第六NMOS晶体管通过各自的第一极或第二极依次串联；所述第四PMOS晶体管和第五NMOS晶体管的栅极连接；
第三PMOS晶体管和第四PMOS晶体管的第一极连接后接入VDD；所述第四NMOS晶体管和第六NMOS晶体管的第二极连接后通过第二接地控制晶体管接地；
所述第四NMOS晶体管的栅极作为所述第一感测放大器的第一输入端，所述第六NMOS晶体管的栅极作为所述第一感测放大器的第二输入端；所述第三PMOS晶体管的第二极与所述第四PMOS晶体管的栅极连接作为所述第一感测放大器的第一输出端；所述第四PMOS晶体管的第二极与所述第三PMOS晶体管的栅极连接作为所述第一感测放大器的第二输出端。
4.如权利要求1所述的半导体存储器件，其特征在于，
还包括与每个存储单元对应的第一列选择单元；每个第一列选择单元包括第一列选择晶体管；每个第一列选择晶体管的第一极与相应的I/O端连接；每个第一列选择晶体管的第二极与所述第一感测放大器相应的输出端连接；每个第一列选择晶体管的栅极与相应的列选择线连接。
5.如权利要求1所述的半导体存储器件，其特征在于，
还包括与第一存储单元对应的第一重启单元和第一预充单元、与第二存储单元对应的第二重启单元和第二预充单元；
每个重启单元包括重启晶体管；重启晶体管的第一极分别与对应的存储单元对应的位线连接；每个重启晶体管的第二极与相应的维持电源连接；每个重启晶体管的栅极与相应的重启信号端连接；
每个预充单元包括预充晶体管；预充晶体管的第一极与对应的存储单元对应的位线连接；预充晶体管的第二极与相应的预充电源连接；预充晶体管的栅极与相应的预充信号端连接。
6.一种半导体存储器件，其特征在于，包括：
第一读位线和第一写位线，所述第一读位线设置为与第三存储单元连接的读晶体管连接；所述第一写位线设置为与第三存储单元的写晶体管连接；
第二读位线和第二写位线，所述第二读位线设置为与第四存储单元连接的读晶体管连接；所述第二写位线设置为与第四存储单元的写晶体管连接；
第二感测放大器；所述第二感测放大器设置为当感测到差分输入信号时，放大所述差分输入信号；包括第三输入端、第四输入端、第三输出端和第四输出端，所述第三输入端与所述第四输出端连接，所述第四输入端与所述第三输出端连接；
所述第三输入端与所述第一读位线连接，所述第三输出端与所述第一写位线连接，所述第四输入端与所述第二读位线连接，所述第四输出端与所述第二写位线连接；
第三输入控制晶体管，设置为控制第一读位线上的信号输入或不输入到所述第二感测放大器的第三输入端；
第三输出控制晶体管，设置为控制第二感测放大器的第三输出端的信号输出或不输出到第一写位线；
第四输入控制晶体管，设置为控制第二读位线上的信号输入或不输入到所述第二感测放大器的第四输入端；
第四输出控制晶体管，设置为控制第二感测放大器的第四输出端的信号输出或不输出到第二写位线；
所述第三存储单元和所述第四存储单元为2T0C存储单元；
所述第三输入控制晶体管的第一极与所述第一读位线连接；所述第三输入控制晶体管的第二极与所述第二感测放大器的第三输入端连接；所述第三输入控制晶体管的栅极与第三输入控制端连接；
所述第三输出控制晶体管的第一极与所述第一写位线连接；所述第三输出控制晶体管的第二极与所述第二感测放大器的第三输出端连接；所述第三输出控制晶体管的栅极与第三输出控制端连接；
所述第四输入控制晶体管的第一极与所述第二感测放大器的第四输入端连接；所述第四输入控制晶体管的第二极与所述第二读位线连接；所述第四输入控制晶体管的栅极与第四输入控制端连接；
所述第四输出控制晶体管的第一极与所述第二感测放大器的第四输出端连接；所述第四输出控制晶体管的第二极与所述第二写位线连接；所述第四输出控制晶体管的栅极与第四输出控制端连接。
7.如权利要求6所述的半导体存储器件，其特征在于，
所述第二感测放大器还包括第七PMOS晶体管、第八PMOS晶体管、第七NMOS晶体管、第八NMOS晶体管和第三接地控制晶体管；
第七PMOS晶体管的第二极和第七NMOS晶体管的第一极连接；第八PMOS晶体管的第二极和第八NMOS晶体管的第一极连接；第七PMOS晶体管的栅极与所述第八PMOS晶体管的第二极连接，第八PMOS晶体管的栅极与所述第七PMOS晶体管的第二极连接；第七PMOS晶体管和第八PMOS晶体管的第一极连接后接入VDD；所述第七NMOS晶体管和第八NMOS晶体管的第二极连接后通过第一接地控制晶体管接地；
第七NMOS晶体管的栅极作为所述第二感测放大器的第三输入端；第八NMOS晶体管的栅极作为所述第二感测放大器的第四输入端；第七PMOS晶体管的第二极作为所述第二感测放大器的第三输出端；第八PMOS晶体管的第二极作为所述第二感测放大器的第四输出端。
8.如权利要求6所述的半导体存储器件，其特征在于，
所述第二感测放大器还包括第九PMOS晶体管、第十PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管和第四接地控制晶体管；
所述第九PMOS晶体管、第九NMOS晶体管、第十NMOS晶体管通过各自的第一极或第二极依次串联；所述第九PMOS晶体管和第九NMOS晶体管的栅极连接；
所述第十PMOS晶体管、第十一NMOS晶体管、第十二NMOS晶体管通过各自的第一极或第二极依次串联；所述第十PMOS晶体管和第十一NMOS晶体管的栅极连接；
第九PMOS晶体管和第十PMOS晶体管的第一极连接后接入VDD；所述第十NMOS晶体管和第十二NMOS晶体管的第二极连接后通过第四接地控制晶体管接地；
所述第十NMOS晶体管的栅极作为所述第二感测放大器的第三输入端，所述第十二NMOS晶体管的栅极作为所述第二感测放大器的第四输入端；所述第九PMOS晶体管的第二极与所述第十PMOS晶体管的栅极连接作为所述第二感测放大器的第三输出端；所述第十PMOS晶体管的第二极与所述第九PMOS晶体管的栅极连接作为所述第二感测放大器的第四输出端。
9.如权利要求6所述的半导体存储器件，其特征在于，
还包括与每个存储单元对应的第二列选择单元；每个第二列选择单元包括列选择晶体管；每个列选择晶体管的第一极与相应的I/O端连接；每个列选择晶体管的第二极与所述第二感测放大器相应的输出端连接；每个列选择晶体管的栅极与相应的列选择线连接。
10.如权利要求6所述的半导体存储器件，其特征在于，
还包括与第一读位线对应的第三重启单元和第三预充单元、与第一写位线对应的第四重启单元和第四预充单元、与第二读位线对应的第五重启单元和第五预充单元、以及与第二写位线对应的第六重启单元和第六预充单元；
每个重启单元包括重启晶体管；重启晶体管的第一极分别与对应的存储单元对应的读位线连接；重启晶体管的第二极与相应的维持电源连接；重启晶体管的栅极与相应的重启信号端连接；
每个预充电单元包括预充晶体管；预充晶体管的第一极与对应的存储单元对应的读位线连接；预充晶体管的第二极与相应的预充电源连接；预充晶体管的栅极与相应的预充信号端连接。
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