[go: up one dir, main page]

KR880005690A - 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법 - Google Patents

선택적인 에피켁샬층을 사용한 BiCMOS 제조방법 Download PDF

Info

Publication number
KR880005690A
KR880005690A KR870010748A KR870010748A KR880005690A KR 880005690 A KR880005690 A KR 880005690A KR 870010748 A KR870010748 A KR 870010748A KR 870010748 A KR870010748 A KR 870010748A KR 880005690 A KR880005690 A KR 880005690A
Authority
KR
South Korea
Prior art keywords
regions
forming
epitaxial layer
layer
insulating material
Prior art date
Application number
KR870010748A
Other languages
English (en)
Inventor
에프.호웰 폴
Original Assignee
넬손 스톤
페어차일드 세미콘덕터 코퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 넬손 스톤, 페어차일드 세미콘덕터 코퍼레이션 filed Critical 넬손 스톤
Publication of KR880005690A publication Critical patent/KR880005690A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/40—Resistors
    • H10D1/47—Resistors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
    • H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

내용 없음

Description

선택적인 에피켁샬층을 사용한 BiCMOS제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 매입층, 에피텍샬층, 및 산화장벽의 제조후의 반도체 구조에 관한 단면도.
제2도는 제1영역으로 부터 에피텍샬층과 매입층을 제거시키기 위하여 에피텍샬층의 선택적인 식각후에, 남아있는 영역들의 측벽들상에 절연재료를 형성하는 반도체구조에 관한 후속 단면도.
제3도는 제1영역들에서 에피텍샬층을 재부착하고 장벽을 다시 정한 후의 반도체 구조에 관한 후속 단면도.

Claims (25)

  1. 제1전도성형태의 반도체 기판, 제2전도성 형태의 에피텍샬층, 및 에피텍샬층으로부터 기판을 분리시키는 제2전도성 형태의 매입층을 갖는 구조에 있어서, 기판위로 돌출한 측벽들을 갖는 에피텍샬층과 매입층의 제2영역들을 남겨놓기 위하여 제1채널형 전계효과 트랜지스터들이 요구되는 제1영역들로부터 모든 에피텍샬층과 모든 매입층을 제거시키는 단계, 한층의 절연재료를 최소한 제2영역들의 측벽들위에 형성시키는 단계, 제2영역들의 에피텍샬층이 절연재료에 의해 제1영역들의 에피텍샬층으로부터 분리되도록, 제1영역들 위에서 에피텍샬층을 재형성하기 위하여 반도체를 재료를 최소한 제1영역들 위로 부착시키는 단계, 및 최소한 하나의 바이폴라트랜지스터와 전계효과 트랜지스터를 제1영역과 제2영역에 형성시키는 단계를 포함하는 바이폴라트랜지스터와 전계효과 트랜지스터 모두를 동일한 기판상에서 재조하는 제조방법.
  2. 제1항에 있어서, 모든 에피텍샬층과 모든 매입층을 제거시키는 단계가, 에피텍샬층의 제2영역들을 식각-방해재료로서 마스킹시키는 단계, 및 제1영역들에서 기판을 노출시키기 위하여 에피텍샬층과 매입층을 식각시키는 단계를 포함하는 제조방법.
  3. 제2항에 있어서, 식각 단계가 반응성 이온 식각을 포함하는 제조방법.
  4. 제2항에 있어서, 에피텍샬층을 마스킹시키는 단계가 에피텍샬층상에 제1층의 실리콘 이산화물과 실리콘 이산화물상에 한층의 실리콘 질화물을 형성시키는 것을 포함하는 제조방법.
  5. 제4항에 있어서, 기판과 에피텍샬층 각각이 실리콘을 포함하는 제조방법.
  6. 제5항에 있어서, 한층의 절연재료를 형성시키는 단계가 실리콘 이산화물을 형성하기 위하여 최소한 제2영역들의 측벽들을 산화시키는 것을 포함하는 제조방법.
  7. 제6항에 있어서, 한층의 절연재료를 형성시키는 단계 다음에 절연재료의 주변을 제외한 제1영역들로부터 절연재료로 식각시키는 단계가 계속되는 제조방법.
  8. 제7항에 있어서, 제1영역들로부터 절연재료를 식각시키는 단계 다음에 제1영역들로 제1전도성 형태 불순물을 주입시키는 단계가 계속되어, 제2영역들이 실리콘 질화물 층에 의해 보호되는 제조방법.
  9. 제4항에 있어서, 한층의 절연재료를 형성시키는 단계가 화학적 증착을 사용하여 실리콘 이산화물을 부착시키는 것을 포함하는 제조방법.
  10. 제9항에 있어서, 한층의 절연재료를 형성시키는 단계 다음에 제1영역들로부터 절연재료를 식각시키는 단계가 계속되는 제조방법.
  11. 제10항에 있어서, 절연 재료를 식각시키는 단계 다음에 제1영역들로 제1전도성형태 불순물을 주입시키는 단계가 계속되어, 제2영역들이 실리콘 질화물 마스크에 의해 보호되는 제조방법.
  12. 제1항에 있어서, 바이폴라트랜지스터와 전계효과 트랜지스터를 형성시키는 단계가 한층의 게이트 산화물을 형성하기 위하여 제1영역과 제2영역 모두에서 에피텍샬층을 산화시키는 것을 포함하는 제조방법.
  13. 제12항에 있어서, 에피텍샬층의 산화단계 다음에 게이트 산화물상에 다결정질 실티콘 게이트 전극들을 정하는 단계가 계속되는 제조방법.
  14. 제13항에 있어서, 다결정질 실리콘 게이크 전극들을 정하는 단계 다음에 전계효과 트랜지스터들의 소스들과 드레인들을 주입하기 위하여 마스크로서 다결정질 실리콘 게이트 전극들을 사용하는 단계가 계속되는 제조방법.
  15. 제14항에 있어서, 마스크로서 다결정질 실리콘 게이트 전극들을 사용하는 단계 다음에, 게이트 전극들의 측면들상에 실리콘 이산화물 스페이서 영역들을 형성시키는 단계가 수행되는 제조방법.
  16. 제15항에 있어서, 스페이서 영역들을 형성시키는 단계다음에, 실리사이드-형성 금속을 적용시키는 단계가 수행되는 제조방법.
  17. 제15항에 있어서, 실리콘 이산화물 스페이서 영역들을 형성시키는 단계가, 반도체 구조를 산화시키는 단계, 및 스페이서 영역들을 제외한 반도체 구조로부터 형성된 실리콘 이산화물을 제거하기 위하여 반도체구조를 이방성으로 식각시키는 단계를 포함하는 제조방법.
  18. 제1항에 있어서, 바이폴라 트랜지스터와 전계효과 트랜지스터를 형성시키는 단계가 제2영역의 매입층으로 확장한 컬렉터 싱크를 형성시키는 것을 포함하는 제조방법.
  19. 제18항에 있어서, 컬렉터 싱크를 형성시키는 단계 다음에 제2영역으로 바이폴라 트랜지스터의 베이스를 주입시키는 단계가 계속되는 제조방법.
  20. 제19항에 있어서, 베이스영역을 주입시키는 단계 다음에 바이폴라 트랜지스터에 대한 다결정질 실리콘 에미터 접촉을 정하는 단계가 계속되는 제조방법.
  21. 제1항에 있어서, 바이폴라 트랜지스터와 전계효과 트랜지스터를 형성시키는 단계가 저항들을 형성시키는 것을 더욱 포함하는 제조방법.
  22. 제21항에 있어서, 저항들을 형성시키는 단계가 전계 산화물 영역을 형성하기 위하여 제1영역 또는 제2영역들중 한 영역을 산화시키는 것을 포함하는 제조방법.
  23. 제22항에 있어서, 제1영역 또는 제2영역들중 한 영역을 산화시키는 단계 다음에, 전계 산화물 영역상에 다결정질 실리콘을 부착시키는 단계가 계속되는 제조방법.
  24. 제23항에 있어서, 전계산화물상에 다결정질을 부착시키는 단계 다음에 다결정질 실리콘 영역을 저항으로 보호하는 단계 및 상기 저항에 대하여 전기 연결을 제공하기 위하여 다결정질 실라콘의 두개의 이격된 영역들로 불순물을 도입시키는 단계가 계속되는 제조방법.
  25. P전도성 형태의 실리콘 기판. N전도성 형태의 에피텍샬층, 및 에피텍샬층으로부터 기판을 분리시키는 N전도성형태의 매입층을 갖는 구조에 있어서, 기판위로 돌출한 측별들을 갖는 에피텍샬층과 매입층의 제2영역들을 남겨놓기 위하여 제1채널형 전계효과 트랜지스터들이 요구되는 제1영역들로부터 모든 에피텍샬층과 모든 매입층을 제거시키는 단계, 실리콘 이산화물을 형성하기 위하여 최소한 제2영역들의 측벽들을 산화시키는 단계, 제1영역들에 P전도성 형태의 매입층을 형성하기 위하여 P형 불순무물을 제1영역들의 기판으로 주입시키는 단계, 제2영역들의 에피텍샬층이 실리콘 이산화물에 의해 제1영역들의 에피텍샬층으로부터 분리되도록, 제1영역들 위에서 에피텍샬층을 재형성하기 위하여 실리콘을 최소한 제1영역들위로 부착시키는 단계 및 바이폴라 트랜지스터들을 제2영역들에 전계효과 트랜지스터들을 제1과 제2영역들 각각에 형성시키는 단계를 포함하는 바이폴라트랜지스터와 전계효과 트랜지스터 모두를 동일한 기판상에서 제조하는 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR870010748A 1986-10-06 1987-09-28 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법 KR880005690A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US91545086A 1986-10-06 1986-10-06
US915450 1986-10-06

Publications (1)

Publication Number Publication Date
KR880005690A true KR880005690A (ko) 1988-06-30

Family

ID=25435761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR870010748A KR880005690A (ko) 1986-10-06 1987-09-28 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법

Country Status (4)

Country Link
EP (1) EP0263756B1 (ko)
JP (1) JPS63140562A (ko)
KR (1) KR880005690A (ko)
DE (1) DE3751402T2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3813836C2 (de) * 1988-04-23 1997-11-27 Daimler Benz Ag Verfahren zur Herstellung monolithisch integrierter, multifunktionaler Schaltungen
JPH01282857A (ja) * 1988-05-10 1989-11-14 Seiko Epson Corp 半導体装置及びその製造方法
KR890017771A (ko) * 1988-05-20 1989-12-18 강진구 반도체장치 제조방법
SE461428B (sv) * 1988-06-16 1990-02-12 Ericsson Telefon Ab L M Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena
EP0357202A1 (en) * 1988-08-12 1990-03-07 Advanced Micro Devices, Inc. Method of forming isolation region in integrated circuit structure
DE69109919T2 (de) * 1990-04-02 1996-01-04 Nat Semiconductor Corp BiCMOS-Bauelement mit engbenachbarten Kontakten und dessen Herstellungsverfahren.
US5234847A (en) * 1990-04-02 1993-08-10 National Semiconductor Corporation Method of fabricating a BiCMOS device having closely spaced contacts
US5824576A (en) 1996-02-23 1998-10-20 Micron Technology, Inc. Method of forming complementary type conductive regions on a substrate
DE102005004707B4 (de) 2005-02-02 2009-04-09 Atmel Germany Gmbh Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56137647A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor and its manufacture
NL8104862A (nl) * 1981-10-28 1983-05-16 Philips Nv Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
JPS58192346A (ja) * 1982-05-06 1983-11-09 Toshiba Corp 半導体装置の製造方法
JPS58225663A (ja) * 1982-06-23 1983-12-27 Toshiba Corp 半導体装置の製造方法
JPS5919347A (ja) * 1982-07-23 1984-01-31 Matsushita Electric Ind Co Ltd 半導体集積回路およびその製造方法
JPS59232440A (ja) * 1983-06-15 1984-12-27 Toshiba Corp 半導体装置の製造方法
US4536945A (en) * 1983-11-02 1985-08-27 National Semiconductor Corporation Process for producing CMOS structures with Schottky bipolar transistors
JPH0669064B2 (ja) * 1984-03-23 1994-08-31 日本電気株式会社 半導体装置の素子分離方法
JPS59188141A (ja) * 1984-03-26 1984-10-25 Hitachi Ltd 半導体集積回路
US4556585A (en) * 1985-01-28 1985-12-03 International Business Machines Corporation Vertically isolated complementary transistors

Also Published As

Publication number Publication date
DE3751402T2 (de) 1996-04-04
JPS63140562A (ja) 1988-06-13
EP0263756A2 (en) 1988-04-13
EP0263756A3 (en) 1989-09-06
DE3751402D1 (de) 1995-08-17
EP0263756B1 (en) 1995-07-12

Similar Documents

Publication Publication Date Title
US3841926A (en) Integrated circuit fabrication process
US4346512A (en) Integrated circuit manufacturing method
US3943542A (en) High reliability, low leakage, self-aligned silicon gate FET and method of fabricating same
JPH0355984B2 (ko)
KR970703616A (ko) 바이폴라 트랜지스터 및 모스 트랜지스터를 구비한 반도체 장치의 제조 방법(method of manufacturing a semiconductor device with bicmos circuit)
KR870006676A (ko) 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정
JPS62588B2 (ko)
US4735911A (en) Process for the simultaneous production of bipolar and complementary MOS transistors on a common silicon substrate
KR100379586B1 (ko) 외인성베이스접점으로서SiGe스페이서를사용하는자체정렬된더블폴리BJT형성방법
KR910013577A (ko) 반도체 장치의 제조방법
JP2581652B2 (ja) バイポ−ラ・トランジスタ構造の製造方法
US5198692A (en) Semiconductor device including bipolar transistor with step impurity profile having low and high concentration emitter regions
JPH038343A (ja) バイポーラトランジスタとその製造方法
KR930001460A (ko) 반도체 집적회로장치 및 그 제조방법
KR880005690A (ko) 선택적인 에피켁샬층을 사용한 BiCMOS 제조방법
KR880002256A (ko) 반도체장치의 제조방법
JPH0557741B2 (ko)
US4054989A (en) High reliability, low leakage, self-aligned silicon gate FET and method of fabricating same
US4352238A (en) Process for fabricating a vertical static induction device
KR100300892B1 (ko) 반도체장치제조방법
GB2057760A (en) Integrated circuit device and method of making the same
KR930008022B1 (ko) 반도체장치
JPS57134956A (en) Manufacture of semiconductor integrated circuit
KR100259586B1 (ko) 반도체장치 제조방법
JPS605068B2 (ja) Ｍｏｓ形半導体装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19870928

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19920901

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 19870928

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19960629

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 19960925

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 19960629

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I