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KR100379586B1 - 외인성베이스접점으로서SiGe스페이서를사용하는자체정렬된더블폴리BJT형성방법 - Google Patents

외인성베이스접점으로서SiGe스페이서를사용하는자체정렬된더블폴리BJT형성방법 Download PDF

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KR100379586B1
KR100379586B1 KR1019960007829A KR19960007829A KR100379586B1 KR 100379586 B1 KR100379586 B1 KR 100379586B1 KR 1019960007829 A KR1019960007829 A KR 1019960007829A KR 19960007829 A KR19960007829 A KR 19960007829A KR 100379586 B1 KR100379586 B1 KR 100379586B1
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스콧 존슨 에프.
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텍사스 인스트루먼츠 인코포레이티드
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    • H10D10/051—Manufacture or treatment of vertical BJTs

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Abstract

본 발명은 바이폴라 트렌지스터(100) 및 바이폴라 트랜지스터(100)를 형성하는 방법에 관한 것이다. 베이스 전극(114)은 절연층(110)에 의해 컬렉터 영역(102)으로부터 분리된다. 도핑된 도전성 스페이서(115)는 베이스 전극(114)에 측면으로 인접하게 형성된다. 도전성 스페이서(115)는 n-형 및 p-형 도펀트 소스로서 작용할 수 있고 실리콘에 대해서 선택적으로 에칭될 수 있는 도전성 재료(예, 실리콘-게르마늄)로 구성된다. 베이스 링크-업 영역(112)은 도전성 스페이서(115)로부터 컬렉터 영역(102) 내로 확산된다. 이어서 공정을 내인성 베이스 영역(108), 이미터 영역(126), 및 이미터 전극(124)을 형성하도록 진행한다.

Description

외인성 베이스 접점으로서 SiGe 스페이서를 사용하는 자체-정렬된 더블 폴리 BJT 형성 방법
본 발명은 일반적으로 반도체 구조 및 공정에 관한 것으로서 특히 바이폴라 트랜지스터에 관한 것이다.
바이폴라 트랜지스터(BJI)는 특히 고속 동작과 큰 구동 전류의 인가를 요하는 반도체 디바이스에서 보편적으로 사용된다. 더블 폴리실리콘 BJI(10)가 도 1에 도시되어 있다. BJI(10)의 영역은 필드 산화물(12)에 의해 분리된다. 컬렉터(14)는 한 도전성 타입의 얇게 도핑된 에피택셜 층이고 베이스 영역은 반대 도전성 타입의 도핑된 영역(16, 18)에 의해 형성된다. 도핑된 영역(16)은 내인성 베이스 영역이라고 불리며 도핑된 영역(18)은 외인성 베이스 영역이라고 불린다. 외인성 베이스 영역(18)은 베이스 영역에 접속하기 위한 면적을 제공한다. 베이스 전극(20)은 제1 도핑 폴리실리콘 영역을 포함한다. 이미터 영역(22)은 컬렉터와 동일한 도전성 타입으로 도핑된 영역이며, 내인성 베이스 영역(16) 내에 배치되어 있다. 이미터 전극(24)은 제2 도핑 폴리실리콘 층으로써 완성된다. 산화물 영역(26) 및 베이스-이미터 스페이서(28)는 베이스 전극(20)으로부터 이미터 전극(24)을 분리시킨다. 또한 더블 폴리실리콘 BJT는 단일 폴리실리콘 BJT 보다 낮은 베이스 저항 및 감소된 외인성 커패시턴스를 장점으로 갖는다. 그러나 이러한 장점은 액티브 디바이스 영역으로부터 폴리실리콘의 에칭 및 고농도 도핑된 폴리실리콘 확산 소스로부터 베이스 링크-업 도핑 영역의 외방 확산과 관련된 부가적인 공정 복잡성을 받아 들임으로써 얻을 수 있다.
또 다른 종래의 더블 폴리실리콘 BJT(50)가 도 2에 도시되어 있다. 베이스 링크-업 영역(52)이 내인성 베이스 영역을 접촉하기 위해 사용된다. 베이스 링크-업 영역(52)은 폴리실리콘 스페이서(54)로부터의 도펀트의 확산에 의해 형성된다. 절연 영역(56)은 베이스 폴리실리콘을 컬렉터 영역으로부터 분리시킨다. 이러한 방법은 외인성 커패시턴스를 소거시키고 디바이스 면적을 감소시키는 것을 그 장점으로 포함한다. 그러나, 이러한 방법은 여전히 폴리실리콘을 실리콘 액티브 영역으로부터 직접 에칭해야 한다는 공정의 복잡성을 갖는다.
더블 폴리실리콘 BJT의 장점은 현재 상술된 공정의 복잡성과 균형 잡혀져야 한다. 따라서, 이러한 공정의 복잡성을 감소시키는 BJT 형성 방법이 필요하다.
바이폴라 트랜지스터 및 바이폴라 트랜지스터를 형성하는 방법이 이하에 설명되어 있다. 베이스 전극은 절연층에 의해 컬렉터로부터 분리된다. 도핑된 도전성 스페이서는 베이스 전극에 측면으로 인접하게 형성된다. 도전성 스페이서는 n-형 및 p-형 도펀트 소스로서 작용할 수 있고, 실리콘에 대해서 선택적으로 에칭될 수 있는 도전성 재료로 구성된다(예, 실리콘-게르마늄). 베이스 링크-업 영역은 도전성 스페이서로부터 컬렉터 영역 내로 확산된다. 다음으로 공정은 내인성 베이스 영역, 이미터 영역 및 이미터 전극을 연속해서 형성한다.
본 발명의 장점은 디바이스 액티브 영역으로부터 폴리실리콘을 직접 에칭할때에 오버 에칭 및 손상을 제거하는 바이폴라 트랜지스터 형성 방법을 제공하는 것이다.
본 발명의 또 다른 장점은 자체 정렬된 베이스 링크-업 영역을 신뢰성 있고 간단하게 제조할 수 있는 바이폴라 트랜지스터 형성 방법을 제공하는 것이다.
본 발명의 또 다른 장점은 대부분의 외인성 베이스 커패시턴스를 제거하는 바이폴라 트랜지스터 형성 방법을 제공하는 것이다.
당업자라면 상기의 장점 및 다른 장점들이 첨부 도면과 명세서를 참조로 하여 명확해질 것이다.
본 발명이 BiCMOS 공정을 사용하여 형성된 더블 폴리실리콘 BJT와 결합하여 설명될 것이다. 당업자라면 본 발명은 바이폴라 공정 및 디바이스뿐만 아니라, 다른 BiCMOS 공정 및 디바이스에도 또한 적용할 수 있다는 것이 명확해질 것이다.
본 발명에 따른 BJT(100)는 도 3에 도시되어 있다. 필드 절연 영역(104)은 BJT(100)를 다른 BJT, MOS 트랜지스터, 다이오드 및 저항 등의 다른 디바이스(도시생략)들로부터 분리시킨다. 영역(102)은 컬렉터 영역이다. 많은 적합한 컬렉터 영역이 당 분야에 공지되어 있다. 예를 들어, 컬렉터 영역(102)은 텍사스 인스트루먼트사(Texas Instrument, Inc)에 양도된 1990년 9월 18일 출원된 미국 특허 제4,958,213호에 기재된 것과 같은 매입 컬렉터(buried collector) 및 얇게 도핑된 에피택셜 층을 포함할 수 있다.
베이스 영역(106)은 내인성 베이스 영역(108) 및 베이스 링크-업 영역(112)으로 구성된다. 내인성 베이스 영역(108)은 이미터 영역이 배치된 영역이다. 베이스 링크-업 영역(112)은 베이스 전극(114)과 내인성 베이스 영역(108) 간에 저저항/저커패시턴스 접속을 제공하며 베이스 전극(114) 및 내인성 베이스 영역(108)에 대해서 자체 정렬된다. 내인성 영역 및 베이스 링크-업 영역(108, 112)은 도전성 타입이 동일하다. 예를 들어, 컬렉터 영역(102)이 n-형인 경우, 베이스 영역(108, 112)은 p-형이다. 또한, 컬렉터 영역(102)이 p-형인 경우, 베이스 영역(108, 112)은 n-형이다. 종래의 외인성 베이스 영역이 제거되었기 때문에 외인성 커패시턴스 또한 거의 모두 제거된다. 베이스 영역(108)에의 접속이 작은 자체 정렬 베이스 링크-업 영역(112)을 통해서 형성된다.
베이스 전극(114)은 도핑된 폴리실리콘을 포함하며 절연층(110)에 의해 컬렉터 영역(102)으로부터 분리된다. 도전성 스페이서(115)는 베이스 전극(114)을 베이스 링크-업 영역(112)에 접속하기 위해 사용된다. 베이스 전극(114)의 도핑은 베이스 전극에 대해 요구되는 도전율을 제공하도록 조정된다. 이에 비해, 종래 기술은 내인성 베이스 영역에 저저항 링크-업 영역을 제공한 후에 베이스 전극의 도핑이 조정될 것을 요구한다. 베이스 전극(114)은 베이스 링크-업 영역에 대한 도펀트 소스가 아니기 때문에, 베이스 전극의 도펀트 농도는 베이스 링크-업 영역(112)의 저항과는 분리된다.
도전성 스페이서(115)는 베이스 링크-업 영역(112)에 대한 도펀트 소스이다. 도전성 스페이서(115)는 도전성이며, n-형 및/또는 p-형 도펀트에 대한 도펀트 소스로서 작용할 수 있으며 실리콘에 대해서 선택적으로 에칭될 수 있는 재료로 구성된다. 또한 이것은 종래의 반도체 공정과 양립할 수 있어야 한다. 예를 들어, 도전성 스페이서(115)는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 도전성 스페이서(115)는 자체-정렬 베이스 링크-업 영역(112)을 신뢰성 있고 간단하게 제조할 수 있게 하며, 외인성 커패시턴스의 대부분을 제거한다.
베이스-이미터 스페이서(120)는 이미터 영역(126)의 단부와 내인성 베이스 영역(108)의 단부 간의 스페이싱을 제공한다. 부가적으로, 베이스-이미터 스페이서(120)와 유전층(122)의 조합은 이미터 전극(124)과 베이스 전극(114)을 분리시킨다. 이미터 전극(124)은 양호하게는 도핑 폴리실리콘을 포함하며, 이미터 영역(126)에 대한 도펀트 소스이다. 이미터 전극(124)은 베이스 전극(114)과 반대되는 도전성을 갖는다.
도 4는 컬렉터 영역(102) 및 필드 절연 영역(104) 이후의 반도체 본체(101)를 도시한다. 컬렉터 영역(102)은 당 분야에서 공지된 매입 층, 에피택셜 층 및 깊은 N+ 컬렉터 싱크를 포함할 수 있다. 다음에는 도 4의 구조에 본 발명에 따른 BJT(100)를 형성하는 것을 설명할 것이다.
도 5에서, 절연층(110)은 구조의 표면상에 1000Å 내지 2000Å 정도의 두께로 형성된다. 절연층(110)은 예를 들어, 열산화물을 포함할 수 있다. 제1 폴리실리콘 층(113)은 절연층(110) 상에 2000Å 정도의 두께로 증착된다. 층간 유전층(122)은 폴리실리콘 층(113) 상에 3000Å 정도의 두께로 증착된다. 저저항 베이스 전극(114)이 형성될 수 있게 하기 위해 제1 폴리실리콘 층(113)은 절연층(110) 증착과 인-시츄(in-situ) 도핑되거나 증착 이후에 주입 도핑될 수 있다. 이어서, 도6에 도시된 바와 같이 제1 폴리실리콘 층(113), 폴리간 유전체(116) 및 절연층(110)이 베이스 전극(114)을 형성하도록 에칭된다. 폴리간 유전체의 에칭은 폴리실리콘 상에서 정지하고, 폴리실리콘 에칭은 유전층(110) 상에서 정지하며, 절연층(110) 에칭은 실리콘 액티브 영역 상에서 정지한다. 종래의 절연체 에칭은 실리콘에 대하여 매우 선택적이기 때문에, 액티브 영역이 오버 에칭되고 결정이 손상되는 것이 방지된다. 그에 비해서, 종래의 방법은 폴리실리콘이 실리콘 액티브 영역으로부터 직접 에칭될 것을 요구한다. 폴리실리콘 에칭은 실리콘 액티브 영역에 대해서 대단히 선택적인 것은 아니기 때문에, 종래 디바이스 내의 액티브 영역에 손상이 발생할 수 있다. 도 6에 도시된 바와 같이, 절연층(110)의 에칭은 베이스 전극(114) 아래의 언더컷 절연층(110) 까지 확장될 수 있다.
다음으로, 도 7에 도시된 바와 같이 도전성, 확산 소스 재료의 층이 도전성 스페이서(115)를 형성하도록 증착되고 에칭될 수 있다. 도전성, 확산 소스 재료는 n-형 및/또는 p-형 도펀트에 대한 도펀트 소스로서 작용할 수 있으며, 실리콘에 대해서 선택적으로 에칭될 수 있다. 또한, 그것은 종래의 반도체 공정과 양립할 수 있어야 한다. 일례로, 도전성 스페이서(115)는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 다결정 SiGe는 증착되고, 인-시츄 도핑되거나 또는 주입되고, 실리콘에 대해서 선택적으로 에칭될 수 있다는 점만을 제외하고는 폴리실기콘과 유사하게 에칭될 수 있다. 예를 들어, SF6및 O2를 사용하는 종래의 플라즈마 에칭 또는 반응성 이온 에칭에 의해 9 내지 18의 범위내의 선택성이 쉽게 얻어질 수 있다. 도전성 스페이서(115)는 증착과 인-시츄 도핑되거나 증착 이후에 도핑되어서 베이스-링크-업 영역(112)에 대한 도펀트 소스를 제공할 수 있다. 다음으로 어닐 사이클(anneal cycle)이 후속한다. 도 8에 도시된 바와 같이 어닐은 차폐 산화물(130)을 성장시키면서 동시에 도전성 스페이서(115)로부터 베이스 링크-업 영역을 확산시키기 위해 사용된다. 인터페이스에서 도펀트의 표면 농도는 양호하게는 5E19/cm3이다.
공정은 도 3의 구조를 완성시키기 위해 종래의 방법으로 진행한다. 내인성 베이스 영역(108)은 차폐 산화물(130)을 통해서 주입되고 확산된다. 이어서 베이스-이미터 스페이서(120)가 거의 형성된 이미터 영역의 가장자리를 내인성 베이스 영역 가장자리로부터 이격시키기 위해 형성된다. 베이스-이미터 스페이서(120)는 예를 들어 이산화실리콘을 포함할 수 있다. 이어서 제2 폴리실리콘 층(132)이 2.5KÅ 정도의 두께로 증착된다. 폴리실리콘 층(132)은 인-시츄 도핑되거나 또는 증착 이후에 주입 도핑될 수 있다. 결국에는, 제2 폴리실리콘 층은 이미터 전극(124)을 형성하도록 패턴 형성되고 에칭되며, 이미터 영역이 제2 폴리실리콘 에칭의 이전에 또는 에칭에 이어서 제2 폴리실리콘 층/이미터 전극으로부터 확산된다.
본 발명이 예의 실시예를 참조로 하여 설명되었지만 그에 한정되는 것은 아니다. 당업자라면 예시된 실시예의 다양한 수정 및 조합뿐만 아니라 본 발명의 다른 실시예들이 본 명세서를 참조로 하여 명확해질 것이다. 따라서, 첨부된 청구범위에서는 그러한 수정 및 실시예들을 포함하고자 한다.
도 1은 제1의 종래 BJT의 단면도.
도 2는 제2의 종래 BJT의 단면도.
도 3은 본 발명에 따른 BJT의 단면도.
도 4 내지 도 8은 도 3의 BJT의 여러 제조 단계에서의 단면도.
도면의 주요 부분에 대한 부호의 설명
102 : 컬렉터 영역
108 : 내인성 베이스 영역
110 : 절연층
112 : 베이스 링크-업 영역
113 : 제1 폴리실리콘 층
114 : 베이스 전극
115 : 도전성 스페이서
120 : 베이스-이미터 스페이서
122 : 유전층
124 : 이미터 전극
126 : 이미터 영역
132 : 제2 폴리실리콘 층

Claims (14)

  1. 바이폴라 트랜지스터를 형성하는 방법에 있어서,
    컬렉터 영역을 형성하는 단계;
    절연층에 의해 상기 컬렉터 영역으로부터 분리된 베이스 전극을 형성하는 단계;
    실리콘에 대해서 선택적인 에칭을 사용하여, 상기 컬렉터 영역 위로 상기 베이스 전극에 측면으로 인접하게, 도핑된 도전성 스페이서를 형성하는 단계;
    상기 도핑된 도전성 스페이서로부터 상기 컬렉터 영역 내로 베이스 링크-업 영역(base link-up region)을 확산시키는 단계;
    상기 베이스 링크-업 영역이 자체 정렬되는 기준이 되는 내인성 베이스 영역(intrinsic base region)을 상기 컬렉터 영역에 주입하는 단계; 및
    상기 내인성 베이스 영역 내에 이미터 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 도전성 스페이서는 실리콘-게르마늄을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법
  3. 제1항에 있어서,
    상기 베이스 전극을 형성하는 상기 단계가,
    상기 컬렉터 영역 위로 상기 절연층을 형성하는 단계;
    상기 절연층 위로 제1 폴리실리콘 층을 증착하는 단계; 및
    상기 절연층 및 상기 제1 폴리실리콘 층을 에칭하여, 상기 베이스 전극을 형성하고 상기 컬렉터 영역의 일부분을 노출시키는 단계
    를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  4. 제3항에 있어서,
    상기 절연층 및 상기 제1 폴리실리콘 층을 에칭하는 상기 단계가 상기 제1 폴리실리콘 층 아래의 상기 절연층을 언더컷팅(undercutting)하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 도핑된 도전성 스페이서를 형성하는 상기 단계가,
    도전성 재료 층을 증착하는 단계;
    상기 도전성 재료 층을 도핑하는 단계; 및
    실리콘에 대해서 상기 도전성 재료 층을 선택적으로 에칭하여 상기 도전성 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  6. 제5항에 있어서,
    상기 선택적 에칭 단계가 9:1 보다 큰 선택성를 갖는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  7. 제3항에 있어서,
    상기 제1 폴리실리콘 층위로 유전층을 형성하는 단계; 및
    상기 제1 폴리실리콘 층을 에칭하는 단계 이전에 상기 유전층을 에칭하는 단계
    를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  8. 제1항에 있어서,
    상기 내인성 베이스 영역을 주입하는 상기 단계 이후에 상기 도전성 스페이서에 측면으로 인접하게 베이스-이미터 스페이서를 형성하는 단계;
    상기 유전층, 상기 베이스-이미터 스페이서들, 및 상기 내인성 베이스 영역 위로 제2 폴리실리콘 층을 증착하는 단계; 및
    상기 제2 폴리실리콘 층을 패터닝하고 에칭하여, 상기 이미터 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  9. 바이폴라 트랜지스터를 형성하는 방법에 있어서,
    컬렉터 영역을 형성하는 단계;
    상기 컬렉터 영역 위로 절연층을 형성하는 단계;
    상기 절연층 위로 제1 폴리실리콘 층을 형성하는 단계;
    상기 제1 폴리실리콘 층 및 상기 절연층을 에칭하여, 베이스 전극 -상기 절연층은 상기 베이스 전극으로부터 언더컷됨-을 형성하고 상기 컬렉터 영역의 제1 부분을 노출시키는 단계;
    실리콘에 대해서 선택적인 에칭을 사용하여, 상기 제1 부분 내에 상기 컬렉터 영역의 제2 부분 위로 상기 베이스 전극에 측면으로 인접하게 도핑된 도전성 스페이서를 형성하는 단계;
    상기 도핑된 도전성 스페이서로부터 상기 컬렉터 영역의 상기 제2 부분 내로 베이스 링크-업 영역을 확산시키는 단계;
    내인성 베이스 영역 -상기 베이스 링크-업 영역은 상기 내인성 베이스 영역을 기준으로 자체-정렬됨- 을 상기 컬렉터 영역의 상기 제1 부분에 주입하는 단계; 및
    상기 내인성 베이스 영역 내에 이미터 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  10. 제9항에 있어서,
    상기 도전성 스페이서는 실리콘-게르마늄을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  11. 제9항에 있어서,
    상기 도핑된 도전성 스페이서를 형성하는 상기 단계가,
    도전성 재료 층을 증착하는 단계;
    상기 도전성 재료 층을 도핑하는 단계; 및
    실리콘에 대해서 상기 도전성 재료 층을 선택적으로 에칭하여, 상기 도전성 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  12. 제11항에 있어서,
    상기 선택적 에칭 단계가 9:1 보다 큰 선택성를 갖는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  13. 제9항에 있어서,
    상기 제1 폴리실리콘 층위로 유전층을 형성하는 단계; 및
    상기 제1 폴리실리콘 층을 에칭하는 상기 단계 이전에 상기 유전층을 에칭하는 단계
    를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
  14. 제9항에 있어서,
    상기 내인성 베이스 영역을 주입하는 상기 단계 이후에 상기 도전성 스페이서에 측면으로 인접하게 베이스-이미터 스페이서를 형성하는 단계;
    상기 유전층, 상기 베이스-이미터 스페이서들 및 상기 내인성 베이스 영역 위로 제2 폴리실리콘 층을 증착하는 단계; 및
    상기 제2 폴리실리콘 층을 패터닝하고 에칭하며, 이미터 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 형성 방법.
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