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KR870006670A - 반도체 집적회로장치 - Google Patents

반도체 집적회로장치 Download PDF

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KR870006670A
KR870006670A KR1019860006341A KR860006341A KR870006670A KR 870006670 A KR870006670 A KR 870006670A KR 1019860006341 A KR1019860006341 A KR 1019860006341A KR 860006341 A KR860006341 A KR 860006341A KR 870006670 A KR870006670 A KR 870006670A
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KR
South Korea
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layer
breakdown
voltage
epitaxial
semiconductor integrated
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Application number
KR1019860006341A
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English (en)
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KR900004298B1 (ko
Inventor
마사오 이이오
Original Assignee
시끼모리야
미쓰비시전기 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of KR870006670A publication Critical patent/KR870006670A/ko
Application granted granted Critical
Publication of KR900004298B1 publication Critical patent/KR900004298B1/ko

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/63—Combinations of vertical and lateral BJTs

Landscapes

  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 집적회로장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 한실시예에 의한 반도체집적회로 장치의 입력부분의 단면도.
제2도는 제1도의 입력부분의 회로도.
제6도는 서지내구량 향상을 위한 NPN 트랜지스터의 파괴시의 전류-전압특성(베이스·에미터쇼트)을 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
5 : 서지내구량 향상을 위한 NPN 트랜지스터
6 : N형 에피택샬(Epitaxial)층 7 : 에피택샬층(6)의 P+층
8 : 이 P+층(7)내의 N+층 12 : N+층 매립층
13 : GND 전위의 N+매립층
14 : N+매립층(12)(13)사이의 누설전류를 방지하기 위한 P+층
15 : P형 반도체기판
16 : 에피택샬층 상호간을 분리하기 위한 산화막
18 : NPN 트랜지스터(5)보다도 파괴개시전압이 낮으며 파괴유지전압이 높은 NPN 트랜지스터

Claims (3)

  1. 베이스와 에미터를 접지단자에 접속한 두개 이상의 NPN 트랜기스터의 콜렉터가 한개의 입력단자에 접속되고, 상기 NPN 트랜지스터의 적어도 한개가 다른 NPN 트랜지스터의 적어도 한개와 비교하여 낮은 파괴개시전압과 높은 파괴유지전압을 가지며, 상기 입력단자로의 서지전압에 의한 파괴시의 파괴유지전압이 서서히 상승하는 입력인가전압에 의한 파괴시의 파괴유지전압에 비하여 낮은 입력부가 설치되어 있는 것을 특징으로 하는 반도체 집적희로장치.
  2. 청구범위 제1항에 있어서, 상기 파괴유지전압이 높은 NPN 트랜지스터에 직렬접속된 저항성분은, 상기 파괴유지전압이 낮은 쪽의 NPN 트랜지스터의 저항보다 큰것을 특징으로 하는 반도체 집적회로장치.
  3. 청구범위 제1항에 있어서, 상기 입력부는 P형 반도체기판, 이 기판상에 간격을 두고 형성된 복수개의 N형 매립층, 이 N형 매립층 상에 형성된 N형 에피택샬층, 이 에피택샬층끼리를 분리하는 상기 반도체기판상에 형성된 산화막, 상기 산화막 직하의 반도체기판에 형성되어 반도체기판보다도 불순물농도가 높은 P층, 상기 에피택샬층내에 형성된 P층, 이 P층내에 형성된 N층을 가지며, 이 입력부의 상기 파괴 유지전압이 낮은쪽의 NPN트랜지스터의 콜렉터로서 상기 N형에 에피택샹층을, 그리고 베이스및 에미터로서 상기 에피택샬내의 P층 및 이 P층 내의 N층을, 또 상기 높은 파괴유지전압을 가진 NPN 트랜지스터의 베이스로서 상기 산화막직하의 반도체 기판에 형성된 P층을, 그의 에미터및 콜렉터로서 이 P층 양측의 상기 N형 매립층을 사용한 것을 특징으로 하는 반도체 집적희로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860006341A 1985-12-12 1986-07-31 반도체 집적회로장치 KR900004298B1 (ko)

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JP60280092A JPH0666402B2 (ja) 1985-12-12 1985-12-12 半導体集積回路装置の入力保護回路
JP280092 1985-12-12
JP60-280092 1985-12-12

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KR900004298B1 KR900004298B1 (ko) 1990-06-20

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