JPH0666402B2 - 半導体集積回路装置の入力保護回路 - Google Patents
半導体集積回路装置の入力保護回路Info
- Publication number
- JPH0666402B2 JPH0666402B2 JP60280092A JP28009285A JPH0666402B2 JP H0666402 B2 JPH0666402 B2 JP H0666402B2 JP 60280092 A JP60280092 A JP 60280092A JP 28009285 A JP28009285 A JP 28009285A JP H0666402 B2 JPH0666402 B2 JP H0666402B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- npn transistor
- breakdown
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/63—Combinations of vertical and lateral BJTs
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置の入力保護回路のサー
ジ耐量向上に関するものである。
ジ耐量向上に関するものである。
〔従来の技術〕 第３図は例えばテキサスインスルメンツ社のアドバンス
ド ショットキ ファミリー アプリケイション リポ
ート（Advanced Schottky Family Appication Repo
rt）の７ページに示されたASOO ナンド ゲート スキ
マティック（ASOO NAND Get Schematic）の入力部分
の回路図であり、図において、１は入力端子、はPNPト
ランジスタ、３は入力ショットキバリアダイオード（以
下SBDと称す）である。４は入力クランプSBDで、これは
負のサージ電圧をを吸収するために設けられている。５
は正のサージ電圧を吸収するためのNPNトランジスタで
ある。
ド ショットキ ファミリー アプリケイション リポ
ート（Advanced Schottky Family Appication Repo
rt）の７ページに示されたASOO ナンド ゲート スキ
マティック（ASOO NAND Get Schematic）の入力部分
の回路図であり、図において、１は入力端子、はPNPト
ランジスタ、３は入力ショットキバリアダイオード（以
下SBDと称す）である。４は入力クランプSBDで、これは
負のサージ電圧をを吸収するために設けられている。５
は正のサージ電圧を吸収するためのNPNトランジスタで
ある。
第４図は第３図に示す回路から正のサージ耐量に関係す
る部分を抜き出したものを示す回路図、第５図はその入
力部分に第４図に示す回路が形成されたICの構造の一例
を示す断面図であり、図におちて、６はＮ形エピタキシ
ャル層であり、NPNトランジスタ５のコレクタとして使
われ、7,8はそれぞれ上記エピタキシャル層６の表面に
形成されたP+層及びN+層であり、それぞれNPNトランジ
スタ５のベース及びエミッタとして使われる。９はICの
内部回路に接続されたアルミ配線、10はGND電位のアル
ミ配線、11は入力端子１とコレクタ６の間の抵抗分を小
さくするためのN+層、12N+層11とコレクタ６の間の抵抗
分を小さくするためのN+層、13は寄生素子の動作を防ぐ
ためのGND電位N+埋込み層、14は該N+埋込み層12,13間の
電流リークを防ぐためのGND電位P+層、15はＰ形基板、1
6はエピタキシャル層６と他のエピタキシャル層（図示
せず）とを分離するための酸化膜、17はエピタキシャル
層６表面を保護する酸化膜である。また第６図はNPNト
ランジスタ５の降伏時電圧−電流特性（ベース・エミッ
タショート）を示す。
る部分を抜き出したものを示す回路図、第５図はその入
力部分に第４図に示す回路が形成されたICの構造の一例
を示す断面図であり、図におちて、６はＮ形エピタキシ
ャル層であり、NPNトランジスタ５のコレクタとして使
われ、7,8はそれぞれ上記エピタキシャル層６の表面に
形成されたP+層及びN+層であり、それぞれNPNトランジ
スタ５のベース及びエミッタとして使われる。９はICの
内部回路に接続されたアルミ配線、10はGND電位のアル
ミ配線、11は入力端子１とコレクタ６の間の抵抗分を小
さくするためのN+層、12N+層11とコレクタ６の間の抵抗
分を小さくするためのN+層、13は寄生素子の動作を防ぐ
ためのGND電位N+埋込み層、14は該N+埋込み層12,13間の
電流リークを防ぐためのGND電位P+層、15はＰ形基板、1
6はエピタキシャル層６と他のエピタキシャル層（図示
せず）とを分離するための酸化膜、17はエピタキシャル
層６表面を保護する酸化膜である。また第６図はNPNト
ランジスタ５の降伏時電圧−電流特性（ベース・エミッ
タショート）を示す。
次に、動作について説明する。一般に、入力部の保護を
行う方法として、ダイオードの順方向電流を用いる方法
と降伏電流を用いる方法があり、正電圧と負電圧のうち
高い耐圧が必要な方に降伏電流，高い耐圧を必要としな
い方に順方向電流が使われる。上記第３図に示した従来
の半導体集積回路装置の入力部分においては、入力クラ
ンプSBD4が順方向電流によって負のサージ電圧を吸収
し、NPNトランジスタ５が降伏電流によって正のサージ
電圧を吸収するよう動作する。以下、正のサージ電圧印
加時に動作について詳しく説明する。
行う方法として、ダイオードの順方向電流を用いる方法
と降伏電流を用いる方法があり、正電圧と負電圧のうち
高い耐圧が必要な方に降伏電流，高い耐圧を必要としな
い方に順方向電流が使われる。上記第３図に示した従来
の半導体集積回路装置の入力部分においては、入力クラ
ンプSBD4が順方向電流によって負のサージ電圧を吸収
し、NPNトランジスタ５が降伏電流によって正のサージ
電圧を吸収するよう動作する。以下、正のサージ電圧印
加時に動作について詳しく説明する。
入力端子１に正のサージ電圧が印加された時、もしNPN
トランジスタ５がなければ、入力SBD3に過電流が流れ、
ここで入力SBD3の降伏電圧は30V程度と比較的高いか
ら、大電力が入力SBD3で消費されて入力SBD3は容易に破
壊される。実際には第６図のような特性を示すNPNトラ
ンジスタ５が存在するから、正のサージ電圧が印加され
ると、NPNトランジスタ５が降伏状態にはいり、上記入
力SBD3に過電流が流れない。このとき該トランジスタ５
は7V程度の低い降伏維持電圧を示し、この電圧は入力SB
D3の降伏電圧に比べて充分低いため、サージ電流の大部
分はNPNトランジスタ５に流れる。
トランジスタ５がなければ、入力SBD3に過電流が流れ、
ここで入力SBD3の降伏電圧は30V程度と比較的高いか
ら、大電力が入力SBD3で消費されて入力SBD3は容易に破
壊される。実際には第６図のような特性を示すNPNトラ
ンジスタ５が存在するから、正のサージ電圧が印加され
ると、NPNトランジスタ５が降伏状態にはいり、上記入
力SBD3に過電流が流れない。このとき該トランジスタ５
は7V程度の低い降伏維持電圧を示し、この電圧は入力SB
D3の降伏電圧に比べて充分低いため、サージ電流の大部
分はNPNトランジスタ５に流れる。
ところで、該トランジスタ５では接合部分での電圧降伏
が小さいために接合部分への電力集中が小さいことと、
接合部分の面積を入力SBD3のそれより大きくして面積当
りの電力消費を小さくできることから、NPNトランジス
タ５は大電流が流れても、入力SBD3に比べて破壊されに
くく、該NPNトランジスタ５を用いることによって入力
サージ破壊に対する耐量を大いに高めることができる。
が小さいために接合部分への電力集中が小さいことと、
接合部分の面積を入力SBD3のそれより大きくして面積当
りの電力消費を小さくできることから、NPNトランジス
タ５は大電流が流れても、入力SBD3に比べて破壊されに
くく、該NPNトランジスタ５を用いることによって入力
サージ破壊に対する耐量を大いに高めることができる。
従来のこの種の半導体集積回路装置の入力部分は以上の
ように構成されているので、入力部分は7V程度の降伏維
持電圧を持つが、この特性では使用法によっては規格を
満たさなくなる可能性があるという問題点があった。こ
の規格とは、入力耐圧7Vというものであるが、降伏維持
電圧には1V程度のばらつきが予想されるから、従来例の
装置を生産すれば、降伏維持電圧が7V未満の入力部を持
つ素子が多数生産されると予想される。このような装置
では、一時的に35V以上の入力電圧が印加されると、そ
の後入力電圧が7Vまで低下しても、大きな電流が流れ続
ける。これは、必ずしも規格外であるとはいえないが、
非常に好ましくない現象である。
ように構成されているので、入力部分は7V程度の降伏維
持電圧を持つが、この特性では使用法によっては規格を
満たさなくなる可能性があるという問題点があった。こ
の規格とは、入力耐圧7Vというものであるが、降伏維持
電圧には1V程度のばらつきが予想されるから、従来例の
装置を生産すれば、降伏維持電圧が7V未満の入力部を持
つ素子が多数生産されると予想される。このような装置
では、一時的に35V以上の入力電圧が印加されると、そ
の後入力電圧が7Vまで低下しても、大きな電流が流れ続
ける。これは、必ずしも規格外であるとはいえないが、
非常に好ましくない現象である。
この発明は上記のような問題点を解消するためになされ
たもので、高いサージ耐量と充分高い降伏維持電圧を合
わせ持つ半導体集積回路装置の入力保護回路を得ること
を目的とする。
たもので、高いサージ耐量と充分高い降伏維持電圧を合
わせ持つ半導体集積回路装置の入力保護回路を得ること
を目的とする。
この発明に係る半導体集積回路装置の入力保護回路は、
第１の正サージ電圧吸収用NPNトランジスタと並列に、
該第１の正サージ電圧吸収用NPNトランジスタに比し低
い降伏開始電圧と高い降伏維持電圧を有する第２の正サ
ージ電圧吸収用NPNトランジスタを接続したものであ
る。
第１の正サージ電圧吸収用NPNトランジスタと並列に、
該第１の正サージ電圧吸収用NPNトランジスタに比し低
い降伏開始電圧と高い降伏維持電圧を有する第２の正サ
ージ電圧吸収用NPNトランジスタを接続したものであ
る。
この発明においては、例えば30〜50V程度の比較的低電
圧であるサージ電圧が入力に印加された時、或いは入力
印加電圧がゆっくリと上昇していった時は、上記低い降
伏開始電圧と高い降伏維持電圧を有する第２のNPNトラ
ンジスタが降伏して、上記高い降伏開始電圧と低い降伏
維持電圧を有する第１のNPNトランジスタの降伏を防
ぎ、高い入力電圧（即ち上記高い降伏維持電圧）でもっ
て遮断状態に復帰し、50V以上の高いサージ電圧が入力
に印加された時は、入力電圧の上昇が非常に速いから、
上記低い降伏開始電圧と高い降伏維持電圧を有する第２
のNPNトランジスタが降伏して入力電圧を低下させる前
に、入力電圧は一時的に上記高い降伏開始電圧と低い降
伏維持電圧を有する第１のNPNトランジスタの降伏開始
電圧を越えて、両トランジスタが降伏し、降伏維持電圧
の高い上記第２のNPNトランジスタにサージ電流の大部
分が流れるようになり、これによって、入力耐圧とサー
ジ耐量の両者を高めることができる。
圧であるサージ電圧が入力に印加された時、或いは入力
印加電圧がゆっくリと上昇していった時は、上記低い降
伏開始電圧と高い降伏維持電圧を有する第２のNPNトラ
ンジスタが降伏して、上記高い降伏開始電圧と低い降伏
維持電圧を有する第１のNPNトランジスタの降伏を防
ぎ、高い入力電圧（即ち上記高い降伏維持電圧）でもっ
て遮断状態に復帰し、50V以上の高いサージ電圧が入力
に印加された時は、入力電圧の上昇が非常に速いから、
上記低い降伏開始電圧と高い降伏維持電圧を有する第２
のNPNトランジスタが降伏して入力電圧を低下させる前
に、入力電圧は一時的に上記高い降伏開始電圧と低い降
伏維持電圧を有する第１のNPNトランジスタの降伏開始
電圧を越えて、両トランジスタが降伏し、降伏維持電圧
の高い上記第２のNPNトランジスタにサージ電流の大部
分が流れるようになり、これによって、入力耐圧とサー
ジ耐量の両者を高めることができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路装置の入力
部分の構造を示す断面図、第２図は上記入力部分のうち
の正のサージ耐量に関係する部分を抜き出して示した回
路図であり、第1,第２図中の同一符号は対応する部分を
示している。これらの図において、第４図及び第５図と
同一符号は同一または相当する部分を示し、14aはP
+層、18はNPNトランジタである。ここで、NPNトランジ
スタ18は、N+埋込み層12（コレクタ）,13（エミッタ）
と、これらに対してpn接合するよう形成されたP+層14a
（ベース）とで構成されており、該NPNトランジスタ18
の抵抗成分は、NPNトランジスタ５の抵抗成分より大き
くなっている。また、第７図は上記NPNトランジスタ18
の降伏時電圧−電流特性（ベース・エミッタ ショー
ト）を示す図である。
図は本発明の一実施例による半導体集積回路装置の入力
部分の構造を示す断面図、第２図は上記入力部分のうち
の正のサージ耐量に関係する部分を抜き出して示した回
路図であり、第1,第２図中の同一符号は対応する部分を
示している。これらの図において、第４図及び第５図と
同一符号は同一または相当する部分を示し、14aはP
+層、18はNPNトランジタである。ここで、NPNトランジ
スタ18は、N+埋込み層12（コレクタ）,13（エミッタ）
と、これらに対してpn接合するよう形成されたP+層14a
（ベース）とで構成されており、該NPNトランジスタ18
の抵抗成分は、NPNトランジスタ５の抵抗成分より大き
くなっている。また、第７図は上記NPNトランジスタ18
の降伏時電圧−電流特性（ベース・エミッタ ショー
ト）を示す図である。
次にこの実施例装置の入力端子に高い電圧が印加された
時の動作を説明する。
時の動作を説明する。
まず、30〜50V程度のサージ電圧又は比較的ゆっくりと
上昇する電圧が入力端子１に印加される場合、入力端子
の電圧が20〜25Vになった時点でNPNトランジスタ18が降
伏し、入力電圧を10〜15Vに低下させる。このときNPNト
ランジスタ５は35V程度の降伏開始電圧を持つから降伏
しない。この後、入力電圧が10V以下に低下すると、NPN
トランジスタ18は降伏状態を維持できなくなり、遮断状
態に復帰する。従って、この場合、NPNトランジスタ５
は降伏せず遮断状態を保っているため、入力電圧が該NP
Nトランジスタ５の降伏維持電圧より小さくなっても、
該NPNトランジスタ５に大きな電流が流れることがなく
なる。
上昇する電圧が入力端子１に印加される場合、入力端子
の電圧が20〜25Vになった時点でNPNトランジスタ18が降
伏し、入力電圧を10〜15Vに低下させる。このときNPNト
ランジスタ５は35V程度の降伏開始電圧を持つから降伏
しない。この後、入力電圧が10V以下に低下すると、NPN
トランジスタ18は降伏状態を維持できなくなり、遮断状
態に復帰する。従って、この場合、NPNトランジスタ５
は降伏せず遮断状態を保っているため、入力電圧が該NP
Nトランジスタ５の降伏維持電圧より小さくなっても、
該NPNトランジスタ５に大きな電流が流れることがなく
なる。
次に、高いサージ電圧が印加された場合を考える。この
場合には、入力電圧の上昇が非常に速いから、NPNトラ
ンジスタ18が降伏して入力電圧を低下させる前に入力電
圧は一時的に35Vを越える。これによって、NPNトランジ
スタ5,18の両者が降伏するが、NPNトランジスタ18に比
し降伏維持電圧はNPNトランジスタ５の方が低く、その
抵抗成分は該トランジスタ18の方が大きいから、サージ
電流の大部分はNPNトランジスタ５に流れ、NPNトランジ
スタ18はまもなく遮断状態に復帰する。従って、この場
合、従来と同様の高いサージ耐量を得ることができる。
尚、上記NPNトランジスタ５の抵抗成分を高めているの
は、サージ電圧印加時の大電流の大部分を降伏維持電圧
の低いNPNトランジスタ５に確実に流すためであり、NPN
トランジスタ18に大電流が流れて該NPNトランジスタ18
が破壊するのを防止するためである。
場合には、入力電圧の上昇が非常に速いから、NPNトラ
ンジスタ18が降伏して入力電圧を低下させる前に入力電
圧は一時的に35Vを越える。これによって、NPNトランジ
スタ5,18の両者が降伏するが、NPNトランジスタ18に比
し降伏維持電圧はNPNトランジスタ５の方が低く、その
抵抗成分は該トランジスタ18の方が大きいから、サージ
電流の大部分はNPNトランジスタ５に流れ、NPNトランジ
スタ18はまもなく遮断状態に復帰する。従って、この場
合、従来と同様の高いサージ耐量を得ることができる。
尚、上記NPNトランジスタ５の抵抗成分を高めているの
は、サージ電圧印加時の大電流の大部分を降伏維持電圧
の低いNPNトランジスタ５に確実に流すためであり、NPN
トランジスタ18に大電流が流れて該NPNトランジスタ18
が破壊するのを防止するためである。
このように本実施例では、入力部分はNPNトランジスタ
５によって従来と同様、高いサージ耐量が得られるだけ
でなく、30〜50V程度のサージ電圧または比較的ゆっく
りと上昇する電圧に対しては比較的低い電圧で降伏し、
比較的高い電圧で遮断状態に復帰するようにできる。
５によって従来と同様、高いサージ耐量が得られるだけ
でなく、30〜50V程度のサージ電圧または比較的ゆっく
りと上昇する電圧に対しては比較的低い電圧で降伏し、
比較的高い電圧で遮断状態に復帰するようにできる。
以上のように、この発明によれば、サージ耐量向上のた
めのNPNトランジスタと並列に、該トランジスタに比し
その降伏開始電圧が低くかつその降伏維持電圧の高いNP
Nトランジスタを入力端子に接続したので、高いサージ
耐量と充分高い降伏維持電圧を持つ入力部を有する半導
体集積回路装置が得られる効果がある。
めのNPNトランジスタと並列に、該トランジスタに比し
その降伏開始電圧が低くかつその降伏維持電圧の高いNP
Nトランジスタを入力端子に接続したので、高いサージ
耐量と充分高い降伏維持電圧を持つ入力部を有する半導
体集積回路装置が得られる効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
の入力部分の断面図、第２図は該入力部分のうちの正の
サージ耐量に関係する部分を抜き出して示した回路図、
第３図は従来の半導体集積回路装置の入力部分の回路
図、第４図は第３図に示す回路のうちの正のサージ耐量
に関する部分を抜き出したものを示す回路図、第５図は
その入力部分に第４図に示す回路が形成されたICの構造
の一例を示す断面図、第６図はサージ耐量向上のための
NPNトランジスタの降伏時の電流−電圧特性（ベース・
エミッタ ショート）を示す図、第７図は入力降伏維持
電圧向上のためのNPNトランジスタの降伏時電流−電圧
特性（ベース・エミッタ ショート）を示す図である。 ５……サージ耐量向上のためのNPNトランジスタ、６…
…Ｎ形エピタキシャル層、７……エピタキシャル層６内
のP+層、８……該P+層７内のN+層、12……N+埋込み層、
13……GND電位のN+埋込み層、14……N+埋込み層12,13間
のリーク電流を防ぐためのP+層、14aはNPNトランジスタ
18のベースとして使用されるP+層、15……Ｐ形半導体基
板、16……エピタキシャル層相互間を分離するための酸
化膜、18……NPNトランジスタ５よりも降伏開始電圧が
低く降伏維持電圧の高いNPNトランジスタ。 なお図中同一符号は同一又は相当部分を示す。
の入力部分の断面図、第２図は該入力部分のうちの正の
サージ耐量に関係する部分を抜き出して示した回路図、
第３図は従来の半導体集積回路装置の入力部分の回路
図、第４図は第３図に示す回路のうちの正のサージ耐量
に関する部分を抜き出したものを示す回路図、第５図は
その入力部分に第４図に示す回路が形成されたICの構造
の一例を示す断面図、第６図はサージ耐量向上のための
NPNトランジスタの降伏時の電流−電圧特性（ベース・
エミッタ ショート）を示す図、第７図は入力降伏維持
電圧向上のためのNPNトランジスタの降伏時電流−電圧
特性（ベース・エミッタ ショート）を示す図である。 ５……サージ耐量向上のためのNPNトランジスタ、６…
…Ｎ形エピタキシャル層、７……エピタキシャル層６内
のP+層、８……該P+層７内のN+層、12……N+埋込み層、
13……GND電位のN+埋込み層、14……N+埋込み層12,13間
のリーク電流を防ぐためのP+層、14aはNPNトランジスタ
18のベースとして使用されるP+層、15……Ｐ形半導体基
板、16……エピタキシャル層相互間を分離するための酸
化膜、18……NPNトランジスタ５よりも降伏開始電圧が
低く降伏維持電圧の高いNPNトランジスタ。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】コレクタが入力端子に接続されるととも
に、エミッタ及びベースが接地端子に接続された第１の
正サージ電圧吸収用NPNトランジスタと、 コレクタが上記入力端子に接続されるとともに、エミッ
タ及びベースが接地端子に接続され、上記第１の正サー
ジ電圧吸収用NPNトランジスタに比べて降伏開始電圧が
低く、かつ降伏維持電圧が高い第２の正サージ電圧吸収
用NPNトランジスタとを備えたことを特徴とする半導体
集積回路装置の入力保護回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280092A JPH0666402B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体集積回路装置の入力保護回路 |
| KR1019860006341A KR900004298B1 (ko) | 1985-12-12 | 1986-07-31 | 반도체 집적회로장치 |
| EP86309703A EP0226469B1 (en) | 1985-12-12 | 1986-12-12 | A semiconductor integrated circuit device |
| US06/941,048 US4712152A (en) | 1985-12-12 | 1986-12-12 | Semiconductor integrated circuit device |
| DE8686309703T DE3677165D1 (de) | 1985-12-12 | 1986-12-12 | Integrierte halbleiterschaltungsanordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280092A JPH0666402B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体集積回路装置の入力保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62137861A JPS62137861A (ja) | 1987-06-20 |
| JPH0666402B2 true JPH0666402B2 (ja) | 1994-08-24 |
Family
ID=17620203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60280092A Expired - Lifetime JPH0666402B2 (ja) | 1985-12-12 | 1985-12-12 | 半導体集積回路装置の入力保護回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4712152A (ja) |
| EP (1) | EP0226469B1 (ja) |
| JP (1) | JPH0666402B2 (ja) |
| KR (1) | KR900004298B1 (ja) |
| DE (1) | DE3677165D1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021840A (en) * | 1987-08-18 | 1991-06-04 | Texas Instruments Incorporated | Schottky or PN diode with composite sidewall |
| FR2623018B1 (fr) * | 1987-11-06 | 1990-02-09 | Thomson Semiconducteurs | Circuit integre protege contre les decharges electrostatiques avec seuil de protection variable |
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