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KR870004518A - 샐로우 접합을 갖는 mos vlsi장치 및 그 제조방법 - Google Patents

샐로우 접합을 갖는 mos vlsi장치 및 그 제조방법 Download PDF

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KR870004518A
KR870004518A KR860009058A KR860009058A KR870004518A KR 870004518 A KR870004518 A KR 870004518A KR 860009058 A KR860009058 A KR 860009058A KR 860009058 A KR860009058 A KR 860009058A KR 870004518 A KR870004518 A KR 870004518A
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Abstract

내용 없음

Description

샐로우 접합을 갖는 MOS VLSI 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도 내지 3도는 본 발명의 기술에 대한 하나의 실시예를 보인 반도체 장치의 일부를 여러 단계의 완성으로 도시한 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
10, 100 : 반도체 장치 12 : 본체
20, 100 : 게이트 24 : 소오스 영역
26 : 드레인 영역 40 : 보호층
50 : 에피택셜층 54 : 내화금속 규소화물층
112 : 실리콘 질화물층

Claims (19)

  1. 표면과, 이 표면에 형성된 절연 게이트와, 이 게이트에 인접하여 형성된 소오스 및 드레인 영역을 갖는 MOS 피일드 이펙트 트랜지스터(FET)의 제조방법에 있어서, (a) 상부 및 한쌍의 측벽을 갖는 상기 절연 게이트를 상기 표면에 형성하고, (b) 이 게이트의 상기 측벽에 인접하여 상기 소오스 및 드레인 영역을 형성하고 이 영역들이 상기 표면으로부터 100nm 보다 작은 깊이까지 아래쪽으로 연장하며, (c) 상기 게이트의 상기 상부 및 한쌍의 측벽에 보호층을 형성하고, (d) 상기 소오스 및 드레인 영역의 상기 표면에 단결정 실리콘층을 소정의 두께로 형성하며, (e) 상기 실리콘층을 상기 소정의 두께와 대략 같은 깊이까지 도우핑하고, (f) 내화금속 규소화물층을 이 실리콘 층에 형성하는 단계들을 포함하는 방법.
  2. 제 1 항에 있어서, 단계(b)가 상기 소오스 및 드레인 영역을 비교적 낮은 에너지의 이온 이식에 의해 도우핑하는 것을 포함하는 상기 방법.
  3. 제 2 항에 있어서, 단계(d)가 상기 소오스 및 드레인 영역의 상기 표면에 실리콘층을 에피택셜 성장시키는 것에 의해 수행 되는 상기 방법.
  4. 제 3 항에 있어서, 단계(e)에서 상기 에피택셜층의 상기 도우핑이 이온 이식에 의해 수행되는 상기 방법.
  5. 제 4 항에 있어서, 상기 에피택셜층이 약 150 내지 300nm의 두께로 성장되는 상기 방법.
  6. 제 5 항에 있어서, 단계(b)에서 상기 소오스 및 드레인 영역이 약 50nm의 깊이로 형성되는 상기 방법.
  7. 제 6 항에 있어서, 상기 에피택셜층이 약 200nm의 두께로 성장 되는 상기 방법.
  8. 제 7 항에 있어서, 단계(f)가 (f1) 상기 에피택셜층에 내화금속층을 증착시키고,(f2) 금속 규소화물을 형성하기 위해 이 내화금속층을 가열하는 단계들을 포함하는 상기 방법.
  9. 제 8 항에 있어서, 단계(c)가 (c1) 상기 FET에 적합한 산화물층을 형성하고, (c2) 실질상 모든 산화물이 상기 소오스 및 드레인 영역의 상기 표면으로부터 제거될 때까지 상기 산화물의 층을 플라즈마 비등방성 에칭을 사용하여 에칭하고, 이에 의해 상기 게이트의 상기 상부 및 한쌍의 측벽에 상기 보호층을 남기는 단계들을 포함하는 상기 방법.
  10. 제 9 항에 있어서, 단계(c1)이전에 상기 게이트의 상기 상부에 실리콘 질화물층을 형성하는 단계를 포함하는 상기 방법.
  11. 표면을 가진 본체와, 이 표면상의 절연 게이트와, 이 게이트에 인접하여 상기 표면으로부터 소정의 깊이까지 아래로 연장하고, 그 사이에 채널영역을 형성하도록 간격진 상기 본체내의 소오스 및 드레인 영역과, 상기 소오스 및 드레인 영역의 상기 표면에 이들 사이의 오옴 접촉으로 도우핑되고 상기 게이트로부터 간격진 단결정 실리콘층과, 이층에 내화금속 규소화물층을 구비하는 MOS 피일드 이펙트 트랜지스터(FET) 장치.
  12. 제11항에 있어서, 상기 소오스 및 드레인 영역의 상기 깊이가 약 100nm 보다 작은 상기 장치.
  13. 제12항에 있어서, 상기 단결정 실리콘층이 에피택셜층인 상기 장치.
  14. 제13항에 있어서, 상기 에피택셜층이 약 150 내지 300nm의 두께를 갖는 상기 장치.
  15. 제14항에 있어서, 상기 소오스 및 드레인 영역의 상기 깊이가 약 50nm 보다 작은 상기 장치.
  16. 제15항에 있어서, 상기 에피택셜층이 약 200nm 의 두께를 갖는 상기 장치.
  17. 제16항에 있어서, 실리콘 산화물의 층이 상기 본체의 상기 게이트와 표면 사이에 위치하는 상기 장치.
  18. 제17항에 있어서, 실리콘 산화물층이 상기 도우핑된 단결정 실리콘의 층과 상기 게이트 사이에 위치하는 상기 장치.
  19. 제18항에 있어서, 상기 게이트의 상부표면에 위치한 실리콘 질화물의 층을 포함하는 상기 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860009058A 1985-10-30 1986-10-29 샐로우 접합을 갖는 mos vlsi장치 및 그 제조방법 Expired - Lifetime KR950002274B1 (ko)

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Patent event code: PG16051S01I

Patent event date: 19950220

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Patent event date: 19950530

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