KR20240106027A - 전력 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 전력 반도체 소자 제조 방법은 제 1 도전형을 갖는 반도체층 위에 게이트 트렌치가 형성될 영역을 정의하는 희생막 패턴을 형성하는 단계, 상기 희생막 패턴의 양측벽들에 스페이서를 형성하는 단계, 상기 희생막 패턴 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 웰 영역을 형성하는 단계, 상기 스페이서를 제거한 후 상기 희생막 패턴의 양측벽들에 하드마스크 패턴을 형성하는 단계, 및 상기 희생막 패턴을 제거한 후 상기 하드마스크 패턴을 식각 마스크로 상기 반도체층을 식각하여 트렌치를 형성하는 단계를 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자(power semiconductor device)를 제조하는 방법에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 전력 변환, 전력 컨버터, 인버터 등에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(MOSFET, Metal Oxide Semiconductor Field Effect Transistor) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다.
이에 따라, 기존 실리콘(Si) 대신 실리콘 카바이드(silicon carbide, SiC)를 이용한 전력 반도체 소자가 연구되고 있다. 실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체 소재로서, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드는 실리콘에 비해 높은 항복전압을 가지면서도 열방출은 우수하여 고온에서 동작 가능한 특성을 나타낸다.
이러한 실리콘 카바이드를 이용한 전력 반도체 소자의 채널 밀도를 높이기 위하여 수직 채널 구조를 갖는 트렌치 타입의 게이트 구조가 연구되고 있다. 이러한 트렌치 타입 게이트 구조에서는 트렌치 모서리에서 전계가 집중되는 문제가 있다.
본 발명의 실시예는 트렌치의 하부 코너 영역(lower corner portion)에 전계가 집중되는 것을 완화하면서 채널 저항을 줄이기 위해 고농도의 깊은 정션(DPW: Deep Pwell Junction)을 트렌치에 가까이 얼라인시킬 수 있는 전력 반도체 소자 제조 방법을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 전력 반도체 소자 제조 방법은 제 1 도전형을 갖는 반도체층 위에 게이트 트렌치가 형성될 영역을 정의하는 희생막 패턴을 형성하는 단계, 상기 희생막 패턴의 양측벽들에 스페이서를 형성하는 단계, 상기 희생막 패턴 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 웰 영역을 형성하는 단계, 상기 스페이서를 제거한 후 상기 희생막 패턴의 양측벽들에 하드마스크 패턴을 형성하는 단계, 및 상기 희생막 패턴을 제거한 후 상기 하드마스크 패턴을 식각 마스크로 상기 반도체층을 식각하여 트렌치를 형성하는 단계를 포함할 수 있다.
상기 반도체층은 실리콘 카바이드(SiC)의 반도체층을 포함할 수 있다.
상기 스페이서를 형성하는 단계는 상기 반도체층 및 상기 희생막 패턴 위에 제 1 베리어막을 형성하는 단계 및 상기 제 1 베리어막을 에치백하여 상기 희생막 패턴의 측벽들에만 상기 제 1 베리어막을 잔존시키는 단계를 포함할 수 있다.
상기 스페이서를 형성하는 단계는 상기 반도체층 및 상기 희생막 패턴 위에 버퍼용 절연막을 형성하는 단계, 상기 버퍼용 절연막 위에 제 1 베리어막을 형성하는 단계 및 상기 제 1 베리어막을 에치백하여 상기 희생막 패턴의 측벽들에만 상기 제 1 베리어막을 잔존시키는 단계를 포함할 수 있다.
상기 웰 영역을 형성하는 단계는 상기 반도체층 위에 상기 버퍼용 절연막이 잔존하는 상태에서 상기 버퍼용 절연막을 통해 상기 반도체층에 상기 제 2 도전형의 불순물들을 주입할 수 있다.
상기 웰 영역을 형성하는 단계는 주입된 제 2 도전형의 불순물들이 상기 스페이서 및 상기 희생막 패턴의 아래 영역까지 연장되게 형성할 수 있다.
상기 트렌치를 형성하는 단계는 상기 트렌치의 상부 측벽은 상기 웰 영역과 접하되 상기 트렌치의 하부 측벽은 상기 웰 영역과 접하지 않고 이격되게 형성할 수 있다.
상기 트렌치를 형성하는 단계는 상기 웰 영역 보다 낮은 깊이까지 상기 반도체층을 식각할 수 있다.
상기 전력 반도체 소자 제조 방법은 상기 트렌치를 형성하기 이전에 상기 웰 영역의 상부 영역에 상기 제 1 도전형의 불순물을 주입하여 소스 영역을 형성하는 단계를 더 포함할 수 있다.
상기 전력 반도체 소자 제조 방법은 상기 트렌치를 형성하기 이전에 상기 웰 영역의 상부 영역에 상기 제 2 도전형의 불순물을 주입하여 플러그 영역을 형성하는 단계를 더 포함할 수 있다.
상기 전력 반도체 소자 제조 방법은 상기 트렌치의 내면에 하부 게이트 절연막을 형성하는 단계, 상기 트렌치가 매립되도록 상기 하부 게이트 절연막 위에 도전물을 형성하여 게이트 전극을 형성하는 단계 및 상기 게이트 전극을 커버하는 상부 게이트 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자 제조 방법에 의하면, 트렌치의 하부 코너 영역에 전계가 집중되는 것을 완화하면서 채널 저항을 줄일 수 있다.
물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 리세스 게이트 구조를 개략적으로 보여주는 도면.
도 2 내지 도 10은 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 도면들.
도 2 내지 도 10은 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 도면들.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 리세스 게이트 구조를 개략적으로 보여주는 도면이다.
도 1을 참조하면, 전력 반도체 소자는 반도체층(110), 웰 영역(120), 게이트(130), 소스 영역(140), 플러그 영역(150) 및 소스 전극(160)을 포함할 수 있다.
반도체층(110)은 하나 또는 복수의 반도체 물질층을 포함할 수 있다. 예를 들어, 반도체층(110)은 하나 또는 다층의 에피택셜층(epitaxial layer)을 포함할 수 있다. 또는 반도체층(110)은 반도체 기판 상의 하나 또는 다층의 에피택셜층을 포함할 수 있다. 예를 들어, 반도체층(110)은 실리콘 카바이드(silicon carbide, SiC)를 포함할 수 있다. 또는, 반도체층(110)은 적어도 하나의 실리콘 카바이드의 에피택셜층을 포함할 수 있다.
실리콘 카바이드(SiC)는 실리콘에 비해 밴드갭이 넓어, 실리콘에 비해서 고온에서도 안정성을 유지할 수 있다. 나아가, 실리콘 카바이드는 절연 파괴 전계가 실리콘에 비해서 매우 높아서 고전압에서도 안정적으로 동작을 할 수 있다. 따라서, 실리콘 카바이드를 반도체층(110)으로 이용한 전력 반도체 소자는 실리콘을 이용한 경우에 비해 높은 항복전압을 가지면서도 우수한 열방출 특성을 가지며, 고온에서도 안정적인 동작 특성을 나타낼 수 있다.
이러한 반도체층(110)은 반도체 기판(112), 반도체 기판(112) 위에 형성되는 필드 스토퍼(field stopper)(114) 및 필드 스토퍼(114) 위에 형성되는 드리프트 영역(116)을 포함할 수 있다. 반도체 기판(112), 필드 스토퍼(114) 및 드리프트 영역(116)은 제 1 도전형(N)의 불순물들을 포함할 수 있다. 예를 들어, 반도체 기판(112), 필드 스토퍼(114) 및 드리프트 영역(116)은 각각 N+, N, N-의 농도로 제 1 도전형의 불순물들을 포함할 수 있다. 반도체 기판(112)은 실리콘 카바이드 기판을 포함할 수 있으며, 필드 스토퍼(114) 및 드리프트 영역(116)은 실리콘 카바이드 기판을 성장시킨 실리콘카바이드 에피택셜층을 포함할 수 있다. 드리프트 영역(116)은 전력 반도체 소자의 동작 시 전류의 이동 경로를 제공할 수 있다.
기판층(112) 아래에는 드레인 전극이 형성될 수 있다. 드레인 전극은 메탈과 같은 도전물을 포함할 수 있다.
게이트(120)는 반도체층(110)이 일정 깊이 식각된 트렌치(게이트 트렌치) 내에 도전 물질이 매립된 리세스 게이트 형태로 형성될 수 있다. 이러한 게이트(120)는 게이트 전극(122) 및 게이트 절연막(124)을 포함할 수 있다.
게이트 전극(122)은 반도체층(110)의 상부면으로부터 수직 방향으로 일정 길이만큼 연장되게 형성됨으로써, 게이트 전극(122)에 동작 전압이 인가되면 게이트(120) 양측의 웰 영역(130)에 수직 채널들이 형성될 수 있다. 이처럼 게이트(120) 양측에서 수직 채널들이 형성됨으로써 높은 채널 밀도 및 이동도를 확보할 수 있다.
게이트 절연막(124)은 게이트 전극(122)을 감싸도록 형성될 수 있다. 예를 들어, 게이트 절연막(124)은 게이트 트렌치 내에서 게이트 전극(122)의 바닥면 및 측면을 감싸는 하부 게이트 절연막 및 게이트 전극(122)의 상부면을 커버하는 상부 게이트 절연막을 포함할 수 있다. 하부 게이트 절연막에서 게이트 트렌치의 바닥면에 위치하는 영역은 게이트 트렌치의 측벽에 위치하는 영역보다 두껍게 형성될 수 있다. 이러한 게이트 절연막(124)은 실리콘 산화물, 실리콘 카바이드의 산화물, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물 등의 절연물을 포함하거나 또는 이들의 적층 구조를 포함할 수 있다.
웰 영역(130)은 게이트(120)의 양측에서 게이트 트렌치의 상부 측벽과는 접하게 위치하면서 게이트 트렌치의 하부 측벽과는 이격되게 위치할 수 있다. 웰 영역(130)에서 게이트 트렌치의 상부 측벽과 접하는 영역에는, 22)에 동작 전압이 인가될 때 소스 영역(140)과 드리프트 영역(116) 간에 전류가 이동할 수 있도록 해주는 채널(수직 채널)이 형성될 수 있다. 이처럼, 본 실시예에서는 게이트 트렌치의 측벽에서 상부 측벽에만 수직 채널을 위한 웰 영역(130)이 형성되고 하부 측벽에는 드리프트 영역(116)이 형성됨으로써, 수직 채널이 게이트 트렌치의 측벽 전체에 형성되는 경우에 비해 수직 채널의 길이를 상대적으로 짧게 할 수 있어 채널 저항을 줄일 수 있다.
또한, 웰 영역(130)은 게이트 트렌치와 이격된 부분은 고농도의 제 2 도전형(P형)의 불순물들이 게이트(130)보다 깊은 깊이까지 연장되게 형성되는 DPW(Deep Pwell Junction) 구조로 형성될 수 있다. 이때, 웰 영역(130)은 수직 채널의 아래 영역에서 게이트 트렌치와 가능한 가까이 위치하도록 형성된다. 웰 영역(130)이 DPW 구조로 형성되어 게이트 트렌치의 하부 영역과 가까이 위치하도록 함으로써 게이트 트렌치의 하부에 형성되는 전계를 웰 영역(130) 쪽으로 유도하여 분산시킬 수 있어 게이트 트렌치의 하부면에 전계가 집중되는 것을 방지할 수 있다. 웰 영역(130)은 플러그 영역(150)을 통해 소스 전극(160)과 전기적으로 연결될 수 있다.
소스 영역(140)은 게이트(130)의 양측에서 웰 영역(130)의 상부 영역에 위치할 수 있다. 소스 영역(140)은 드리프트 영역(116)보다 고농도의 제 1 도전형의 불순물들을 포함할 수 있다. 소스 영역(140)은 반도체층(110)의 상부면과 접하게 형성되어 소스 전극(160)과 연결될 수 있다.
플러그 영역(150)은 게이트(130)의 양측에서 소스 영역(140)과 접하게 웰 영역(130)의 상부 영역에 위치할 수 있다. 플러그 영역(150)은 고농도의 제 2 도전형의 불순물들을 포함할 수 있다. 플러그 영역(150)은 반도체층(110)의 상부면과 접하게 형성되어 소스 전극(160)과 연결될 수 있다.
소스 전극(160)은 소스 영역(140) 및 플러그 영역(150)과 전기적으로 연결되게 반도체층(110) 및 게이트(120) 위에 형성될 수 있다. 소스 전극(160)은 메탈과 같은 도전물을 포함할 수 있다.
드리프트 영역(116)의 상부 영역에서 게이트(120)와 웰 영역(130) 사이의 영역에는 JFET 영역이 형성될 수 있다. JFET 영역은 드리프트 영역(116) 보다 고농도의 제 1 도전형의 불순물들을 포함할 수 있다.
도 2 내지 도 10은 도 1의 전력 반도체 소자를 제조하는 방법을 개략적으로 보여주는 도면들이다.
먼저 도 2를 참조하면, 제 1 도전형의 불순물들이 주입된 실리콘 카바이드(SiC)의 반도체층(110) 위에 게이트 트렌치가 형성될 영역을 정의하는 희생막 패턴(172)이 형성될 수 있다. 희생막 패턴(172)은 리소그래피 공정을 통한 포토레지스트 패턴을 포함할 수 있다. 또는 희생막 패턴(172)은 비정질카본 또는 스핀온카본(SOC)을 포함할 수 있다.
이어서 반도체층(110) 및 희생막 패턴(172) 상에 제 1 베리어막(174)이 형성될 수 있다. 제 1 베리어막(174)은 반도체층(110) 및 희생막 패턴(172) 상에 컨포멀하게 형성될 수 있다. 제 1 베리어막(174)은 질화막 또는 산화막을 포함할 수 있다. 제 1 베리어막(174)은 희생막 패턴(172)에 대해 식각선택비를 갖는 물질로 형성될 수 있다.
제 1 베리어막(174)의 증착 두께는 후속 공정에서 고농도(P+)의 영역을 형성하고자 하는 위치에 따라 달라질 수 있다. 예를 들어, 고농도의 웰 영역을 게이트 트렌치로부터 1㎛ 떨어진 곳에 형성하고자 하는 경우, 제 1 베리어막(174)은 1㎛ 정도의 두께로 증착될 수 있다.
제 1 베리어막(174)이 형성되기 전에, 도 9에서와 같이, 반도체층(110) 및 희생막 패턴(172) 상에 버퍼용 절연막(184)이 추가로 형성될 수도 있다. 예를 들어, 제 1 베리어막(174)은 반도체층(110) 및 희생막 패턴(172) 위에서 버퍼용 절연막(184) 상에 형성될 수 있다. 버퍼용 절연막(184)은 산화막을 포함할 수 있다.
다음에 도 3을 참조하면, 제 1 베리어막(174)이 선택적으로 식각됨으로써 희생막 패턴(172)의 양측벽들에 스페이서(176)가 형성될 수 있다. 예를 들어, 제 1 베리어막(174)에 대해 에치백 공정이 수행됨으로써 희생막 패턴(172)의 양측벽들에만 제 1 베리어막(174)이 남아 스페이서(176)가 되고 나머지 영역(희생막 패턴과 스페이서가 형성되지 않은 영역)에서는 제 1 베리어막(174)이 제거되어 반도체층(110)의 표면을 노출시킬 수 있다.
이어서, 희생막 패턴(172) 및 스페이서(176)를 이온주입 마스크로 사용하여 반도체층(110)에 고농도의 제 2 도전형의 불순물들이 주입됨으로써 불순물 영역(웰 영역)(130′)이 형성될 수 있다. 이때, 반도체층(110)에 주입된 불순물들 중 일부는 스페이서(176) 및 희생막 패턴(172)의 아래 영역까지 연장되게 형성됨으로써 반도체층(110)의 상부 영역에서 스페이서(176) 및 희생막 패턴(172)의 아래 영역에는 저농도의 제 2 도전형의 불순물 영역이 형성될 수 있다. 이때, 스페이서(176)의 아래 영역에 형성된 저농도의 제 2 도전형의 불순물 영역은 수직 채널이 형성되는 영역이 될 수 있다.
제 1 베리어막(174)이 형성되기 전에 버퍼용 절연막(184)이 형성된 경우에는, 도 10에서와 같이, 버퍼용 절연막(184)은 잔존시키면서 제 1 베리어막(174)을 식각하여 버퍼용 절연막(184) 위에 스페이서(176)가 형성되도록 할 수 있다. 그리고, 제 2 도전형의 불순물들은 반도체층(110)의 상부면에 버퍼용 절연막(184)이 잔존하는 상태에서 버퍼용 절연막(184)을 통해 반도체층(110)에 주입될 수 있다.
다음에 도 4를 참조하면, 불순물 영역(130′)의 상부 영역에 고농도의 제 2 불순물 영역들이 주입되어 플러그 영역(150)이 형성될 수 있다.
또한, 불순물 영역(130′)의 상부 영역에 고농도의 제 1 도전형의 불순물들이 주입되어 소스 영역(140)이 형성될 수 있다. 소스 영역(140)은 일부 영역이 스페이서(176) 및 희생막 패턴(172)의 아래 영역까지 확산되게 형성될 수 있다.
다음에 도 5를 참조하면, 스페이서(176)가 제거된 후 희생막 패턴(172) 및 반도체층(110)를 전체적으로 덮도록 제 2 베리어막(178)이 형성될 수 있다. 도 9 및 도 10에서와 같이, 버퍼용 절연막(184)이 형성된 경우에는 스페이서(176)와 버퍼용 절연막이 순차적으로 제거된 후 제 2 베리어막(178)이 형성될 수 있다.
제 2 베리어막(178)은 희생막 패턴(172)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 제 2 베리어막(178)은 제 1 베리어막(174)과 동일한 물질로 형성될 수도 있고 다른 물질로 형성될 수도 있다.
다음에 도 6을 참조하면, 반도체층(110) 상에 게이트 트렌치가 형성될 영역을 정의하는 하드마스크 패턴(180)이 형성될 수 있다.
예를 들어, 평탄화 공정 등을 통해 제 2 베리어막(178)을 식각하여 희생막 패턴(172)을 노출시킨 후 희생막 패턴(172)을 선택적으로 제거함으로써 반도체층(110)에서 게이트 트렌치가 형성될 영역을 오픈시키는 하드마스크 패턴(180)이 형성될 수 있다.
다음에 도 7을 참조하면, 하드마스크 패턴(180)을 식각 마스크로 반도체층(110)을 식각함으로써 게이트 트렌치(182)가 형성되고, 게이트 트렌치(182)의 양측에 웰 영역(130)이 형성될 수 있다.
게이트 트렌치(182)는 웰 영역(130) 보다 낮은 깊이로 형성될 수 있다. 이때, 게이트 트렌치(182)는 상부 측벽은 웰 영역(130)과 접하되 하부 측벽은 웰 영역과 접하지 않고 인접하게 위치하도록 형성될 수 있다.
이어서, 하드마스크 패턴(180)이 제거된 후 열처리 공정을 수행함으로써 반도체층(110)에 주입된 불순물들을 활성화시킬 수 있다.
다음에 도 8을 참조하면, 게이트 트렌치(182) 내에 게이트(120)가 형성될 수 있다.
예를 들어, 게이트 트렌치(182)의 내면(측면 및 바닥면) 및 반도체층(110) 위에 절연막이 형성된 후 불순물이 주입된 폴리실리콘이 게이트 트렌치(182)가 매립되도록 형성될 수 있다. 이어서, 평탄화 공정을 통해 소스 영역(140) 및 플러그 영역(150)이 노출되도록 절연막 및 폴리 실리콘이 식각됨으로써 게이트 전극(122) 및 하부 게이트 절연막이 형성될 수 있다.
이어서, 게이트 전극(122) 및 반도체층(110) 위에 절연막이 형성된 후 소스 영역(140) 및 플러그 영역(150)이 노출되도록 절연막이 식각됨으로써 상부 게이트 절연막이 형성될 수 있다.
이어서, 게이트(120)을 전체적으로 덮으면서 소스 영역(140) 및 플러그 영역(150)과 연결되도록 게이트(120) 및 반도체층(110) 위에 소스 전극(160)이 형성될 수 있다.
이어서, 반도체층(120) 아래에 드레인 전극(미도시)이 형성될 수 있다.
상술한 실시예에서는 반도체층(110)이 식각된 트렌치 내에 게이트가 형성되는 경우를 예시적으로 설명하였으나, 게이트가 아닌 다른 용도의 도전물이 형성될 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110: 반도체층
120: 게이트
130: 웰 영역
140: 소스 영역
150: 플러그 영역
160: 소스 전극
120: 게이트
130: 웰 영역
140: 소스 영역
150: 플러그 영역
160: 소스 전극
Claims (11)
- 제 1 도전형을 갖는 반도체층 위에 게이트 트렌치가 형성될 영역을 정의하는 희생막 패턴을 형성하는 단계;
상기 희생막 패턴의 양측벽들에 스페이서를 형성하는 단계;
상기 희생막 패턴 및 상기 스페이서를 이온주입 마스크로 사용하여 상기 반도체층에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물들을 주입하여 웰 영역을 형성하는 단계;
상기 스페이서를 제거한 후 상기 희생막 패턴의 양측벽들에 하드마스크 패턴을 형성하는 단계; 및
상기 희생막 패턴을 제거한 후 상기 하드마스크 패턴을 식각 마스크로 상기 반도체층을 식각하여 트렌치를 형성하는 단계를 포함하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 반도체층은
실리콘 카바이드(SiC)의 반도체층을 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 스페이서를 형성하는 단계는
상기 반도체층 및 상기 희생막 패턴 위에 제 1 베리어막을 형성하는 단계; 및
상기 제 1 베리어막을 에치백하여 상기 희생막 패턴의 측벽들에만 상기 제 1 베리어막을 잔존시키는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 스페이서를 형성하는 단계는
상기 반도체층 및 상기 희생막 패턴 위에 버퍼용 절연막을 형성하는 단계;
상기 버퍼용 절연막 위에 제 1 베리어막을 형성하는 단계; 및
상기 제 1 베리어막을 에치백하여 상기 희생막 패턴의 측벽들에만 상기 제 1 베리어막을 잔존시키는 단계를 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 4에 있어서, 상기 웰 영역을 형성하는 단계는
상기 반도체층 위에 상기 버퍼용 절연막이 잔존하는 상태에서 상기 버퍼용 절연막을 통해 상기 반도체층에 상기 제 2 도전형의 불순물들을 주입하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 웰 영역을 형성하는 단계는
주입된 제 2 도전형의 불순물들이 상기 스페이서 및 상기 희생막 패턴의 아래 영역까지 연장되게 형성하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서, 상기 트렌치를 형성하는 단계는
상기 트렌치의 상부 측벽은 상기 웰 영역과 접하되 상기 트렌치의 하부 측벽은 상기 웰 영역과 접하지 않고 이격되게 형성하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 7에 있어서, 상기 트렌치를 형성하는 단계는
상기 웰 영역 보다 낮은 깊이까지 상기 반도체층을 식각하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서,
상기 트렌치를 형성하기 이전에, 상기 웰 영역의 상부 영역에 상기 제 1 도전형의 불순물을 주입하여 소스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서,
상기 트렌치를 형성하기 이전에, 상기 웰 영역의 상부 영역에 상기 제 2 도전형의 불순물을 주입하여 플러그 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법. - 청구항 1에 있어서,
상기 트렌치의 내면에 하부 게이트 절연막을 형성하는 단계;
상기 트렌치가 매립되도록 상기 하부 게이트 절연막 위에 도전물을 형성하여 게이트 전극을 형성하는 단계; 및
상기 게이트 전극을 커버하는 상부 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자 제조 방법.
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| KR1020220188592A KR20240106027A (ko) | 2022-12-29 | 2022-12-29 | 전력 반도체 소자 제조 방법 |
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