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KR20230139915A - 표시 장치 - Google Patents

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KR20230139915A
KR20230139915A KR1020220037630A KR20220037630A KR20230139915A KR 20230139915 A KR20230139915 A KR 20230139915A KR 1020220037630 A KR1020220037630 A KR 1020220037630A KR 20220037630 A KR20220037630 A KR 20220037630A KR 20230139915 A KR20230139915 A KR 20230139915A
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KR
South Korea
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gate
electrically connected
electrode electrically
node
voltage
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Pending
Application number
KR1020220037630A
Other languages
English (en)
Inventor
양진욱
이동규
전재현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
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Priority to US18/092,400 priority patent/US11961474B2/en
Priority to CN202310298011.1A priority patent/CN116805468A/zh
Priority to EP23164117.6A priority patent/EP4250278A1/en
Publication of KR20230139915A publication Critical patent/KR20230139915A/ko
Priority to US18/621,523 priority patent/US12347382B2/en
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Abstract

표시 장치는 화소를 포함한다. 화소는 제1 노드에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제1 트랜지스터를 포함한다. 제1 커패시터는 제1 노드와 제4 노드 사이에 형성된다. 제2 커패시터는 제4 노드와 제1 전원 라인 사이에 형성된다. 제2 트랜지스터는 제1 게이트 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 제1 전극, 및 제4 노드에 전기적으로 연결되는 제2 전극을 포함한다. 제8 트랜지스터는 제4 게이트 라인에 전기적으로 연결되는 게이트 전극, 제1 전원 라인에 전기적으로 연결되는 제1 전극, 및 제2 노드에 전기적으로 연결되는 제2 전극을 포함한다. 제9 트랜지스터는 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 바이어스 전원 라인에 전기적으로 연결되는 제2 전극을 포함한다. 제6 트랜지스터는 제5 게이트 라인에 전기적으로 연결되는 게이트 전극, 제3 노드에 전기적으로 연결되는 제1 전극, 및 제5 노드에 전기적으로 연결되는 제2 전극을 포함한다. 발광 소자는 제5 노드 및 제2 전원 라인 사이에 전기적으로 연결된다. 제5 게이트 라인은 제4 게이트 라인과 다르다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 화소들을 포함하고, 화소들 각각은 구동 전류에 대응하는 휘도로 발광하는 발광 다이오드와, 데이터 전압에 응답하여 상기 구동 전류를 조절하는 구동 트랜지스터를 포함한다. 구동 트랜지스터의 문턱전압은 가변되므로, 표시 장치는 데이터 기입 구간 동안 화소에 데이터 전압을 기입함과 동시에, 구동 트랜지스터의 문턱전압만큼 데이터 전압을 보상한다.
한편, 표시 장치의 해상도 및 구동 주파수(또는, 영상의 재생률)가 증가하고, 이에 따라 데이터 기입 구간의 폭이 작아지고, 상기 데이터 기입 구간 동안 데이터 전압이 적절히 보상되지 못할 수 있다. 따라서, 표시 장치의 해상도 및 구동 주파수의 증가에 대응하여, 데이터 전압을 보상하기 위한 다양한 기술들이 연구되고 있다.
본 발명의 일 목적은 구동 트랜지스터의 문턱전압을 고려하여 데이터 전압을 충분히 보상할 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 일 목적은 구동 주파수가 변경되는 경우에도 일정한 휘도로 영상을 표시할 수 있는 표시 장치를 제공하는 데 있다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는 화소를 포함한다. 상기 화소는, 제1 노드에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제1 트랜지스터; 상기 제1 노드와 제4 노드 사이에 형성되는 제1 커패시터; 상기 제4 노드와 제1 전원 라인 사이에 형성되는 제2 커패시터; 제1 게이트 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 제4 노드에 전기적으로 연결되는 제2 전극을 포함하는 제2 트랜지스터; 제4 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 전원 라인에 전기적으로 연결되는 제1 전극, 및 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제8 트랜지스터; 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제2 노드에 전기적으로 연결되는 제1 전극, 및 바이어스 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제9 트랜지스터; 제5 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 및 제5 노드에 전기적으로 연결되는 제2 전극을 포함하는 제6 트랜지스터; 및 상기 제5 노드 및 제2 전원 라인 사이에 전기적으로 연결되는 발광 소자를 포함한다. 상기 제5 게이트 라인은 상기 제4 게이트 라인과 다르다.
상기 표시 장치는, 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 상기 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제3 트랜지스터; 및 제2 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제4 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는, 상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 제3 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 제1 전원 라인 및 상기 제3 전원 라인에는 상호 동일하거나 상이한 전원전압들이 제공될 수 있다.
상기 표시 장치는, 상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 적어도 하나는 직렬 연결된 복수의 서브 트랜지스터들을 포함하는 듀얼 게이트 트랜지스터로 구현될 수 있다.
상기 표시 장치는, 게이트 구동부를 더 포함하고, 상기 게이트 구동부는, 하나의 프레임의 비발광 구간에서 상기 제2 게이트 라인 및 상기 제3 게이트 라인에 상기 게이트 구동부는 게이트-온 전압을 교번하여 제공하되, 상기 비발광 구간에서 상기 제3 게이트 라인에 상기 게이트-온 전압을 2회 이상 제공할 수 있다.
상기 비발광 구간은 상호 중첩하지 않으며 순차적으로 배열된 제1 구간, 제2 구간, 제3 구간, 제4 구간, 제5 구간, 및 제6 구간을 포함하며, 상기 게이트 구동부는, 상기 비발광 구간에서 게이트-오프 전압의 제2 발광 제어 신호를 상기 제5 게이트 라인에 제공하고, 상기 제2 구간 및 제4 구간 각각에서 게이트-온 전압의 펄스를 가지는 보상 게이트 신호를 상기 제3 게이트 라인에 제공하며, 상기 제3 구간에서 상기 게이트-온 전압의 펄스를 가지는 초기화 게이트 신호를 상기 제2 게이트 라인에 제공하고, 상기 제5 구간에 상기 게이트-온 전압의 펄스를 가지는 쓰기 게이트 신호를 상기 제1 게이트 라인에 제공할 수 있다.
상기 게이트 구동부는, 상기 제1 구간에서 상기 게이트-온 전압의 펄스를 가지는 상기 초기화 게이트 신호를 상기 제2 게이트 라인에 제공할 수 있다.
상기 보상 게이트 신호의 펄스폭 및 상기 초기화 게이트 신호의 펄스폭은 동일하며, 상기 쓰기 게이트 신호의 펄스폭은 상기 보상 게이트 신호의 펄스폭보다 작을 수 있다.
상기 게이트 구동부는, 상기 제1 구간 내지 상기 제4 구간에서 상기 게이트-온 전압의 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공하고, 상기 제5 구간 및 상기 제6 구간에서 상기 게이트-오프 전압의 상기 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공할 수 있다.
상기 게이트 구동부는, 상기 제6 구간에서 상기 게이트-온 전압의 펄스를 가지는 바이어스 제어 신호를 상기 제6 게이트 라인에 제공할 수 있다.
상기 바이어스 제어 신호의 펄스폭은 상기 쓰기 게이트 신호의 펄스폭보다 클 수 있다.
상기 제6 구간에서 상기 바이어스 제어 신호는 복수 개의 펄스들을 가질 수 있다.
상기 쓰기 게이트 신호의 펄스폭은 1 수평시간보다 클 수 있다.
상기 보상 게이트 신호의 펄스폭 및 상기 초기화 게이트 신호의 펄스폭은 상호 다를 수 있다.
상기 표시 장치는, 상기 제6 게이트 라인과 다른 바이패스 제어 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는, 상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 상기 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는, 상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는, 상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는, 상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 상기 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 화소를 포함한다. 상기 화소는, 제1 노드에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제1 트랜지스터; 상기 제1 노드와 제4 노드 사이에 형성되는 제1 커패시터; 상기 제4 노드와 제1 전원 라인 사이에 형성되는 제2 커패시터; 제1 게이트 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 제4 노드에 전기적으로 연결되는 제2 전극을 포함하는 제2 트랜지스터; 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 상기 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제3 트랜지스터; 제2 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제4 트랜지스터; 제5 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 및 제5 노드에 전기적으로 연결되는 제2 전극을 포함하는 발광 트랜지스터; 바이패스 제어 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터; 및 상기 제5 노드 및 제2 전원 라인 사이에 전기적으로 연결되는 발광 소자를 포함한다. 상기 제2 초기화 전원 라인은 상기 제1 초기화 전원 라인과 다르다.
상기 표시 장치는, 상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 제3 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.
상기 제1 전원 라인 및 상기 제3 전원 라인에는 상호 동일하거나 상이한 전원전압들이 제공될 수 있다.
상기 표시 장치는, 상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 화소를 포함한다. 상기 화소는, 제1 노드에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제1 트랜지스터; 상기 제1 노드와 제1 전원 라인 사이에 형성되는 제1 커패시터; 제1 게이트 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제2 트랜지스터; 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 상기 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제3 트랜지스터; 제2 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제4 트랜지스터; 제4 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 전원 라인에 전기적으로 연결되는 제1 전극, 및 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제8 트랜지스터; 제5 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 및 제5 노드에 전기적으로 연결되는 제2 전극을 포함하는 제6 트랜지스터; 및 상기 제5 노드 및 제2 전원 라인 사이에 전기적으로 연결되는 발광 소자를 포함한다. 상기 제5 게이트 라인은 상기 제4 게이트 라인과 다르다.
상기 표시 장치는, 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함할 수 있다.
상기 표시 장치는 게이트 구동부를 더 포함하고, 하나의 프레임의 비발광 구간은 상호 중첩하지 않으며 순차적으로 배열된 제1 구간, 제2 구간, 및 제3 구간을 포함하며, 상기 게이트 구동부는, 상기 비발광 구간에서 게이트-오프 전압의 제2 발광 제어 신호를 상기 제5 게이트 라인에 제공하고, 상기 제1 구간에서, 게이트-온 전압의 펄스를 가지는 초기화 게이트 신호를 상기 제2 게이트 라인에 제공하며, 상기 게이트-온 전압을 가지는 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공하고, 상기 제2 구간에서, 상기 게이트-온 전압의 펄스를 가지는 보상 게이트 신호를 상기 제3 게이트 라인에 제공하며, 상기 게이트-온 전압의 펄스를 가지는 쓰기 게이트 신호를 상기 제1 게이트 라인에 제공하고, 상기 게이트-오프 전압의 상기 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는, 제1 트랜지스터(또는, 구동 트랜지스터)의 문턱전압을 보상하는 보상 동작과 제1 트랜지스터의 게이트 전극에 데이터 신호를 기입하는 데이터 기입 동작을 분리하여 수행하며, 상기 데이터 신호의 기입 이전에 상기 보상 동작을 2회 이상 반복할 수 있다. 따라서, 제1 트랜지스터의 게이트 전극에 인가되는 전압으로부터 이전 데이터 전압의 성분(또는, 영향성)이 제거되고, 제1 트랜지스터의 문턱전압이 보다 정확하게 보상될 수 있다.
또한, 상기 표시 장치는, 제9 트랜지스터를 통해 제1 트랜지스터에 고정된 바이어스 전압을 주기적으로 인가함으로써, 제1 트랜지스터의 전압-전류 특성을 주기적으로 초기화할 수 있다. 따라서, 표시 장치가 저주파 구동하는 경우에도, 제1 트랜지스터의 전압-전류 특성의 변화에 기인한 휘도 변화(또는, 플리커 현상)가 완화되고, 표시 장치는 일정한 휘도로 영상을 표시할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면들이다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 4는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 5는 제1 모드에서 도 3의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다.
도 6 내지 도 12는 도 3의 화소의 동작을 설명하는 회로도들이다.
도 13은 제2 모드에서 도 3의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다.
도 14 내지 도 20은 제1 모드에서 도 3의 화소에 제공되는 신호들의 다른 예를 나타내는 파형도들이다.
도 21은 비교 실시예에 따른 화소의 일 예를 나타내는 회로도이다.
도 22는 도 21의 화소의 동작을 설명하는 파형도이다.
도 23 내지 도 30은 본 발명의 실시예들에 따른 표시 장치의 효과를 설명하는 도면들이다.
도 31 내지 도 38은 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도들이다.
도 39는 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 40은 제1 모드에서 도 39의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다.
도 41은 제2 모드에서 도 39의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
일부 실시예가 기능 블록, 유닛 및/또는 모듈과 관련하여 첨부된 도면에서 설명된다. 당업자는 이러한 블록, 유닛 및/또는 모듈이 논리 회로, 개별 구성 요소, 마이크로 프로세서, 하드 와이어 회로, 메모리 소자, 배선 연결, 및 기타 전자 회로에 의해 물리적으로 구현된다는 것을 이해할 것이다. 이는 반도체 기반 제조 기술 또는 기타 제조 기술을 사용하여 형성 될 수 있다. 마이크로 프로세서 또는 다른 유사한 하드웨어에 의해 구현되는 블록, 유닛 및/또는 모듈의 경우, 소프트웨어를 사용하여 프로그래밍 및 제어되어 본 발명에서 논의되는 다양한 기능을 수행할 수 있으며, 선택적으로 펌웨어 및/또는 또는 소프트웨어에 의해 구동될 수 있다. 또한, 각각의 블록, 유닛 및/또는 모듈은 전용 하드웨어에 의해 구현 될 수 있거나, 일부 기능을 수행하는 전용 하드웨어와 다른 기능을 수행하는 프로세서(예를 들어, 하나 이상의 프로그래밍된 마이크로 프로세서 및 관련 회로)의 조합으로 구현 될 수 있다. 또한, 일부 실시예에서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 상호 작용하는 둘 이상의 개별 블록, 유닛 및/또는 모듈로 물리적으로 분리될 수도 있다. 또한, 일부 실시예서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 물리적으로 더 복잡한 블록, 유닛 및/또는 모듈로 결합될 수도 있다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1 및 도 2는 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면들이다.
먼저 도 1을 참조하면, 표시 장치(100)는 표시부(110)(또는, 표시 패널), 게이트 구동부(120)(또는, scan driver, scan gate driver), 데이터 구동부(130)(또는, data driver, source driver), 타이밍 제어부(140)(또는, timing controller), 및 발광 구동부(150)(또는, emission gate driver)를 포함할 수 있다.
표시부(110)는 쓰기 게이트 라인들(GWL1~GWLn, 단, n은 양의 정수)(또는, 제1 게이트 라인들), 초기화 게이트 라인들(GIL1~GILn)(또는, 제2 게이트 라인들), 보상 게이트 라인들(GCL1~GCLn)(또는, 제3 게이트 라인들), 제1 발광 제어 라인들(EML11~EML1n)(또는, 제1 발광 게이트 라인들, 제4 게이트 라인들), 제2 발광 제어 라인들(EML21~EML2n)(또는, 제2 발광 게이트 라인들, 제5 게이트 라인들), 바이어스 제어 라인들(EBL1~EBLn)(또는, 바이어스 게이트 라인, 바이패스 제어 라인, 제6 게이트 라인들), 데이터 라인들(DL1~DLm, 단, m은 양의 정수), 및 화소(PXL)를 포함할 수 있다. 쓰기 게이트 라인들(GWL1~GWLn), 초기화 게이트 라인들(GIL1~GILn), 보상 게이트 라인들(GCL1~GCLn), 제1 발광 제어 라인들(EML11~EML1n), 제2 발광 제어 라인들(EML21~EML2n), 및 바이어스 제어 라인들(EBL1~EBLn)(또는, 바이패스 제어 라인)은 전송하는 신호의 용도에 따라 상호 구분하여 명명한 것일 뿐이며, 상기 라인들 모두는 상호 실질적으로 동일하거나 유사한 신호 전송 라인들일 수 있다.
화소(PXL)는 쓰기 게이트 라인들(GWL1~GWLn) 및 데이터 라인들(DL1~DLm)에 의해 구획된 영역(예를 들어, 화소 영역)에 배치될 수 있다.
화소(PXL)는 쓰기 게이트 라인들(GWL1~GWLn) 중 하나, 초기화 게이트 라인들(GIL1~GILn) 중 하나, 보상 게이트 라인들(GCL1~GCLn) 중 하나, 제1 발광 제어 라인들(EML11~EML1n) 중 하나, 제2 발광 제어 라인들(EML21~EML2n) 중 하나, 바이어스 제어 라인들(EBL1~EBLn) 중 하나, 및 데이터 라인들(DL1~DLm) 중 하나에 연결될 수 있다. 본 발명의 실시예를 설명함에 있어, "연결"이라 함은, 전기적 및/또는 물리적인 연결을 포괄적으로 의미할 수 있다. 예를 들어, i번째 화소행 및 j번째 화소열에 배치되는 화소(PXL)는 쓰기 게이트 라인(GWLi), 초기화 게이트 라인(GILi), 보상 게이트 라인(GCLi), 제1 발광 제어 라인(EML1i), 제2 발광 제어 라인(EML21~EML2n), 바이어스 제어 라인(EBLi), 및 데이터 라인(DLj)에 연결될 수 있다. 여기서, i는 n보다 작거나 같은 양의 정수이고, j는 m보다 작거나 같은 양의 정수이다.
화소(PXL)는 초기화 게이트 라인(GIL)을 통해 제공되는 초기화 게이트 신호에 응답하여 초기화되는 초기화 동작을 수행하고, 보상 게이트 라인(GCL)을 통해 제공되는 보상 게이트 신호에 응답하여 내부 트랜지스터(예를 들어, 도 3의 제1 트랜지스터(T1))의 문턱전압을 샘플링하거나 보상하는 보상 동작을 수행할 수 있다. 실시예에 따라, 화소(PXL)는 보상 동작을 적어도 2회 반복할 수 있다. 또한, 화소(PXL)는 쓰기 게이트 라인(GWL)을 통해 제공되는 쓰기 게이트 신호에 응답하여 데이터 라인(DLj)을 통해 제공되는 데이터 신호를 저장하거나 기록할 수 있다. 화소(PXL)는 바이어스 제어 라인(EBi)을 통해 제공되는 바이어스 제어 신호에 응답하여 화소(PXL) 내 발광 소자의 애노드 전극을 초기화할 수 있다. 또한, 화소(PXL)는 상기 바이어스 제어 신호에 응답하여 상기 내부 트랜지스터(예를 들어, 도 3의 제1 트랜지스터(T1))에 일정한 온-바이어스 전압을 인가할 수 있다. 화소(PXL)는 제2 발광 제어 라인(EML2i)을 통해 제공되는 제2 발광 제어 신호(또는, 제2 발광 게이트 신호)에 응답하여 저장된 데이터 신호에 대응하는 휘도로 발광할 수 있다. 화소(PXL)의 구체적인 구성 및 동작에 대해서는 도 3 및 도 4를 참조하여 후술하기로 한다.
표시부(110)에는 제1 전원전압(VDD), 제2 전원전압(VSS), 기준 전압(VREF), 제1 초기화 전압(VINIT), 제2 초기화 전압(VAINIT), 및 바이어스 전압(VBIAS)이 제공될 수 있다. 제1 전원전압(VDD), 제2 전원전압(VSS), 기준 전압(VREF), 제1 초기화 전압(VINIT), 제2 초기화 전압(VAINIT), 및 바이어스 전압(VBIAS)은 화소(PXL)의 동작에 필요한 전압들이며, 별도의 전원 공급부(예를 들어, PM IC)로부터 표시부(110)에 제공될 수 있다. 제1 전원전압(VDD)은 제2 전원전압(VSS)의 전압 레벨 보다 높은 전압 레벨을 가질 수 있다. 기준 전압(VREF)은 제1 전원전압(VDD)의 전압 레벨과 같은 전압 레벨을 가지거나, 특정 전압 레벨을 가지는 직류 전압일 수 있다. 제1 초기화 전압(VINIT) 및 제2 초기화 전압(VAINIT)은 데이터 신호의 전압 레벨보다 낮은 전압 레벨을 가질 수 있다. 제1 초기화 전압(VINIT) 및 제2 초기화 전압(VAINIT)은 상호 동일하거나 다른 전압 레벨들을 가질 수 있다. 바이어스 전압(VBAIS)은 화소(PXL) 내 트랜지스터를 특정 온-바이어스 상태로 유지시키는 전압이며, 예를 들어, 상기 트랜지스터의 문턱전압(예를 들어, 상기 화소(PXL)가 발광하는 동안 양의 방향으로 쉬프팅되는 문턱전압)을 음의 방향으로 쉬프팅시킬 수 있는 전압 레벨을 가질 수 있다.
게이트 구동부(120)는 스캔 제어 신호들(SCS1~SCS3)에 기초하여 쓰기 게이트 신호(또는, 제1 게이트 신호), 초기화 게이트 신호(또는, 제2 게이트 신호), 및 보상 게이트 신호(또는, 제3 게이트 신호)를 생성하고, 쓰기 게이트 신호를 쓰기 게이트 라인들(GWL1~GWLn)에 순차적으로 제공하며, 초기화 게이트 신호를 초기화 게이트 라인들(GIL1~GILn)에 순차적으로 제공하고, 보상 게이트 신호를 보상 게이트 라인들(GCL1~GCLn)에 순차적으로 제공할 수 있다.
실시예에 따라, 게이트 구동부(120)는 제1 게이트 구동부(121), 제2 게이트 구동부(122), 및 제3 게이트 구동부(123)를 포함할 수 있다.
제1 게이트 구동부(121)는 제1 스캔 제어 신호(SCS1)에 기초하여 쓰기 게이트 신호를 생성하고, 쓰기 게이트 신호를 쓰기 게이트 라인들(GWL1~GWLn)에 순차적으로 제공할 수 있다. 여기서, 제1 스캔 제어 신호(SCS1)는 제1 스캔 개시 신호, 제1 스캔 클럭 신호들 등을 포함하고, 타이밍 제어부(140)로부터 제공될 수 있다. 예를 들어, 제1 게이트 구동부(121)는 제1 스캔 클럭 신호들을 이용하여 펄스 형태의 제1 스캔 개시 신호에 대응하는 펄스 형태의 쓰기 게이트 신호들을 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)(또는, 스테이지)를 포함할 수 있다.
제1 게이트 구동부(121)와 유사하게, 제2 게이트 구동부(122)는 제2 스캔 제어 신호(SCS2)에 기초하여 초기화 게이트 신호를 생성하고, 초기화 게이트 신호를 초기화 게이트 라인들(GIL1~GILn)에 순차적으로 제공할 수 있다. 제3 게이트 구동부(123)는 제3 스캔 제어 신호(SCS3)에 기초하여 보상 게이트 신호를 생성하고, 보상 게이트 신호를 보상 게이트 라인들(GCL1~GCLn)에 순차적으로 제공할 수 있다. 제2 스캔 제어 신호(SCS2) 및 제3 스캔 제어 신호(SCS3) 각각은 제1 스캔 제어 신호(SCS1)와 유사하며, 제2 게이트 구동부(122) 및 제3 게이트 구동부(123) 각각은 제1 게이트 구동부(121)와 실질적으로 동일한 구조(예를 들어, 동일한 구조의 쉬프트 레지스터)를 가질 수 있다.
한편, 도 1에서 제1 게이트 구동부(121), 제2 게이트 구동부(122), 제3 게이트 구동부(123)가 상호 독립적으로 구현되는 것처럼 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 도 2에 도시된 바와 같이, 도 1의 제2 게이트 구동부(122) 및 제3 게이트 구동부(123)는 하나의 제2 게이트 구동부(122_1)로 구현되고, 제2 게이트 구동부(122_1)는 초기화 게이트 신호를 초기화 게이트 라인들(GIL1~GILn)에 제공하고, 또한, 보상 게이트 신호를 보상 게이트 라인들(GCL1~GCLn)에 제공할 수 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 제공되는 영상 데이터(DATA2) 및 데이터 제어 신호(DCS)에 기초하여 데이터 신호들을 생성하고, 데이터 신호들을 표시부(110)(또는, 화소(PXL))에 제공할 수 있다. 여기서, 데이터 제어 신호(DCS)는 데이터 구동부(130)의 동작을 제어하는 신호이며, 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호), 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
타이밍 제어부(140)는 외부(예를 들어, 그래픽 프로세서)로부터 입력 영상 데이터(DATA1) 및 제어 신호(CS)를 수신하고, 제어 신호(CS)에 기초하여 스캔 제어 신호들(SCS1~SCS3) 및 데이터 제어 신호(DCS)를 생성하며, 입력 영상 데이터(DATA1)를 변환하여 영상 데이터(DATA2)를 생성할 수 있다. 예를 들어, 타이밍 제어부(140)는 RGB 포맷의 입력 영상 데이터(DATA1)를 표시부(110) 내 화소 배열에 부합하는 RGBG 포맷의 영상 데이터(DATA2)로 변환할 수 있다.
발광 구동부(150)는 발광 구동 제어 신호들(ECS1~ECS3)에 기초하여 제1 발광 제어 신호(또는, 제4 게이트 신호), 제2 발광 제어 신호(또는, 제5 게이트 신호), 및 바이어스 제어 신호(또는, 제6 게이트 신호)를 생성하고, 제1 발광 제어 신호를 제1 발광 제어 라인들(EML11~EML1n)에 순차적으로 제공하며, 제2 발광 제어 신호를 제2 발광 제어 라인들(EML21~EML2n)에 순차적으로 제공하고, 바이어스 제어 신호를 바이어스 제어 라인들(EBL1~EBLn)에 순차적으로 제공할 수 있다.
실시예에 따라, 발광 구동부(150)는 제1 발광 구동부(151), 제2 발광 구동부(152), 및 제3 발광 구동부(153)를 포함할 수 있다.
제1 발광 구동부(151)는 제1 발광 구동 제어 신호(ECS1)에 기초하여 제1 발광 제어 신호를 생성하고, 제1 발광 제어 신호를 제1 발광 제어 라인들(EML11~EML1n)에 순차적으로 순차적으로 제공할 수 있다. 여기서, 제1 발광 구동 제어 신호(ECS1)는 제1 발광 개시 신호, 제1 발광 클럭 신호들 등을 포함하고, 타이밍 제어부(140)로부터 제공될 수 있다. 예를 들어, 제1 발광 구동부(151)는 제1 발광 클럭 신호들을 이용하여 펄스 형태의 제1 발광 개시 신호에 대응하는 펄스 형태의 제1 발광 제어 신호들을 순차적으로 생성 및 출력하는 시프트 레지스터(shift register)(또는, 스테이지)를 포함할 수 있다.
제1 발광 구동부(151)와 유사하게, 제2 발광 구동부(152)는 제2 발광 구동 제어 신호(ECS2)에 기초하여 제2 발광 제어 신호를 생성하고, 제2 발광 제어 신호를 제2 발광 제어 라인들(EML21~EML2n)에 순차적으로 제공할 수 있다. 제3 발광 구동부(153)는 제3 발광 구동 제어 신호(ECS3)에 기초하여 바이어스 제어 신호를 생성하고, 바이어스 제어 신호를 바이어스 제어 라인들(EBL1~EBLn)에 순차적으로 제공할 수 있다. 제2 발광 제어 구동 신호(ECS2) 및 제3 발광 제어 신호(SCS3) 각각은 제1 발광 구동 제어 신호(ECS1)와 유사하며, 제2 발광 구동부(152) 및 제3 발광 구동부(153) 각각은 제1 발광 구동부(151)와 실질적으로 동일한 구조(예를 들어, 동일한 구조의 쉬프트 레지스터)를 가질 수 있다.
한편, 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 발광 구동부(150) 중 적어도 하나는 표시부(110)에 형성되거나, 집적회로(integrated circuit; IC)로 구현되어 연성회로기판을 통해 표시부(110)에 연결될 수 있다. 또한, 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 및 발광 구동부(150) 중 적어도 2개는 하나의 IC로 구현될 수도 있다. 예를 들어, 발광 구동부(150)는 게이트 구동부(120)에 포함될 수도 있다.
도 3은 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다. 도 4는 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다. 도 3 및 도 4에는 i번째 화소행 및 j번째 화소열에 위치하는 화소(PXL)가 예시적으로 도시되었다.
먼저 도 1 내지 도 3을 참조하면, 화소(PXL)는 발광 소자(LD) 및 발광 소자(LD)에 흐르는 전류량을 제어하는 화소 회로(또는, 화소 구동 회로)를 포함할 수 있다.
발광 소자(LD)는 제5 노드(N5) 및 제2 전원 라인(PL2) 사이에 연결된다. 발광 소자(LD)의 애노드 전극은 제5 노드(N5)에 연결될 수 있다. 발광 소자(LD)의 애노드 전극은 화소 회로를 경유하여 제1 전원 라인(PL1)에 연결될 수 있다. 발광 소자(LD)의 캐소드 전극은 제2 전원 라인(PL2)에 연결된다. 발광 소자(LD)는 화소 회로로부터 제공되는 구동 전류에 대응하는 휘도를 가지고 발광할 수 있다.
제1 전원 라인(PL1)에는 제1 전원전압(VDD)이 인가되고, 제2 전원 라인(PL2)에는 제2 전원전압(VSS)이 인가될 수 있다. 제1 전원전압(VDD)과 제2 전원전압(VSS)은 발광 소자(LD)가 발광할 수 있도록 하는 전위 차를 가진다. 예를 들어, 제1 전원전압(VDD)은 고전위 화소 전원일 수 있고, 제2 전원전압(VSS)은 제1 전원전압(VDD)보다 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가지는 저전위 화소 전원일 수 있다.
발광 소자(LD)는 무기 발광 다이오드이거나 무기 발광 물질을 포함할 수 있다. 예를 들어, 발광 소자는 유기 발광층을 포함한 유기 발광 다이오드일 수 있다. 다른 예로, 발광 소자(LD)는 GaN 또는 AlGaInP 계열의 무기 물질을 포함하며, 마이크로 LED(light emitting diode), 양자점 발광 다이오드(quantum dot light emitting diode)와 같은 무기 발광 다이오드로 구성될 수 있다. 또 다른 예로, 발광 소자(LD)는 유기물과 무기물이 복합적으로 구성된 발광 다이오드로 구성될 수도 있다. 도 3에서 화소(PXL)는 단일(single) 발광 소자(LD)를 포함하는 것을 도시되어 있으나, 다른 실시예에서 화소(PXL)는 복수의 발광 소자들을 포함하며, 복수의 발광 소자들은 상호 직렬, 병렬, 또는, 직병렬로 연결될 수 있다.
화소 회로는 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로는 트랜지스터들(T1~T9), 홀드 커패시터(CHOLD)(또는, 제2 커패시터), 및 스토리지 커패시터(CST)(또는, 제1 커패시터)를 포함할 수 있다.
트랜지스터들(T1~T9) 각각은 P형의 박막 트랜지스터일 수 있으며, 폴리 실리콘 반도체를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다. 예를 들어, 트랜지스터들(T1~T9) 중 적어도 일부는 산화물 반도체를 포함하거나, N형 반도체 또는 P형 반도체로 구현될 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)의 제1 전극은 소스 전극 및 드레인 전극 중 하나이고, 제1 트랜지스터(T1)의 제2 전극은 소스 전극 및 드레인 전극 중 다른 하나일 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극은 소스 전극이고, 제1 트랜지스터(T1)의 제2 전극은 드레인 전극일 수 있다. 제1 트랜지스터(T1)는 소스-게이트 전압(즉, 제1 전극 및 게이트 전극 간의 전압)에 응답하여, 발광 소자(LD)에 흐르는 구동 전류의 전류량을 제어할 수 있다. 제1 노드(N1), 제2 노드(N2), 및 제3 노드(N3)는 제1 트랜지스터(T1)의 게이트 전극, 제1 전극, 및 제2 전극을 각각 의미할 수 있다.
스토리지 커패시터(CST)는 제1 노드(N1) 및 제4 노드(N4) 사이에 연결되거나 형성될 수 있다. 스토리지 커패시터(CST)는 제1 노드(N1) 및 제4 노드(N4)에 제공되는 전압을 저장할 수 있다. 홀드 커패시터(CHOLD)는 제1 전원 라인(PL1) 및 제4 노드(N4) 사이에 연결되거나 형성될 수 있다. 홀드 커패시터(CHOLD)는 제4 노드(N4)의 전압을 저장하고, 제4 노드(N4)의 전압을 안정화시킬 수 있다.
제2 트랜지스터(T2)(또는, 스위칭 트랜지스터)는 데이터 라인(DLj)에 연결되는 제1 전극, 제4 노드(N4)에 연결되는 제2 전극, 및 쓰기 게이트 라인(GWLi)에 연결되는 게이트 전극을 포함할 수 있다. 데이터 라인(DLj)에는 데이터 신호가 제공되며, 쓰기 게이트 라인(GWLi)에는 쓰기 게이트 신호(GW)(또는, 제1 게이트 신호)가 제공될 수 있다. 제2 트랜지스터(T2)는 게이트-온 전압 레벨(또는, 턴-온 전압 레벨, 논리 로우 레벨)의 쓰기 게이트 신호(GW)에 응답하여 턴-온되고, 데이터 신호(DATA)(또는, 데이터 전압)를 제4 노드(N4)에 제공할 수 있다. 게이트-온 전압 레벨은 해당 트랜지스터를 턴-온시키거나 턴-온된 스위치로 동작시킬 수 있다.
제3 트랜지스터(T3)(또는, 보상 트랜지스터)는 제1 노드(N1)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 보상 게이트 라인(GCLi)에 연결되는 게이트 전극을 포함할 수 있다. 보상 게이트 라인(GCLi)에는 보상 게이트 신호(GC)(또는, 제3 게이트 신호)가 제공될 수 있다. 제3 트랜지스터(T3)는 게이트-온 전압 레벨의 보상 게이트 신호(GC)에 응답하여 턴-온되고, 제1 노드(N1) 및 제3 노드(N3)를 연결할 수 있다. 이 경우, 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)는 다이오드 형태로 턴-온되며, 제1 노드(N1)에 제2 노드(N2)의 전압(예를 들어, 제1 전원전압(VDD)) 및 제1 트랜지스터(T1)의 문턱전압간의 차이에 대응하는 전압이 샘플링 될 수 있다.
제4 트랜지스터(T4)(또는, 초기화 트랜지스터)는 제1 노드(N1)에 연결되는 제1 전극, 제4 전원 라인(PL4)(또는, 제1 초기화 전원 라인)에 연결되는 제2 전극, 및 초기화 게이트 라인(GILi)에 연결되는 게이트 전극을 포함할 수 있다. 제4 전원 라인(PL4)에는 제1 초기화 전압(VINIT)이 인가되며, 초기화 게이트 라인(GILi)에는 초기화 게이트 신호(GI)(또는, 제2 게이트 신호)가 인가될 수 있다. 제4 트랜지스터(T4)는 게이트-온 전압 레벨의 초기화 게이트 신호(GI)에 응답하여 턴-온되고, 제1 노드(N1)에 제1 초기화 전압(VINIT)을 제공할 수 있다. 제1 초기화 전압(VINIT)은 데이터 신호(DATA)보다 낮게 설정되며, 예를 들어, 제1 초기화 전압(VINIT)은 데이터 신호(DATA)의 최저 전압보다 낮게 설정될 수 있다. 즉, 제4 트랜지스터(T4)는 제1 노드(N1)를 제1 초기화 전압(VINIT)으로 초기화시킬 수 있다.
제5 트랜지스터(T5)는 제4 노드(N4)에 연결되는 제1 전극, 제3 전원 라인(PL3)(또는, 기준 전원 라인)에 연결되는 제2 전극, 및 보상 게이트 라인(GCLi)에 연결되는 게이트 전극을 포함할 수 있다. 제3 전원 라인(PL3)에는 기준 전압(VREF)이 인가될 수 있다. 제5 트랜지스터(T5)는 게이트-온 전압 레벨의 보상 게이트 신호(GC)에 응답하여 턴-온되고, 제4 노드(N4)에 기준 전압(VREF)을 제공할 수 있다. 여기서, 기준 전압(VREF)은 제1 전원전압(VDD)과 같거나 다를 수 있으며, 예를 들어, 특정 전압 레벨의 직류 전압일 수 있다. 즉, 제5 트랜지스터(T5)는 제4 노드(N4)는 기준 전압(VREF)으로 초기화시킬 수 있다.
제6 트랜지스터(T6)(또는, 제2 발광 트랜지스터)는 제3 노드(N3)에 연결되는 제1 전극, 발광 소자(LD)의 애노드 전극에 연결되는 제2 전극, 및 제2 발광 제어 라인(EML2i)(또는, 제2 발광 게이트 라인)에 연결되는 게이트 전극을 포함할 수 있다. 제2 발광 제어 라인(EML2i)에는 제2 발광 제어 신호(EM2)(또는, 제2 발광 게이트 신호, 제5 게이트 신호)가 제공될 수 있다. 제6 트랜지스터(T6)는 게이트-온 전압 레벨의 제2 발광 제어 신호(EM2)에 응답하여 턴-온 되고, 제3 노드(N3) 및 발광 소자(LD) 사이에 전류 이동 경로를 형성할 수 있다. 즉, 제6 트랜지스터(T6)의 턴-온되는 경우(또한, 제8 트랜지스터(T8)가 턴-온되는 경우), 구동 전류가 발광 소자(LD)에 제공되고, 발광 소자(LD)는 구동 전류에 대응하는 휘도로 발광할 수 있다. 반대로, 제6 트랜지스터(T6)의 턴-오프되는 경우, 구동 전류의 전류 이동 경로가 차단되며, 발광 소자(LD)는 비발광할 수 있다.
제7 트랜지스터(T7)(또는, 바이패스 트랜지스터)는 제5 전원 라인(PL5)에 연결되는 제1 전극, 발광 소자(LD)의 애노드 전극에 연결되는 제2 전극, 및 바이어스 제어 라인(EBLi)(또는, 바이패스 게이트 라인)에 연결되는 게이트 전극을 포함할 수 있다. 제5 전원 라인(PL5)에는 제2 초기화 전압(VAINIT)이 인가되고, 바이어스 제어 라인(EBLi)에는 바이어스 제어 신호(EB)(또는, 바이어스 게이트 신호, 바이패스 게이트 신호, 제6 게이트 신호)가 제공될 수 있다. 제7 트랜지스터(T7)는 게이트-온 전압 레벨의 바이어스 제어 신호(EB)에 응답하여 턴-온되고, 제2 초기화 전압(VAINIT)을 발광 소자(LD)의 애노드 전극에 제공할 수 있다. 이 경우, 발광 소자(LD)에 형성된 기생 커패시터(즉, 발광 소자(LD)의 구조상 발생하는 기생 커패시터)에 충전된 전하가 제2 초기화 전압(VAINIT)에 의해 초기화될 수 있다. 발광 소자(LD)가 발광하는 발광 구간에 앞서, 발광 소자(LD)의 애노드 전극에 제1 초기화 전압(VINIT)이 전달되는 경우, 상기 기생 커패시터에 의한 영향이 배제되거나 완화되면서, 화소(PXL)는 데이터 신호(DATA)에 대하여 보다 균일한 휘도 특성을 나타낼 수 있다.
제8 트랜지스터(T8)(또는, 제1 발광 트랜지스터)는 제1 전원 라인(PL1)에 연결되는 제1 전극, 제2 노드에 연결되는 제2 전극, 및 제1 발광 제어 라인(EML1i)(또는, 제1 발광 게이트 라인)에 연결되는 게이트 전극을 포함할 수 있다. 제1 발광 제어 라인(EML1i)에는 제1 발광 제어 신호(EM1)(또는, 제1 발광 게이트 신호, 제4 게이트 신호)가 제공될 수 있다. 제8 트랜지스터(T8)는 게이트-온 전압 레벨의 제1 발광 제어 신호(EM1)에 응답하여 턴-온 되고, 제1 전원 라인(PL1)과 제2 노드(N2)를 연결하거나 제1 전원 라인(PL1)과 제2 노드(N2) 사이에 전류 이동 경로를 형성할 수 있다.
제9 트랜지스터(T9)(또는, 바이어스 트랜지스터)는 제2 노드(N2)에 연결되는 제1 전극, 제6 전원 라인(PL6)(또는, 바이어스 전원 라인)에 연결되는 제2 전극, 및 바이어스 제어 라인(EBLj)에 연결되는 게이트 전극을 포함할 수 있다. 제6 전원 라인(PL6)에는 바이어스 전압(VBIAS)이 인가될 수 있다. 바이어스 제어 라인(EBLj)에는 바이어스 제어 신호(EB)가 제공될 수 있다. 제9 트랜지스터(T9)는 게이트-온 전압 레벨의 바이어스 제어 신호(EB)에 응답하여 턴-온 되고, 제2 노드(N2)와 제6 전원 라인(PL6)을 연결할 수 있다. 제1 트랜지스터(T1)의 제1 전극(또는, 소스 전극)에 바이어스 전압(VBIAS)이 주기적으로 인가되는 경우, 제1 트랜지스터(T1)는 특정 온-바이어스 상태를 지속적으로 유지하며 발광 소자(LD)에 흐르는 구동 전류의 전류량을 실질적으로 일정하게 제어할 수 있다.
한편, 도 3에서 제9 트랜지스터(T9)의 게이트 전극이 바이어스 제어 라인(EBLi)에 연결되는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제9 트랜지스터(T9)의 게이트 전극은 바이어스 제어 라인(EBLi)과 별개로 형성된 제어 라인에 연결되고, 제어 라인을 통해 바이어스 제어 신호(EB)(또는, 다른 제어 신호)가 인가될 수도 있다.
일 실시예에서, 트랜지스터들(T1~T9)은 상호 유사한 구조 및 크기의 트랜지스터로 형성될 수 있다. 다른 실시예에서, 트랜지스터들(T1~T9) 중 적어도 하나는 나머지 트랜지스터들과 상이한 구조 및 크기의 트랜지스터로 형성될 수도 있다.
일 실시예에서, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5) 중 적어도 하나는 듀얼 게이트 트랜지스터(또는, 직렬 연결된 복수의 서브 트랜지스터들을 포함하는 트랜지스터)로 구현될 수 있다. 도 4에 도시된 바와 같이, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5) 각각은 듀얼 게이트 트랜지스터로 구현되고, 상호 직렬 연결된 2개의 서브 트랜지스터들을 포함할 수 있다. 이 경우, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 각각의 턴-오프 상태에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 통해 흐르는 누설 전류가 저감될 수 있다. 또한, 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)를 통해 흐르는 누설 전류가 저감되고, 제4 노드(N4) 및 제1 노드(N1)(즉, 제4 노드(N4)에 커패시터 커플링된 제1 노드(N1)) 각각의 전압 변동이 감소될 수 있다.
한편, 도 3에 도시된 화소(PXL)는 하나의 예시에 불과하고, 화소(PXL)의 회로 구성은 다양하게 변형될 수 있다.
도 5는 제1 모드에서 도 3의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다. 도 6 내지 도 12는 도 3의 화소의 동작을 설명하는 회로도들이다. 도 6 내지 도 12에는 도 5의 신호들에 따른 도 3의 화소의 순차적인 동작이 도시되어 있다.
먼저 도 3 및 도 5를 참조하면, 도 5에는 제1 발광 제어 신호(EM1), 제2 발광 제어 신호(EM2), 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)가 도시되어 있다. 도 3을 참조하여 설명한 바와 같이, 제1 발광 제어 신호(EM1)는 제1 발광 제어 라인(EML1i)을 통해 제공되고, 제2 발광 제어 신호(EM2)는 제2 발광 제어 라인(EML2i)을 통해 제공되며, 초기화 게이트 신호(GI)는 초기화 게이트 라인(GILi)을 통해 제공되고, 보상 게이트 신호(GC)는 보상 게이트 라인(GCLi)을 통해 제공되며, 쓰기 게이트 신호(GW)는 스캔 라인(SLi)을 통해 제공되고, 바이어스 제어 신호(EB)는 바이어스 제어 라인(EBLi) 또는 별도의 제어선을 통해 제공될 수 있다.
이하, 하나의 프레임 또는 하나의 서브 프레임을 기준으로 도 3의 화소(PXL)의 동작을 설명한다.
제1 시점(TP1) 및 제3 시점(TP3) 사이의 구간에서 제2 발광 제어 신호(EM2)는 게이트-오프 전압 레벨(또는, 턴-오프 전압 레벨, 논리 하이 레벨)을 가지며, 상기 구간은 화소(PXL)의 비발광 구간으로 정의될 수 있다. 게이트-오프 전압 레벨은 해당 트랜지스터를 턴-오프시키거나 턴-오프된 스위치로 동작시킬 수 있다. 상기 구간을 제외한 나머지 구간에서 제2 발광 제어 신호(EM2)는 게이트-온 전압 레벨을 가지며, 상기 나머지 구간은 화소(PXL)의 발광 구간으로 정의될 수 있다.
하나의 비발광 구간은 제1 구간(P1) 내지 제6 구간(P6)을 포함할 수 있다. 제1 구간(P1) 내지 제6 구간(P6)은 상호 중첩하지 않고 순차적으로 배열될 수 있다. 하나의 발광 구간은 제7 구간(P7)을 포함할 수 있다.
제1 시점(TP1) 및 제2 시점(TP2) 사이의 구간에서, 또는 제1 구간(P1) 내지 제4 구간(P4), 및 제7 구간(P7)에서 제1 발광 제어 신호(EM1)는 게이트-온 전압 레벨을 가지며, 제5 구간(P5) 내지 제7 구간(P7)에서 게이트-오프 전압 레벨을 가질 수 있다.
제1 구간(P1) 동안, 초기화 게이트 신호(GI)는 게이트-온 전압 레벨을 가질 수 있다. 즉, 제1 구간(P1)에서 초기화 게이트 신호(GI)는 게이트-온 전압 레벨의 제1 펄스(PLS1)를 가질 수 있다. 제1 펄스(PLS1)의 펄스폭은 3 수평시간(즉, 3ⅹ1 수평시간(1H))보다 크거나 같을 수 있으나, 이에 한정되는 것은 아니다. 1 수평시간(1H)은 순차적으로 스캔되는 화소행들 사이의 간격을 의미하거나, 하나의 화소행에 데이터 신호를 인가하기 위해 할당된 시간일 수 있다. 예를 들어, 표시 장치(100, 도 1 참조)가 240Hz의 주파수로 영상을 재생하는 경우, 1 수평시간(1H)은 약 1.84μs 이하일 수 있다. 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)는 게이트-오프 전압 레벨을 가질 수 있다.
도 6을 참조하면, 게이트-온 전압 레벨의 제1 발광 제어 신호(EM1)에 응답하여 제8 트랜지스터(T8)는 턴-온 상태를 유지하고, 제1 전원전압(VDD)이 제2 노드(N2)에 제공될 수 있다. 즉, 제2 노드(N2)의 전압(Vs)(또는, 제1 트랜지스터(T1)의 제1 전극의 전압)은 제1 전원전압(VDD)과 같을 수 있다.
또한, 게이트-온 전압 레벨의 초기화 게이트 신호(GI)(또는, 제1 펄스(PLS1))에 응답하여 제4 트랜지스터(T4)가 턴-온되고, 제1 초기화 전압(VINIT)이 제1 노드(N1)에 1차적으로 제공될 수 있다. 즉, 제1 노드(N1)가 제1 초기화 전압(VINIT)으로 초기화 되고, 제1 노드(N1)의 전압(Vg)(또는, 제1 트랜지스터(T1)의 게이트 전극의 전압)은 제1 초기화 전압(VINIT)과 같아질 수 있다.
한편, 제4 노드(N4)의 전압(Va)은, 홀드 커패시터(CHOLD)에 의해, 이전 데이터 신호(즉, 이전 프레임의 데이터 전압)을 가질 수 있다.
즉, 제1 구간(P1)에서 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)가 제1 초기화 전압(VINIT)에 의해 초기화될 수 있다.
제1 구간(P1)에서 제8 트랜지스터(T8)가 턴-온되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 다만, 제1 구간(P1)에서 제8 트랜지스터(T8)가 턴-온되는 경우 제1 트랜지스터(T1)의 온-바이어스 전압이 증가하고, 스텝 효과(Step Efficiency)가 개선되거나 향상될 수 있다. 이에 대해서는 도 28을 참조하여 후술하기로 한다.
다시 도 5를 참조하면, 제2 구간(P2) 동안, 보상 게이트 신호(GC)는 게이트-온 전압 레벨을 가질 수 있다. 즉, 제2 구간(P2)에서 보상 게이트 신호(GC)는 게이트-온 전압 레벨의 제2 펄스(PLS2)를 가질 수 있다. 보상 게이트 신호(GC)는 초기화 게이트 신호(GI)가 제1 구간(P1)만큼 시프트된 파형을 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 펄스(PLS2)의 펄스폭은, 제1 펄스(PLS1)의 펄스폭과 동일하게, 3 수평시간보다 크거나 같을 수 있다. 초기화 게이트 신호(GI), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)는 게이트-오프 전압 레벨을 가질 수 있다.
도 7을 참조하면, 게이트-온 전압 레벨의 보상 게이트 신호(GC)(또는, 제2 펄스(PLS2))에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 기준 전압(VREF)이 제4 노드(N4)에 1차적으로 제공될 수 있다. 즉, 제4 노드(N4)가 기준 전압(VREF)으로 초기화 되고, 제4 노드(N4)의 전압(Va)은 기준 전압(VREF)과 같아지도록 변화할 수 있다.
또한, 게이트-온 전압 레벨의 보상 게이트 신호(GC)(또는, 제2 펄스(PLS2))에 응답하여 제3 트랜지스터(T3)가 턴-온되고, 제1 트랜지스터(T1)의 게이트 전극 및 제2 전극(예를 들어, 드레인 전극)이 연결될 수 있다. 즉, 제1 트랜지스터(T1)가 다이오드 연결될 수 있다. 이 경우, 제1 노드(N1)에는 제1 전원전압(VDD) 및 제1 트랜지스터(T1)의 문턱전압 간의 차이(또는, 전압 차)에 대응하는 전압이 샘플링 될 수 있다. 제1 노드(N1)의 전압(Vg)은 제1 전원전압(VDD) 및 제1 트랜지스터(T1)의 문턱전압 간의 차이에 대응하는 전압과 유사하나, 제1 전원전압(VDD) 및 제1 트랜지스터(T1)의 문턱전압 간의 차이와 다를 수 있다. 예를 들어, 제1 노드(N1)의 전압(Vg)은 “VDD - Vth + α”로 표현되며, 여기서, Vth는 제1 트랜지스터(T1)의 문턱전압이고, α는 스토리지 커패시터(CST)의 커패시터 커플링에 의한 이전 데이터 신호의 성분일 수 있다.
제4 노드(N4)의 전압(Va)이 이전 데이터 신호로부터 기준 전압(VREF)으로 변화하므로, 제4 노드(N4)의 전압(Va)의 변화량이 스토리지 커패시터(CST)의 커패시터 커플링을 통해 제1 노드(N1)로 전달될 수 있다. 따라서, 제1 노드(N1)의 전압(Vg)은 이상적인 샘플링 전압(예를 들어, “VDD - Vth”)과 다르게, 이전 데이터 신호의 성분(즉, 제4 노드(N4)의 전압(Va)의 변화량)을 더 포함할 수 있다.
한편, 보상 게이트 신호(GC)가 3 수평시간 이상(예를 들어, 약 3.2μs 이상)인 경우, 제1 트랜지스터(T1)의 문턱전압이 보다 정확하게 샘플링되고, 데이터 신호(DATA)에 제1 트랜지스터(T1)의 문턱전압이 정확하게 반영될 수 있다.
다시 도 5를 참조하면, 제3 구간(P3) 동안, 초기화 게이트 신호(GI)는 게이트-온 전압 레벨을 가질 수 있다. 즉, 제3 구간(P3)에서 초기화 게이트 신호(GI)는 게이트-온 전압 레벨의 제3 펄스(PLS3)를 가질 수 있다. 제3 펄스(PLS3)의 펄스폭(또는, 제3 구간(P3)의 폭)은, 제1 펄스(PLS1)의 펄스폭(또는, 제1 구간(P1)의 폭)과 동일할 수 있다. 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)는 게이트-오프 전압 레벨을 가질 수 있다.
도 8을 참조하면, 도 6을 참조하여 설명한 화소(PXL)의 동작과 유사하게, 게이트-온 전압 레벨의 초기화 게이트 신호(GI)(또는, 제3 펄스(PLS3))에 응답하여 제4 트랜지스터(T4)가 턴-온되고, 제1 초기화 전압(VINIT)이 제1 노드(N1)에 2차적으로 제공될 수 있다. 즉, 제3 구간(P3)에서 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)가 제1 초기화 전압(VINIT)에 의해 초기화될 수 있다.
한편, 제4 노드(N4)의 전압(Va)은, 제2 구간(P2)에서 인가된 기준 전압(VREF)에 의해, 기준 전압(VREF)과 같게 유지될 수 있다.
다시 도 5를 참조하면, 제4 구간(P4) 동안, 보상 게이트 신호(GC)는 게이트-온 전압 레벨을 가질 수 있다. 즉, 제4 구간(P4)에서 보상 게이트 신호(GC)는 게이트-온 전압 레벨의 제4 펄스(PLS4)를 가질 수 있다. 제4 펄스(PLS4)의 펄스폭(또는, 제4 구간(P4)의 폭)은, 제2 펄스(PLS2)의 펄스폭(또는, 제2 구간(P2)의 폭)과 동일할 수 있다. 초기화 게이트 신호(GI), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)는 게이트-오프 전압 레벨을 가질 수 있다.
도 9를 참조하면, 도 7을 참조하여 설명한 화소(PXL)의 동작과 유사하게, 게이트-온 전압 레벨의 보상 게이트 신호(GC)(또는, 제4 펄스(PLS4))에 응답하여 제5 트랜지스터(T5)가 턴-온되고, 기준 전압(VREF)이 제4 노드(N4)에 2차적으로 제공될 수 있다. 또한, 게이트-온 전압 레벨의 보상 게이트 신호(GC)(또는, 제4 펄스(PLS4))에 응답하여 제3 트랜지스터(T3)가 턴-온되고, 제1 트랜지스터(T1)의 게이트 전극 및 제2 전극이 연결될 수 있다.
제1 노드(N1)에는 제1 전원전압(VDD) 및 제1 트랜지스터(T1)의 문턱전압 간의 차이(또는, 전압 차)에 대응하는 전압이 샘플링 될 수 있다. 제1 노드(N1)의 전압(Vg)은 제1 전원전압(VDD) 및 제1 트랜지스터(T1)의 문턱전압 간의 차이(즉, "VDD - Vth")와 같을 수 있다.
제4 노드(N4)의 전압(Va)은 기준 전압(VREF)으로 유지된 상태이므로, 제1 노드(N1)의 전압(Vg)에서 이전 데이터 신호의 성분이 제거될 수 있다. 따라서, 제1 노드(N1)의 전압(Vg)은 정상적으로 보상될 수 있다.
다시 도 5를 참조하면, 제5 구간(P5) 동안, 쓰기 게이트 신호(GW)는 게이트-온 전압 레벨을 가질 수 있다. 즉, 제5 구간(P5)에서 쓰기 게이트 신호(GW)는 게이트-온 전압 레벨의 펄스를 가질 수 있다. 쓰기 게이트 신호(GW)의 펄스의 폭(또는, 제5 구간(P5)의 폭)은 1 수평시간(1H)일 수 있으나, 이에 한정되는 것은 아니다. 쓰기 게이트 신호(GW)의 펄스의 폭이 1 수평시간(1H)(예를 들어, 1.84μs)인 경우, 쓰기 게이트 신호(GW)의 펄스의 폭이 상대적으로 큰 경우에 비해(예를 들어, 쓰기 게이트 신호(GW)의 펄스의 폭이 보상 게이트 신호(GC)의 펄스의 폭과 같은 경우에 비해), 표시 장치(100, 도 1 참조)는 보다 높은 구동 주파수로 동작하거나, 보다 고해상도를 가지는 표시 장치(100)가 구현될 수 있다. 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 및 바이어스 제어 신호(EB)는 게이트-오프 전압 레벨을 가질 수 있다. 제1 발광 제어 신호(EM1)는 게이트-오프 전압 레벨을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 10을 참조하면, 게이트 온 전압 레벨의 쓰기 게이트 신호(GW)에 응답하여 제2 트랜지스터(T2)가 턴-온되고, 데이터 신호(DATA)가 제4 노드(N4)에 제공될 수 있다. 이 경우, 제4 노드(N4)의 전압(Va)은 데이터 신호(DATA)로 변경될 수 있다.
제1 노드(N1)는 스토리지 커패시터(CST)에 의해 제4 노드(N4)와 연결되므로, 제1 노드(N1)에는 제4 노드(N4)의 전압(Va)의 변화량(즉, “DATA - VREF”)이 반영될 수 있다. 따라서, 제1 노드(N1)의 전압(Vg)은 “VDD - Vth + (DATA - VREF)”로 변할 수 있다.
다시 도 5를 참조하면, 제6 구간(P6) 동안, 바이어스 제어 신호(EB)는 게이트-온 전압 레벨을 가질 수 있다. 즉, 제6 구간(P6)에서 바이어스 제어 신호(EB)는 게이트-온 전압 레벨의 펄스를 가질 수 있다. 바이어스 제어 신호(EB)의 펄스폭(또는, 제6 구간(P6)의 폭)은 4 수평시간일 수 있으나, 이에 한정되는 것은 아니다.
제1 발광 제어 신호(EM1), 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 및 쓰기 게이트 신호(GW)는 게이트-오프 전압 레벨을 가질 수 있다.
도 11을 참조하면, 게이트 온 전압 레벨의 바이어스 제어 신호(EB)에 응답하여 제7 트랜지스터(T7)가 턴-온되고, 제2 초기화 전압(VAINIT)이 제5 노드(N5)(또는, 발광 소자(LD)의 애노드 전극)에 제공될 수 있다. 이 경우, 발광 소자(LD)에 형성된 기생 커패시터(즉, 발광 소자(LD)의 구조상 발생하는 기생 커패시터)에 충전된 전하가 제2 초기화 전압(VAINIT)에 의해 초기화되고, 화소(PXL)는 보다 균일한 휘도 특성을 나타낼 수 있다.
또한, 게이트 온 전압 레벨의 바이어스 제어 신호(EB)에 응답하여 제9 트랜지스터(T9)가 턴-온되고, 바이어스 전압(VBIAS)이 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 제1 전극)에 제공될 수 있다. 이 경우, 제1 트랜지스터(T1)는 바이어스 전압(VBIAS)에 대응하는 특정 온-바이어스 상태가 될 수 있다. 참고로, 발광 또는 발광 조건에 따라 제1 트랜지스터(T1)의 문턱전압이 쉬프트되며, 제1 트랜지스터(T1)의 전압-전류 특성이 변할 수 있다. 이 경우, 화소(PXL)가 발광하는 동안 제1 트랜지스터(T1)의 전압-전류 특성이 변하면서 화소(PXL)의 휘도가 변할 수 있다. 도 29 및 도 30을 참조하여 후술하겠지만, 제1 트랜지스터(T1)에 바이어스 전압(VBIAS)이 인가되는 경우 제1 트랜지스터(T1)가 특정 전압-전류 특성을 갖도록 변할 수 있다. 제1 트랜지스터(T1)에 바이어스 전압(VBIAS)이 주기적으로 인가되는 경우 제1 트랜지스터(T1)의 전압-전류 특성의 변화가 완화되고, 시간 경과에도 화소(PXL)의 휘도는 변하지 않을 수 있다.
다시 도 5를 참조하면, 제7 구간(P7)에서, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)는 게이트-온 전압 레벨을 가지고, 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)는 게이트-오프 전압 레벨을 가질 수 있다.
도 12를 참조하면, 제1 발광 제어 신호(EM1)에 응답하여 제8 트랜지스터(T8)가 턴-온되고, 제2 발광 제어 신호(EM2)에 응답하여 제6 트랜지스터(T6)가 턴-온되며, 제1 전원 라인(PL1) 및 제2 전원 라인(PL2) 사이에 전류 이동 경로가 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트-소스 전압에 대응하는 구동 전류가 발광 소자(LD)에 제공되고, 발광 소자(LD)는 구동 전류에 대응하는 휘도로 발광할 수 있다.
제8 트랜지스터(T8)가 턴-온된 상태이므로, 제1 트랜지스터(T1)의 제1 전극의 전압(Vs)은 제1 전원전압(VDD)과 같을 수 있다. 이 경우, 제1 트랜지스터(T1)의 게이트-소스 전압(즉, "Vg - Vs)는 "Vth - DATA + VREF"과 같으며, 상기 구동 전류는 아래의 수학식 1과 같이 표현될 수 있다.
Figure pat00001
여기서, Id는 구동 전류, K는 제1 트랜지스터(T1)의 특성(예를 들어, 채널 폭/길이 등)에 따른 상수, Vgs는 게이트-소스 전압일 수 있다.
즉, 발광 소자(LD)는 기준 전압(VREF) 및 데이터 신호(DATA) 간의 차이에 대응하는 휘도로 발광할 수 있다.
상술한 바와 같이, 화소(PXL)에 대한 보상 동작(즉, 보상 게이트 신호(GC)에 따른 동작)과 데이터 기입 동작(즉, 쓰기 게이트 신호(GW)에 따른 동작)이 분리하고, 보상 구간(즉, 제2 구간(P2), 제4 구간(P4))의 폭을 상대적으로 증가시킴으로써 보다 정확한 보상 동작이 수행되도록 하며, 기입 구간(제5 구간(P5))의 폭을 상대적으로 감소시킴으로써 표시 장치(100, 도 1)는 보다 높은 주파수로 구동할 수 있다.
또한, 상기 보상 동작은 복수 회(예를 들어, 2회) 반복될 수 있다. 따라서, 제1 노드(N1)의 전압(Vg)으로부터 이전 데이터 신호의 성분(또는, 영향성)이 제거되고, 제1 노드(N1)의 전압(Vg)(또는, 제1 트랜지스터(T1)의 게이트 전극의 전압)에 제1 트랜지스터(T1)의 문턱전압이 보다 정확하게 보상될 수 있다.
본 발명의 실시예들에 따른 효과들에 대해서는 도 23 내지 도 30을 참조하여 후술하기로 한다.
도 13은 제2 모드에서 도 3의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다.
도 3, 도 5 및 도 13을 참조하면, 도 5의 제1 모드에서는 데이터 신호(DATA)가 갱신되고, 도 13의 제2 모드에서는 데이터 신호(DATA)가 갱신되지 않으며 제1 모드에서 기 갱신된 데이터 신호(DATA)가 유지될 수 있다. 이에 따라, 도 13의 제2 모드에서는 기입 동작 및 기입 동작 이전에 수행되는 초기화/보상 동작이 스킵될 수 있다.
이에 따라, 도 13에 도시된 바와 같이, 제2 모드의 비발광 구간에서, 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 및 쓰기 게이트 신호(GW)는 게이트-오프 전압 레벨로 유지될 수 있다.
제2 모드의 제6 구간(P6) 동안, 바이어스 제어 신호(EB)는 게이트-온 전압 레벨을 가질 수 있다. 제2 모드의 제6 구간(P6)에서 화소(PXL)의 동작(도 11 참조)은 제1 모드의 제6 구간(P6)에서 화소(PXL)의 동작과 실질적으로 동일할 수 있다.
한편, 제1 모드의 제7 구간(P7) 동안 화소(PXL)가 발광하면서, 제1 트랜지스터(T1)의 문턱전압이 쉬프트되고, 제1 트랜지스터(T1)의 전압-전류 특성이 변할 수 있다. 저주파 구동에 따라 제1 모드의 제7 구간(P7)이 길어질수록 제1 트랜지스터(t1)의 전압-전류 특성이 변하며, 화소(PXL)의 휘도가 시간 경과에 따라 변할 수 있다. 이를 방지하기 위해, 데이터 신호(DATA)가 갱신되지 않는 제2 모드(또는, 프레임)에서, 제1 트랜지스터(T1)에 바이어스 전압(VBIAS)을 인가할 수 있다. 제1 트랜지스터(T1)에 바이어스 전압(VBIAS)이 주기적으로 인가함으로써, 제1 트랜지스터(T1)의 전압-전류 특성의 변화가 완화되고, 시간 경과에도 화소(PXL)의 휘도는 변하지 않을 수 있다.
도 14 내지 도 20은 제1 모드에서 도 3의 화소에 제공되는 신호들의 다른 예를 나타내는 파형도들이다.
도 3, 도 5, 및, 도 14 내지 도 20을 참조하면, 일부 신호의 파형, 펄스폭을 제외하고는, 도 14 내지 도 20의 제1 발광 제어 신호(EM1), 제2 발광 제어 신호(EM2), 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)는 도 3의 제1 발광 제어 신호(EM1), 제2 발광 제어 신호(EM2), 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)와 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
일 실시예에서, 보상 게이트 신호(GC)의 펄스폭은 3 수평시간보다 클 수도 있다. 도 14에 도시된 바와 같이, 보상 게이트 신호(GC)의 펄스폭은 4 수평시간일 수도 있다. 보상 게이트 신호(GC)에 따른 보상 구간(즉, 제2 구간(P2), 제4 구간(P4))이 길어질수록, 제1 트랜지스터(T1)의 문턱전압이 보다 정확히 샘플림되거나 보상될 수 있다. 실시예에 따라, 보상 게이트 신호(GC)의 펄스폭은 4 수평시간보다 클 수도 있다.
보상 게이트 신호(GC)에 대응하여 초기화 게이트 신호(GI)의 펄스폭도 4 수평시간일 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 바이어스 제어 신호(EB)의 펄스폭은 4 수평시간보다 크거나 작을 수 있다. 도 15에 도시된 바와 같이, 바이어스 제어 신호(EB)의 펄스폭은 2 수평시간일 수도 있다. 가변화면재생빈도(variable refresh rate; VRR)에 따른 화소(PXL)의 특성, 예를 들어, 제1 모드 및 제2 모드에서의 화소(PXL)의 휘도 변화 또는 휘도 편차를 고려하여, 바이어스 제어 신호(EB)의 펄스폭은 다양하게 변경될 수 있다. 바이어스 제어 신호(EB)에 대응하여 제1 발광 제어 신호(EM1)의 펄스폭도 다양하게 변경될 수 있다.
일 실시예에서, 바이어스 제어 신호(EB)는 복수의 펄스들을 포함할 수도 있다. 도 16에 도시된 바와 같이, 바이어스 제어 신호(EB)는 3개의 펄스들을 포함할 수도 있다. 다만, 이에 한정되는 것은 아니며, 바이어스 제어 신호(EB)는 2개, 또는 4개 이상의 펄스들을 포함할 수도 있다.
일 실시예에서, 쓰기 게이트 신호(GW)의 펄스폭은 1 수평시간(1H)보다 클 수도 있다. 도 17에 도시된 바와 같이, 쓰기 게이트 신호(GW)의 펄스폭은 2 수평시간일 수 있다. 쓰기 게이트 라인(GWLi, 도 3 참고)의 부하에 따라 쓰기 게이트 신호(GW)의 슬루레이트(slew rate)가 달라질 수 있으며, 쓰기 게이트 신호(GW)의 슬루레이트를 고려하여 쓰기 게이트 신호(GW)의 펄스폭은 다양하게 변경될 수 있다.
실시예들에서, 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC) 중 적어도 하나는 3개 이상의 펄스들을 포함할 수도 있다. 일 실시예에서, 도 18에 도시된 바와 같이, 보상 게이트 신호(GC)는 제9 구간(P9)에서 게이트-온 전압 레벨의 제6 펄스(PLS6)를 더 포함할 수 있다. 제9 구간(P9)은 제4 구간(P4)(또는, 제8 구간(P8)) 및 제5 구간(P5) 사이에 할당될 수 있다. 즉, 화소(PXL)에 대한 보상 동작이 3회 수행될 수 있다. 다만, 이에 한정되는 것은 아니며, 보상 동작은 4회 이상 수행될 수도 있다.
일 실시예에서, 보상 게이트 신호(GC)와 유사하게, 초기화 게이트 신호(GI)는 제8 구간(P8)에서 게이트-온 전압 레벨의 제5 펄스(PLS5)를 더 포함할 수 있다. 제8 구간(P8)은 제4 구간(P4) 및 제5 구간(P5)(또는, 제9 구간(P9)) 사이에 할당될 수 있다. 즉, 화소(PXL)에 대한 초기화 동작이 3회 수행될 수 있다. 다만, 이에 한정되는 것은 아니며, 초기화 동작은 4회 이상 수행될 수도 있다.
즉, 화소(PXL)에 대한 초기화 동작 및 보상 동작은 교번하여 3회 이상 반복적으로 수행될 수 있다.
실시예들에서, 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)는 상호 다른 파형들을 가질 수 있다.
일 실시예에서, 도 19에 도시된 바와 같이, 제2 구간(P2)에서 보상 게이트 신호(GC)가 게이트-온 전압 레벨의 제2 펄스(PLS2)를 가지며, 제3 구간(P3)에서 초기화 게이트 신호(GI)가 게이트-온 전압 레벨의 제3 펄스(PLS3)를 가지며, 제4 구간(P4)에서 보상 게이트 신호(GC)가 게이트-온 전압 레벨의 제4 펄스(PLS4)를 가질 수 있다. 즉, 도 5의 제1 구간(P1)이 생략될 수도 있다. 달리 말해, 화소(PXL)에 대한 보상 동작이 초기화 동작보다 먼저 수행될 수 있다. 이에 따라, 보상 게이트 신호(GC)의 펄스들의 개수는 초기화 게이트 신호(GI)의 펄스의 개수와 다르며, 예를 들어, 보상 게이트 신호(GC)의 펄스들의 개수는 초기화 게이트 신호(GI)의 펄스의 개수보다 클 수 있다.
한편, 도 19에서 초기화 게이트 신호(GI)는 하나의 펄스만을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 도 18 및 도 19의 실시예를 조합하는 경우, 초기화 게이트 신호(GI)는 2개 이상의 펄스들을 가지며, 보상 게이트 신호(GC)는 3개 이상의 펄스들을 가질 수도 있다.
일 실시예에서, 보상 게이트 신호(GC)의 펄스폭은 초기화 게이트 신호(GI)의 펄스폭과 다를 수 있다. 도 19에 도시된 바와 같이, 보상 게이트 신호(GC)의 펄스(즉, 제2 펄스(PLS2) 및 제4 펄스(PLS4))의 폭은 3 수평시간이고, 초기화 게이트 신호(GI)의 펄스(즉, 제1 펄스(PLS1) 및 제3 펄스(PLS3))의 폭은 1 수평시간일 수 있다. 보상 동작이 충분히 수행되도록 보상 구간(즉, 보상 게이트 신호(GC)가 게이트-온 전압 레벨을 가지는 제2 구간(P2) 및 제4 구간(P4))은 3 수평시간 등과 같이 충분히 길게 설정되며, 초기화 동작을 위한 초기 구간(즉, 초기화 게이트 신호(GI)가 게이트-온 전압 레벨을 가지는 제1 구간(P1) 및 제3 구간(P3))은 상기 보상 구간과는 독립적으로 설정될 수 있다.
상술한 바와 같이, 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)의 파형은 다양하게 변경될 수 있다. 도 5, 및 도 14 내지 도 20의 실시예들을 조합하여, 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 쓰기 게이트 신호(GW), 및 바이어스 제어 신호(EB)의 파형은 보다 다양하게 변경될 수도 있다. 또한, 상술한 실시예들은 도 13의 실시예(즉, 제2 모드에서 신호)에도 적용될 수도 있다.
도 1에 도시된 바와 같이, 제2 게이트 구동부(122) 및 제3 게이트 구동부(123)가 상호 독립적으로 구현되는 경우, 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)는 상호 다른 파형들을 가질 수 있다. 이와 달리, 도 2의 제2 게이트 구동부(122_1)가 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)를 생성하는 경우, 도 5에 도시된 바와 같이, 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)는 상호 동일한 파형을 가질 수도 있다.
도 21은 비교 실시예에 따른 화소의 일 예를 나타내는 회로도이다. 도 21에는 i번째 화소행 및 j번째 화소열에 위치하는 화소(PXL_C)의 비교 실시예가 도시되었다. 도 22는 도 21의 화소의 동작을 설명하는 파형도이다.
도 1, 도 21, 및 도 22를 참조하면, 화소(PXL_C)는 발광 소자(LD) 및 화소 회로를 포함하고, 화소 회로는 박막 트랜지스터들(M1~M7) 및 스토리지 커패시터(CST_1)를 포함할 수 있다. 화소 회로를 제외하고, 도 21의 화소(PXL_C)는 도 3의 화소(PXL)와 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제1 박막 트랜지스터(M1)의 제1 전극은 제2 노드(N2)에 연결되고, 제1 박막 트랜지스터(M1)의 제2 전극은 제3 노드(N3)에 연결되며, 제1 박막 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 박막 트랜지스터(M1)는 구동 트랜지스터로 명명될 수 있다.
제1 박막 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 제1 전원 라인(PL1)으로부터 발광 소자(LD)를 경유하여 제2 전원 라인(PL2)으로 흐르는 구동 전류의 전류량을 제어할 수 있다.
제2 박막 트랜지스터(M2)의 제1 전극은 데이터 라인(DLj)에 연결되고, 제2 박막 트랜지스터(M2)의 제2 전극은 제1 박막 트랜지스터(M1)의 제1 전극(또는, 제2 노드(N2))에 연결되며, 제2 박막 트랜지스터(M2)의 게이트 전극은 쓰기 게이트 라인(GWLi)에 연결될 수 있다. 제2 박막 트랜지스터(M2)는 스위칭 트랜지스터로 명명될 수 있다.
제2 박막 트랜지스터(M2)는 쓰기 게이트 라인(GWLi)으로 쓰기 게이트 신호가 공급될 때 턴-온되어 데이터 라인(DLj)과 제1 박막 트랜지스터(M1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 박막 트랜지스터(M3)의 제1 전극은 제1 박막 트랜지스터(M1)의 게이트 전극(또는, 제1 노드(N1))에 연결되고, 제3 박막 트랜지스터(M3)의 제2 전극은 제1 박막 트랜지스터(M1)의 제2 전극(또는, 제3 노드(N3))에 연결되며, 제3 박막 트랜지스터(M3)의 게이트 전극은 보상 게이트 라인(GCLi)에 연결될 수 있다. 제3 박막 트랜지스터(M3)는 보상 트랜지스터로 명명될 수 있다.
제3 박막 트랜지스터(M3)는 보상 게이트 라인(GCLi)으로 보상 게이트 신호가 공급될 때 턴-온되어 제1 노드(N1) 및 제3 노드(N3)를 전기적으로 접속시킬 수 있다. 따라서, 제3 박막 트랜지스터(M3)가 턴-온 될 때 제1 박막 트랜지스터(M1)는 다이오드 형태로 접속될 수 있다.
제4 박막 트랜지스터(M4)의 제1 전극은 제1 박막 트랜지스터(M1)의 게이트 전극(또는, 제1 노드(N1))에 연결되고, 제4 박막 트랜지스터(M4)의 제2 전극은 제4 전원 라인(PL4)(또는, 제1 초기화 전원 라인)에 연결되며, 제4 박막 트랜지스터(M4)의 게이트 전극은 초기화 게이트 라인(GILi)에 연결될 수 있다. 제4 박막 트랜지스터(M4)는 초기화 트랜지스터로 명명될 수 있다.
제4 박막 트랜지스터(M4)는 초기화 게이트 라인(GILi)으로 초기화 게이트 신호가 공급될 때 턴-온되어 제1 노드(N1)를 제4 전원 라인(PL4)에 연결시킬 수 있다.
제5 박막 트랜지스터(M5)의 제1 전극은 제1 전원 라인(PL1)에 연결되고, 제5 박막 트랜지스터(M5)의 제2 전극은 제1 박막 트랜지스터(M1)의 제1 전극(또는, 제2 노드(N2))에 연결되며, 제5 박막 트랜지스터(M5)의 게이트 전극은 제2 발광 제어 라인(EML2i)에 연결될 수 있다. 제5 박막 트랜지스터(M5)는 제1 발광 트랜지스터로 명명될 수 있다.
제6 박막 트랜지스터(M6)의 제1 전극은 제1 박막 트랜지스터(M1)의 제2 전극(또는, 제3 노드(N3))에 연결되고, 제6 박막 트랜지스터(M6)의 제2 전극은 발광 소자(LD)의 제1 전극(또는, 애노드 전극)에 연결되며, 제6 박막 트랜지스터(M6)의 게이트 전극은 제2 발광 제어 라인(EML2i)에 연결될 수 있다. 제6 박막 트랜지스터(M6)는 제2 발광 트랜지스터로 명명될 수 있다.
제5 박막 트랜지스터(M5) 및 제6 박막 트랜지스터(M6)는 제2 발광 제어 라인(EML2i)으로 게이트-오프 전압 레벨의 제2 발광 제어 신호가 공급될 때 턴-오프되고, 제2 발광 제어 라인(EML2i)으로 게이트-온 전압 레벨의 제2 발광 제어 신호가 공급될 때 턴-온될 수 있다.
제7 박막 트랜지스터(M7)의 제1 전극은 제5 전원 라인(PL5)(또는, 제2 초기화 전원 라인)에 연결되며, 제7 박막 트랜지스터(M7)의 제2 전극은 발광 소자(LD)의 제1 전극에 연결되고, 제7 박막 트랜지스터(M7)의 게이트 전극은 바이어스 제어 라인(GBLi)에 연결될 수 있다. 제7 박막 트랜지스터(M7)는 바이패스 트랜지스터로 명명될 수 있다.
제7 박막 트랜지스터(M7)는 바이어스 제어 라인(GBLi)으로 바이어스 제어 신호가 공급될 때 턴-온되어 발광 소자(LD)의 제1 전극을 제5 전원 라인(PL5)에 연결시킬 수 있다.
스토리지 커패시터(CST_1)는 제1 전원 라인(PL1) 및 제1 박막 트랜지스터(M1)의 게이트 전극(또는, 제1 노드(N1)) 사이에 형성되거나 연결될 수 있다. 예를 들어, 스토리지 커패시터(CST_1)의 제1 전극은 제1 전원 라인(PL1)에 연결되고, 스토리지 커패시터(CST_1)의 제2 전극은 제1 박막 트랜지스터(M1)의 게이트 전극에 연결될 수 있다. 스토리지 커패시터(CST_1)는 데이터 전압 및 제1 박막 트랜지스터(M1)의 문턱전압에 대응하는 전압(예를 들어, 데이터 전압에 제1 박막 트랜지스터(M1)의 문턱전압이 반영된 전압)을 저장할 수 있다.
발광 소자(LD)의 제1 전극(또는, 애노드 전극)은 제6 박막 트랜지스터(M6)의 제2 전극에 연결되고, 발광 소자(LD)의 제2 전극(또는, 캐소드 전극)은 제2 전원 라인(PL2)에 연결될 수 있다. 발광 소자(LD)는 제1 박막 트랜지스터(M1)로부터 공급되는 전류에 대응하여 소정 휘도의 빛을 생성할 수 있다.
박막 트랜지스터들(M1~M7)은 P형 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 박막 트랜지스터들(M1~M7) 중 적어도 일부는 산화물 반도체를 포함하거나, N형 반도체 또는 P형 반도체로 구현될 수 있다.
도 21 및 도 22를 참조하면, 제1 시점(TP1) 및 제3 시점(TP3) 사이의 비발광 구간에서 화소(PXL_C)는 영상 표시를 위한 신호들을 공급받고, 하나의 프레임에서 상기 비발광 구간을 제외한 나머지 구간(즉, 발광 구간)에서 화소(PXL_C)는 상기 신호들에 기초하여 발광할 수 있다.
비발광 구간은 제11 구간(P11), 제12 구간(P12), 및 제13 구간(P13)을 포함하고, 발광 구간은 제14 구간(P14)을 포함할 수 있다.
비발광 구간에서 제2 발광 제어 신호(EM2)는 게이트-오프 전압 레벨을 가질 수 있다. 이 경우, 제5 및 제6 박막 트랜지스터들(M5, M6)이 턴-오프되고, 화소(PXL_C)는 비발광할 수 있다.
제11 구간(P11)에서, 초기화 게이트 신호(GI)는 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 제4 박막 트랜지스터(M4)가 턴-온되고, 제4 전원 라인(PL4)의 전압, 즉, 제1 초기화 전압(VINIT)이 제1 노드(N1)로 공급될 수 있다.
제12 구간(P12)에서, 보상 게이트 신호(GC)는 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 제3 박막 트랜지스터(M3)가 턴-온되고, 제1 박막 트랜지스터(M1)가 다이오드 형태로 접속되며, 제1 박막 트랜지스터(M1)의 문턱전압이 보상될 수 있다.
또한, 쓰기 게이트 신호(GW)는 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 제2 박막 트랜지스터(M2)가 턴-온되고, 데이터 라인(DLj)으로부터의 데이터 신호가 제2 노드(N2)로 공급될 수 있다. 제1 노드(N1)가 데이터 신호보다 낮은 제1 초기화 전압(VINIT)으로 초기화되었기 때문에(예를 들어, 온-바이어스 상태로 초기화됨) 제1 박막 트랜지스터(M1)가 턴-온된 상태일 수 있다.
제2 노드(N2)로 공급된 데이터 신호가 다이오드 형태로 접속된 제1 박막 트랜지스터(M1)를 경유하여 제1 노드(N1)로 공급될 수 있다. 그러면, 제1 노드(N1)에는 데이터 신호 및 제1 박막 트랜지스터(M1)의 문턱전압에 대응하는 전압이 인가될 수 있다. 이때, 스토리지 커패시터(CST_1)에는 제1 노드(N1)의 전압이 저장될 수 있다.
제13 구간(P13)에서, 바이어스 제어 신호(GB)가 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 제7 박막 트랜지스터(M7)가 턴-온되고, 발광 소자(LD)의 제1 전극으로 제2 초기화 라인(VINTL2)의 전압, 즉, 제2 초기화 전압(VAINIT)이 공급될 수 있다. 이에 따라, 발광 소자(LD)의 기생 커패시터에 남아있던 잔류 전압이 방전될 수 있다.
제14 구간(P14)에서, 제2 발광 제어 신호(EM[n])가 게이트-온 전압 레벨을 가질 수 있다. 이 경우, 제5 및 제6 박막 트랜지스터들(M5, M6)이 턴-온될 수 있다. 제1 박막 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)로 흐르는 구동 전류의 전류량을 제어한다. 그러면, 발광 소자(LD)는 구동 전류에 대응하는 휘도의 빛을 생성한다.
도 23 내지 도 30은 본 발명의 실시예들에 따른 표시 장치의 효과를 설명하는 도면들이다. 도 21 및 도 22의 비교 실시예에 따른 화소(PXL_C)를 기준으로, 본 발명의 실시예들(예를 들어, 도 3 내지 도 5, 도 13 내지 도 20의 실시예들)에 따른 화소(PXL)의 효과를 설명한다. 이하에서, 제1 케이스(CASE1)는 비교 실시예에 따른 화소(PXL_C, 도 21 참고)의 동작을 나타내고, 제2 케이스(CASE2)는 본 발명의 실시예들에 따른 화소(PXL)의 동작을 나타낼 수 있다.
먼저, 도 3, 도 5, 도 21, 도 22, 및 도 23을 참조하면, 화소(PXL_C)는 보상 게이트 신호(GC)에 따른 보상 동작과, 쓰기 게이트 신호(GW)에 따른 데이터 기입 동작을 동시에 수행할 수 있다. 보상 동작을 충분히 수행하기 위해 보상 게이트 신호(GC)의 펄스폭이 커지는 경우, 쓰기 게이트 신호(GW)의 펄스폭도 커질 수 밖에 없다. 즉, 쓰기 게이트 신호(GW)의 펄스폭이 1 수평시간(1H)보다 커지거나, 1 수평시간(1H)의 절대적인 크기가 커지므로, 제1 케이스(CASE1)에 따른 표시 장치는 고속 구동이 불가할 수 있다.
한편, 화소(PXL)는 보상 게이트 신호(GC)에 따른 보상 동작과, 쓰기 게이트 신호(GW)에 따른 데이터 기입 동작을 상호 분리하여 수행할 수 있다. 따라서, 쓰기 게이트 신호(GW)의 펄스폭과 무관하게, 보상 게이트 신호(GC)의 펄스폭을 무한하게 확장 가능할 수 있다. 예를 들어, 쓰기 게이트 신호(GW)의 펄스폭은 1 수평시간(1H)으로 고정한 상태에서, 보상 게이트 신호(GC)의 펄스폭은 3 수평시간 이상으로 설정될 수 있다. 따라서, 화소(PXL)에 대한 보상 동작이 충분히 수행되면서도, 표시 장치(100, 도 1 참고)의 고속 구동이 가능할 수 있다.
나아가, 도 5, 도 7, 및 도 9를 참조하여 설명한 바와 같이, 데이터 기입 동작과 분리하여, 보상 동작이 2회 이상 반복적으로 수행함으로써, 이전 데이터 신호의 영향성이 제거되고, 보상 동작이 보다 정확하게 수행될 수 있다.
도 3, 도 5, 도 21, 도 22, 및 도 24를 참조하면, 보상 동작이 수행되는 과정에서 화소(PXL_3)의 제3 박막 트랜지스터(M3) 및 화소(PXL)의 제3 트랜지스터(T3)가 도시되었다. 제3 박막 트랜지스터(M3) 및 화소(PXL)의 제3 트랜지스터(T3) 각각은 게이트 전극(Gate), 절연층(Insulator), 및 액티브층(Active, 또는, 반도체층, 채널)의 적층에 의한 커패시터 성분(Cdynamic)을 가지며, 액티브층에 인가되는 전압에 따라 커패시터 성분(Cdynamic)의 용량은 가변되고, 상기 용량에 따라 보상 게이트 신호(GC)의 슬루레이트(예를 들어, "Scan Slew")가 결정되거나 변경될 수 있다.
제1 케이스(CASE1)를 참조하면, 도 22의 제12 구간(P12)에서 보상 게이트 신호(GC)가 게이트-온 전압 레벨(예를 들어, -7V)을 가지고, 화소(PXL_C)의 제3 박막 트랜지스터(M3)의 액티브층에는 데이터 신호(DATA)가 인가될 수 있다. 예를 들어, 데이터 신호(DATA)가 그레이 색상에 대응하는 경우, 제3 박막 트랜지스터(M3)의 커패시터 성분(Cdynamic)은 약 3V에 대응할 수 있다. 다른 예로, 데이터 신호(DATA)가 블랙 색상에 대응하는 경우, 제3 박막 트랜지스터(M3)의 커패시터 성분(Cdynamic)은 약 6.5V에 대응할 수 있다. 블랙 색상의 데이터 신호(DATA)에 따른 커패시터 성분(Cdynamic)은 상대적으로 커지며, 보상 게이트 신호(GC)의 슬루레이트가 낮아지거나, 보상 게이트 신호(GC)의 천이에 시간이 보다 많이 소요될 수 있다. 즉, 데이터 신호(DATA)에 따라 제3 박막 트랜지스터(M3)의 액티브층의 전압이 가변되고, 데이터 신호(DATA)의 패턴(예를 들어, 블랙 -> 그레이 -> 블랙)에 따라 슬루레이트에 편차가 발생할 수 있다. 슬루레이트가 낮아지는 경우, 표시 장치의 고속 구동이 불가능할 수 있다.
한편, 제2 케이스(CASE2)를 참조하면, 도 5의 제2 구간(P2)에서 보상 게이트 신호(GC)가 게이트-온 전압 레벨(예를 들어, -7V)을 가지고, 화소(PXL)의 제3 트랜지스터(T3)의 액티브층에는 제1 전원전압(VDD)이 인가될 수 있다(도 8 참고). 즉, 데이터 신호(DATA)와 무관하게, 제3 트랜지스터(T3)의 액티브층의 전압은 제1 전원전압(VDD)을 가지며, 데이터 신호(DATA)의 패턴(예를 들어, 블랙 -> 그레이 -> 블랙)에 따른 슬루레이트의 편차가 발생하지 않을 수 있다.
도 21, 도 22, 및 도 25를 참조하면, 스텝 효과(Step Efficiency)를 개선하기 위해, 도 21의 화소(PXL_C)의 초기화 동작(및 보상 동작)이 복수 회 수행될 수 있다. 여기서, 스텝 효과는, 이전 프레임들에서 블랙 영상을 표시하였던 표시 장치가 다음 프레임들에서 화이트 영상을 표시하는 경우, 화이트 영상을 표시하는 첫 번째 프레임에서 표시 장치의 휘도가 원하는 휘도(즉, 목표 휘도)보다 낮아지는 현상일 수 있다. 달리 말해, 블랙 영상으로부터 화이트 영상으로 전환될 때, 휘도 변화가 즉각적으로 일어나지 않고, 몇 프레임에 걸쳐 계단식으로 점진적으로 휘도가 변화되며, 원하는 휘도 대비 첫 번째 프레임에서의 휘도의 비율이 스텝 효과로 정의될 수 있다. 제1 트랜지스터(T1)의 온-바이어스 전압(또는, 온-바이어스 양, 예를 들어, 초기화 동작시 제1 트랜지스터(T1)의 게이트 전극 및 소스 전극 사이에 걸리는 전압)이 증가하는 스텝 효과 개선될 수 있으므로, 도 21의 화소(PXL_C)의 초기화 동작이 복수 회 수행될 수 있다.
초기화 게이트 신호(GI) 및 쓰기 게이트 신호(GW)(또는, 보상 게이트 신호(GC))가 교번하여 게이트-온 전압 레벨(예를 들어, 논리 로우 레벨)을 가지되, 상기 교변 동작이 3회 반복될 수 있다. 즉, 도 22의 제11 구간(P11) 및 제12 구간(P12)이 3회 반복될 수 있다. 도 25에는 X번째 행의 화소(PXL_C)를 위한 초기화 게이트 신호(GI) 및 쓰기 게이트 신호(GW)가 도시되었다. X+1번째 행, X+2번째 행, X+3번째 행, X+4번째 행에는 상기 초기화 게이트 신호(GI)(및 상기 쓰기 게이트 신호(GW))가 순차적으로 쉬프트되어 제공될 수 있다.
도 25에 도시된 바와 같이, 표시부(110)의 특정 영역에 블랙 영상이 표시되고, 나머지 영역에는 그레이 영상이 표시되는 것을 가정한다. 이에 따라, 데이터 신호(DATA)는 블랙 영상에 대응하는 블랙 신호와 그레이 영상에 대응하는 그레이 신호를 순차적으로 포함할 수 있다. X번째 행의 화소(PXL_C)의 동작을 먼저 설명한다.
제31 구간(P31)에서 초기화 게이트 신호(GI)가 게이트-온 전압 레벨을 가지고, 제1 박막 트랜지스터(M1)의 게이트 전극에는 제1 초기화 전압(VINIT)이 인가될 수 있다. 제31 구간(P31) 이전에는 화소(PXL_C)가 발광하므로, 제31 구간(P31)에서 제1 박막 트랜지스터(M1)의 제1 전극에는 제1 전원전압(VDD)이 인가된 상태일 수 있다. 이 경우, 제31 구간(P31)에서 제1 박막 트랜지스터(M1)의 소스-게이트 전압(즉, 제1 전극의 전압과 게이트 전극의 전압간의 차)은 "VDD - VINIT"로 표현될 수 있다. 제31 구간(P31)에서는 제1 전원전압(VDD)에 대응하는 온-바이어스 전압이 인가되었다고 표현될 수 있다.
이후, 제32 구간(P32)에서 쓰기 게이트 신호(GW)(및 보상 게이트 신호(GC))가 게이트-온 전압 레벨을 가지고, 제1 박막 트랜지스터(M1)의 제1 전극에는 데이터 신호(DATA), 예를 들어, 블랙 신호가 인가될 수 있다.
이후, 제33 구간(P33)에서 초기화 게이트 신호(GI)가 게이트-온 전압 레벨을 가지고, 제1 박막 트랜지스터(M1)의 게이트 전극에는 제1 초기화 전압(VINIT)이 인가될 수 있다. 제32 구간(P32)에서 제1 박막 트랜지스터(M1)의 제1 전극에 블랙 신호가 인가된 상태이므로, 제33 구간(P33)에서 제1 박막 트랜지스터(M1)의 소스-게이트 전압은 "DATA - VINIT"로 표현될 수 있다. 제33 구간(P33)에서는 블랙 신호에 대응하는 온-바이어스 전압이 인가되었다고 표현될 수 있다.
제34 구간(P34) 및 제35 구간(P35)에서 화소(PXL_C)의 동작은 제32 구간(P32) 및 제33 구간(P33)에서 화소(PXL_C)의 동작과 실질적으로 동일할 수 있다. 제35 구간(P35)에서는 블랙 신호에 대응하는 온-바이어스 전압이 인가될 수 있다.
이후, 제36 구간(P36)에서 쓰기 게이트 신호(GW)(및 보상 게이트 신호(GC))가 게이트-온 전압 레벨을 가지고, 제1 박막 트랜지스터(M1)의 게이트 전극에는 데이터 신호(DATA), 예를 들어, 그레이 신호가 인가될 수 있다. 제36 구간(P36) 이후에, 화소(PXL_C)는 온-바이어스 전압의 누적량 및 그레이 신호에 대응하는 휘도로 발광할 수 있다. X번째 행의 화소(PXL_C)에 대한 온-바이어스 전압의 누적량은, 간략히 "VDD + Black + Black"으로 표현될 수 있다.
한편, X+1번째 행의 화소(PXL_C)에는, 제32 구간(P32), 제34 구간(P34), 및 제36 구간(P36)에서, 온-바이어스 전압이 인가될 수 있다. 제32 구간(P32) 이전에는 X+1번째 행의 화소(PXL_C)에 제1 전원전압(VDD)이 인가된 상태이므로, 제32 구간(P32)에서는 X+1번째 행의 화소(PXL_C)에 제1 전원전압(VDD)에 대응하는 온-바이어스 전압이 인가될 수 있다. 제33 구간(P33) 및 제35 구간(P35)에서 X+1번째 행의 화소(PXL_C)의 제1 박막 트랜지스터(M1)의 제1 전극에는 블랙 신호가 인가되므로, 제34 구간(P34) 및 제36 구간(P36)에서는 블랙 신호에 대응하는 온-바이어스 전압이 인가될 수 있다. 즉, X+1번째 행의 화소(PXL_C)에 대한 온-바이어스 전압은 누적량은, X번째 행의 화소(PXL_C)에 대한 온-바이어스 전압의 누적량과 동일하게, 간략히 "VDD + Black + Black"으로 표현될 수 있다.
한편, X+2번째 행의 화소(PXL_C)에는, 제33 구간(P33), 제35 구간(P35), 및 제37 구간(P37)에서, 온-바이어스 전압이 인가될 수 있다. 제36 구간(P36)부터 데이터 신호(DATA)는 블랙 신호가 아닌 그레이 신호를 가지므로, 제37 구간(P37)에서는 그레이 신호에 대응하는 온-바이어스 전압이 인가될 수 있다. 즉, X+2번째 행의 화소(PXL_C)에 대한 온-바이어스 전압은 누적량은, X+1번째 행의 화소(PXL_C)에 대한 온-바이어스 전압의 누적량과 다르며, 간략히 "VDD + Black + Gray"으로 표현될 수 있다.
이와 같은 방식으로, X+3번째 행의 화소(PXL_C)에 대한 온-바이어스 전압은 누적량은 간략히 "VDD + Black + Gray"으로 표현되며, X+4번째 행의 화소(PXL_C)에 대한 온-바이어스 전압은 누적량은 간략히 "VDD + Gray + Gray"으로 표현될 수 있다. X+4번째 행 이후의 화소(PXL_C)에 대한 온-바이어스 전압도 간략히 "VDD + Gray + Gray"으로 표현될 수 있다.
즉, X번째 행 내지 X+3번째 행에 포함된 화소(PXL_C)들의 온-바이어스 전압의 누적량은 X+4번째 행(또는, 그 이후 행들)의 화소(PXL_C)의 온-바이어스 전압의 누적량과 다르며, 동일한 데이터 신호(DATA)(예를 들어, 그레이 신호)에 대하여 X+1번째 행 내지 X+3번째 행에 포함된 화소(PXL_C)들은 X+4번째 행(또는, 그 이후의 행들)의 화소(PXL_C)와 다른 휘도로 발광할 수 있다. 즉, 표시부(110)의 X+1번째 행 내지 X+3번째 행에 의도치 않은 고스트 영상이 표시될 수 있다.
한편, 본 발명의 실시예들에 따른 화소(PXL)의 초기화 동작시에는(및 보상 동작시에는), 도 6 내지 도 9에 도시된 바와 같이, 제1 트랜지스터(T1)의 제1 전극에 제1 전원전압(VDD)이 인가되고, 제1 트랜지스터(T1)의 게이트-소스 전압은 소스-게이트 전압(즉, 제1 전극의 전압과 게이트 전극의 전압간의 차)은 "VDD - VINIT"로 표현될 수 있다. 즉, 데이터 신호(DATA)와 무관하게, 화소(PXL)에는 항상 일정한 온-바이어스 전압이 인가되며, 고스트 영상이 발생하지 않을 수 있다.
도 3, 도 5, 도 21, 도 22, 및 도 26을 참조하면, 화소(PXL_C)는 보상 동작과 동시에 제1 박막 트랜지스터(M1)의 게이트 전극에 데이터 신호(DATA)를 직접적으로 기입하므로, 데이터 신호(DATA)가 정상 상태(즉, 목표하는 전압 레벨)로 천이된 이후, 게이트-온 전압 레벨의 쓰기 게이트 신호(GW)가 화소(PXL_C)에 인가되어야만 한다. 즉, 화소(PXL_C)를 위한 쓰기 게이트 신호(GW)의 펄스폭은 데이터 신호(DATA)의 천이 시간(또는, 마진)을 고려하여 설정된다. 표시 장치가 고속 구동하는 경우(즉, high speed로 구동하는 경우), 데이터 신호(DATA)의 천이 시간을 고려한 쓰기 게이트 신호(GW)는 1 수평시간(1H)보다 작아지면서, 데이터 신호(DATA)가 화소(PXL_C)에 제대로 기입(또는, 충전)되지 못할 수 있다. 달리 말해, 화소(PXL_C)를 포함한 표시 장치의 고속 구동이 불가능할 수 있다.
한편, 화소(PXL)에서, 데이터 신호(DATA)는 스토리지 커패시터(CST)를 통해 제1 트랜지스터(T1)의 게이트 전극에 간접적으로 기입되며(도 10 참고), 또한, 기입된 데이터 신호(DATA)는 홀드 커패시터(CHOLD) 및 스토리지 커패시터(CST)에 의해 유지될 수 있다. 즉, 이전 프레임과 비교하여, 현재 프레임의 데이터 신호(DATA)의 변화량만이 반영되도록, 데이터 신호(DATA)의 천이 시간(또는, 마진)과 무관하게, 화소(PXL)를 위한 쓰기 게이트 신호(GW)의 펄스폭이 설정될 수 있다. 따라서, 화소(PXL)를 포함한 표시 장치(100, 도 1 참고)의 고속 구동이 가능할 수 있다.
실시예에 따라, 데이터 신호(DATA)의 슬루레이트에 따라 데이터 신호(DATA)의 변화량이 반영되지 못할 수 있으며, 이 경우, 쓰기 게이트 신호(GW)의 펄스폭은 1 수평시간(1H)보다 크게, 예를 들어, 2 수평시간으로 설정될 수도 있다. 이전 프레임의 데이터 신호(DATA)를 기준으로 현재 프레임의 데이터 신호(DATA)의 변화량만이 반영되므로(즉, 데이터 신호(DATA)의 최종 변화된 상태만을 고려할 뿐, 2 수평시간 동안 데이터 신호(DATA)의 변화를 고려하지 않으므로), 현재 행의 쓰기 게이트 신호(GI)는 이전 행의 쓰기 게이트 신호(GI)와 부분적으로 중첩할 수도 있다. 즉, 쓰기 게이트 신호(GI)의 펄스폭이 2 수평시간으로 설정되더라도, 쓰기 게이트 신호(GI)는 쓰기 게이트 라인들(GWL1~GWLn, 도 1 참고)에 1 수평시간 간격으로 순차적으로 제공될 수 있다. 따라서, 화소(PXL)를 포함한 표시 장치(100, 도 1 참고)의 고속 구동이 가능할 수 있다.
도 27을 참조하면, 제3 케이스(CASE3)에 따라 표시부(110)에는 풀 화이트 영상이 표시될 수 있다. 예를 들어, 화이트 영상이 표시된 영역(Box)은 표시부(110)의 100%일 수 있다. 제4 케이스(CASE4)에 따라 표시부(110)에는 풀 화이트 영상이 부분적으로 표시될 수 있다. 달리 말해, 예를 들어, 화이트 영상이 표시된 영역(Box)은 표시부(110)의 50%일 수 있다.
이 경우, 화이트 색상에 대응하는 도 21의 화소(PXL_C)의 휘도는 제3 케이스(CASE3) 및 제4 케이스(CASE4)에서 상호 다를 수 있다.
도 21의 화소(PXL_C)에 흐르는 구동 전류는 아래의 수학식 2와 같이 표현될 수 있다.
Figure pat00002
여기서, Id_C는 구동 전류, K_C는 제1 박막 트랜지스터(M1)의 특성(예를 들어, 채널 폭/길이 등)에 따른 상수, Vgs는 게이트-소스 전압일 수 있다.
화소(PXL_C)의 제1 박막 트랜지스터(M1)의 게이트 전극에는 문턱전압(Vth)이 보상된 데이터 신호(DATA)가 인가되고, 화소(PXL_C)의 발광시 제1 박막 트랜지스터(M1)의 제1 전극에는 제1 전원전압(VDD)이 인가되므로, 화소(PXL_C)에 흐르는 구동 전류(Id_C)는 제1 전원전압(VDD) 및 데이터 신호(DATA)에 의해 결정될 수 있다.
도 21의 화소(PXL_C)에서, 제1 전원 라인(PL1)로부터 발광 소자(LD)를 통해 제2 전원 라인(PL2)까지 구동 전류가 흐르므로, 즉, 제1 전원 라인(PL1)에 전류가 흐르므로, 제1 전원 라인(PL1)에 인가된 제1 전원전압(VDD)에 전압 강하(즉, IR drop)가 발생할 수 있다. 제3 케이스(CASE3)의 경우 제1 전원 라인(PL1)에 풀 화이트 영상에 대응하여 상대적으로 큰 전류가 흐르므로, 제1 전원전압(VDD)에 상대적으로 큰 전압 강하가 발생하고, 화소(PXL_C)의 휘도가 상대적으로 낮을 수 있다. 이와 달리, 제4 케이스(CASE4)의 경우 제1 전원 라인(PL1)에 부분적인 화이트 영상에 대응하여 상대적으로 작은 전류가 흐르므로, 제1 전원전압(VDD)에 상대적으로 작은 전압 강하가 발생하고, 화소(PXL_C)의 휘도가 상대적으로 높을 수 있다. 이에 따라, 도 21의 화소(PXL_C)의 휘도는 제3 케이스(CASE3), 제4 케이스(CASE4) 등과 같이 표시부(110)의 부하에 따라 달라질 수 있다.
이와 달리, 도 3의 화소(PXL)에 흐르는 구동 전류는 앞서 설명한 수학식 1과 같이 표현되고, 화소(PXL_C)에 흐르는 구동 전류는 기준 전압(VREF) 및 데이터 신호(DATA)에 의해 결정될 수 있다. 도 7을 참조하여 설명한 바와 같이, 제3 전원 라인(PL3)의 기준 전압(VREF)은 제4 노드(N4)에 인가될 뿐, 제3 전원 라인(PL3)에는 전류가 흐르지 않을 수 있다. 따라서, 도 3의 화소(PXL)의 휘도는 제3 케이스(CASE3), 제4 케이스(CASE4) 등과 같이 표시부(110)의 부하와 무관하게, 일정하거나 목표 휘도와 같을 수 있다.
또한, 도 3의 화소(PXL)에 흐르는 구동 전류는, 상대적으로 높은 전압 레벨을 가지는 제1 전원전압(VDD)이 아닌, 기준 전압(VREF)에 의해 결정되므로, 표시 장치(100)의 소비 전력이 감소될 수 있다. 예를 들어, 7V의 제1 전원전압(VDD)을 기준으로 도 21의 화소(PXL_C)에 대한 데이터 신호의 전압 범위는 3V 내지 6.5V로 설정되나, 4.5V의 기준 전압(VREF)을 기준으로 도 3의 화소(PXL)에 대한 데이터 신호의 전압 범위는 1.5V 내지 4V로 설정될 수 있다. 따라서, 화소(PXL)에 데이터 신호를 제공하는 데이터 구동부(130)의 소비 전력이 감소될 수 있다.
도 3, 도 5, 도 21, 도 22, 및 도 28을 참조하면, 제1 박막 트랜지스터(M1) 및 제1 트랜지스터(T1)의 온-바이어스 관련된 구성들을 중심으로, 화소(PXL_C) 및 화소(PXL)가 간략하게 도시되었다.
도 22를 참조하여 설명한 제11 구간(P11)에서, 게이트-온 전압 레벨의 초기화 게이트 신호(GI)에 응답하여, 도 21의 화소(PXL_C)의 제4 박막 트랜지스터(M4)가 턴-온되고, 제1 노드(N1)에 제1 초기화 전압(VINIT)이 인가될 수 있다. 제6 박막 트랜지스터(M6) 및 제8 박막 트랜지스터(M8)는 게이트-오프 전압 레벨의 제2 발광 제어 신호(EM2)에 응답하여 턴-오프되고, 제1 박막 트랜지스터(M1)의 제1 전극은 플로팅(또는, 유동)될 수 있다. 이 경우, 제1 박막 트랜지스터(M1)의 제1 전극의 전압(Vs)(즉, 소스 전압)은 제1 기생 커패시터(Cse)와 제2 기생 커패시터(Cgs)에 의해 결정될 수 있다. 여기서, 제1 기생 커패시터(Cse)는 제1 박막 트랜지스터(M1)의 제1 전극과 제1 전원 라인(PL1) 사이에 형성되는 기생 커패시터이며, 제2 기생 커패시터(Cgs)는 제1 박막 트랜지스터(M1)의 게이트 전극 및 제1 박막 트랜지스터(M1)의 제1 전극 사이에 형성되는 기생 커패시터일 수 있다.
제1 박막 트랜지스터(M1)의 제1 전극 및 게이트 전극 사이에 걸리는 소스-게이트 전압은 제1 전원 라인(PL1)에 인가되는 제1 전원전압(VDD)과 제1 트랜지스터(T1)의 제1 전극의 전압(예를 들어, 제1 초기화 전압(VINIT))간의 차이(ΔVg) 및 제1 기생 커패시터(Cse)에 비례하고, 제2 기생 커패시터(Cgs)에 반비례할 수 있다(즉, “Vsg = Cse / Cgs × ΔVg”). 예를 들어, 제1 박막 트랜지스터(M1)의 소스-게이트 전압(Vsg)(또는, 온-바이어스 전압)은 약 -4V일 수 있다.
한편, 화소(PXL)의 제1 트랜지스터(T1)의 제1 전극은 제1 전원 라인(PL1)에 직접적으로 연결될 수 있다. 즉, 제1 트랜지스터(T1)의 제1 전극은 비플로팅(non-floating, 부동)이며, 제1 트랜지스터(T1)의 제1 전극의 전압(Vs)(즉, 소스 전압)은 제1 전원전압(VDD)과 같을 수 있다.
도 5를 참조하여 설명한 제1 구간(P1) 및 제3 구간(P3)에서, 게이트-온 전압 레벨의 초기화 게이트 신호(GI)에 응답하여, 제4 트랜지스터(T4)가 턴-온되고, 제1 노드(N1)에 제1 초기화 전압(VINIT)이 인가될 수 있다. 따라서, 제1 트랜지스터(T1)의 제1 전극 및 게이트 전극 사이에 걸리는 소스-게이트 전압(Vsg)은 제1 전원 라인(PL1)에 인가되는 제1 전원전압(VDD)과 제1 초기화 전압(VINIT) 간의 차이와 같을 수 있다(즉, “Vsg = VDD - VINIT). 예를 들어, 제1 트랜지스터(T1)의 소스-게이트 전압(Vsg)(또는, 온-바이어스 전압)은 약 -8V일 수 있다. 제1 트랜지스터(T1)의 온-바이어스 전압(또는, 온-바이어스 양)이 증가하는 경우, 스텝 효과가 개선되거나 향상될 수 있다.
즉, 화소(PXL)의 제1 트랜지스터(T1)의 제1 전극은 제1 전원 라인(PL1)에 직접적으로 연결되고 부동(non-floating)이므로, 제1 트랜지스터(T1)의 온-바이어스 전압(또는, 온-바이어스 양)이 증가되고, 스텝 효과가 개선되거나 향상될 수 있다.
도 29에는 표시 장치의 휘도 변화가 도시되었고, 도 30에는 제1 박막 트랜지스터(M1) 또는 제1 트랜지스터(T1)의 전압-전류 특성이 도시되었다.
도 3, 도 5, 도 13, 도 21, 도 22, 및 도 29를 참조하면, 도 3의 화소(PXL)(또는 도 21의 화소(PXL_C))를 포함하는 표시 장치(100)는 상호 다른 구동 주파수들을 가지고 구동되거나 영상을 표시할 수 있다. 즉, 표시 장치(100)는 가변 구동 주파수(또는, 가변화면재생빈도; VRR)를 가지고 구동될 수 있다. 예를 들어, 제5 케이스(CASE5)는 표시 장치(100)가 240Hz의 주파수(또는, 화면 재생률)로 구동되는 경우를 나타내고, 제6 케이스(CASE6)는 표시 장치(100)가 48Hz의 주파수(또는, 화면 재생률)로 구동되는 경우를 나타낼 수 있다. 이하에서는, 설명의 편의상 하나의 프레임은 480Hz의 주파수(예를 들어, 2ms)에 대응하는 서브 프레임들을 포함하는 것으로 가정한다.
하나의 프레임은 기입 구간(또는, Write Cycle) 및 홀드 구간(또는, Hold Cycle)을 포함할 수 있다. 기입 구간에 표시 장치(100)(또는, 화소(PXL))는 제1 모드(도 5 참고)로 동작하며, 홀드 구간에서 표시 장치(100)(또는, 화소(PXL))는 제2 모드(도 13 참고)로 동작할 수 있다. 즉, 기입 구간에서는 데이터 신호가 갱신되고, 홀드 구간에서는 데이터 신호가 갱신되지 않으며 기입 구간에서 기 갱신된 데이터 신호가 유지될 수 있다. 도 13을 참조하여 설명한 바와 같이, 홀드 구간에서는, 화소(PXL)에 대한 초기화 동작, 보상 동작, 및 기입 동작이 스킵될 수 있다.
도 29에 도시된 바와 같이, 화소(PXL)(또는, 화소(PXL_C))에 온-바이어스 전압이 인가된 경우, 예를 들어, 화소(PXL)에 도 11의 바이어스 전압(VBIAS)이 인가되는 경우(또는, 화소(PXL_C)에 도 25의 바이어스 전압이 인가되는 경우), 바이어스 전압에 대응하여 제1 트랜지스터(T1)(또는, 제1 박막 트랜지스터(M1))의 문턱전압(Vth)이 특정 방향으로 쉬프트될 수 있다. 예를 들어, 제1 트랜지스터(T1)(또는, 제1 박막 트랜지스터(M1))의 문턱전압(Vth)이 음의 방향으로 쉬프트될 수 있다(즉, Negative Shift; Nega-Shift). 화소(PXL)(또는, 화소(PXL_C))가 발광하는 경우, 발광시 화소(PXLA)의 제1 트랜지스터(T1)의 소스-게이트 전압에 대응하여 제1 트랜지스터(T1)(또는, 제1 박막 트랜지스터(M1))의 문턱전압(Vth)이 다른 방향으로 쉬프트될 수 있다. 예를 들어, 발광하는 화소(PXL)의 제1 트랜지스터(T1)(또는, 제1 박막 트랜지스터(M1))의 문턱전압(Vth)은 양의 방향으로 쉬프트될 수 있다(즉, Vth recovery). 이 경우, 제1 트랜지스터(T1)의 소스-게이트 전압에 대응하는 구동 전류(Ids)의 값이 증가하고, 구동 전류(Ids)에 대응하여 화소(PXL)의 휘도가 높아질 수 있다.
도 29에 도시된 홀드 구간(또는, 제2 모드)에서 바이어스 전압(VBIAS)이 화소(PXL)에 인가되지 않는 경우, 화소(PXL)의 제1 트랜지스터(T1)의 전압-전류 특성은 초기화되지 못하고, 홀드 구간에서 화소(PXL)의 휘도는 기입 구간에서 화소(PXL)의 휘도(즉, 제1 트랜지스터(T1)의 전압-전류 특성이 초기화된 경우의 휘도)보다 높게 나타날 수 있다. 제5 케이스(CASE5)에 따라 표시 장치(100)가 240Hz의 주파수로 구동하는 경우, 기입 구간과 홀드 구간(바이어스 전압(VBIAS)이 화소(PXL)에 인가되지 않는 홀드 구간)이 교번하면서 휘도가 2개의 서브 프레임들을 주기로 변하면서, 플리커 현상이 발생할 수 있다. 특히, 제6 케이스(CASE6)에 따라 표시 장치(100)가 48Hz의 주파수로 구동하는 경우, 홀드 구간(바이어스 전압(VBIAS)이 화소(PXL)에 인가되지 않는 홀드 구간)이 9개의 서브 프레임들동안 지속되면서 휘도가 지속적으로 상승하고, 휘도 변화가 사용자에게 시인될 수 있다.
이러한 휘도 변화(또는, 플리커 현상)이 사용자에게 시인되지 않도록, 본 발명의 실시예들에 따른 표시 장치(100)는 홀드 구간(또는, 제2 모드)에서 바이어스 전압(VBIAS)을 화소(PXL)에 인가할 수 있다(도 13 참고). 기입 구간뿐만 아니라 홀드 구간에서도 제1 트랜지스터(T1)의 전압-전류 특성이 바이어스 전압(VBIAS)에 의해 초기화되므로, 기입 구간 및 홀드 구간에서 휘도는 실질적으로 동일하게 나타날 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치는, 보상 동작과 데이터 기입 동작을 분리하고, 제3 트랜지스터(T3)의 액티브층에 고정된 전압(예를 들어, 제1 전원전압(VDD))을 인가하여 제3 트랜지스터(T3)의 커패시터 성분을 일정하게 유지하며, 제1 트랜지스터(T1)에 인가되는 온-바이어스 전압(또는, 온-바이어스 양)을 일정하게 유지하고, 커패시터를 이용하여 데이터 신호의 변화량만을 제1 트랜지스터(T1)의 게이트 전극에 기입하며, 전류가 흐르지 않는 기준 전압(VREF)을 이용하여 구동 전류의 전류량을 제어하고, 제1 전원전압(VDD)을 이용하여 제1 트랜지스터(T1)의 온-바이어스 전압(또는, 온-바이어스 양)을 증가시키며, 기입 구간 및 홀드 구간에서 바이어스 전압(VBIAS)을 인가할 수 있다. 이를 통해, 표시 장치(100)는 화소(PXL)에 대한 보상 동작을 충분히/정확히 수행하면서도, 고속 구동이 가능하며, 또한, 주파수를 가변시키면서 구동시에 발생할 수 있는 휘도 변화 또는 플리커 현상을 방지할 수 있다.
도 31 내지 도 38은 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도들이다.
도 1 내지 도 3, 및 도 31 내지 도 38을 참조하면, 트랜지스터들(T1~T9)의 일부 연결 구성을 제외하고, 도 31 내지 도 38의 화소들(PXL_1~PXL_8) 각각은 도 3의 화소(PXL)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 3 및 도 31을 참조하면, 화소(PXL_1)의 제3 전원 라인(PL3)에는 기준 전압(VREF) 대신에 제1 전원전압(VDD)이 인가될 수도 있다.
또한, 제9 트랜지스터(T9)의 게이트 전극은 제1 바이어스 제어 라인(EBL1i)에 연결되고, 제7 트랜지스터(T7)의 게이트 전극은 제2 바이어스 제어 라인(EBL2i)에 연결될 수 있다. 제1 바이어스 제어 라인(EBL1i) 및 제2 바이어스 제어 라인(EBL2i)은 도 3의 바이어스 제어 라인(EBLi)에 대응하나, 제2 바이어스 제어 라인(EBL2i)은 제1 바이어스 제어 라인(EBL1i)과 다를 수 있다. 제9 트랜지스터(T9)는 제1 바이어스 제어 라인(EBL1i)에 인가된 제1 바이어스 제어 신호(EB1)에 응답하여 동작하고, 제7 트랜지스터(T7)는 제2 바이어스 제어 라인(EBL2i)에 인가된 제2 바이어스 제어 신호(EB2)에 응답하여 동작할 수 있다. 제1 바이어스 제어 신호(EB1) 및 제2 바이어스 제어 신호(EB2)는 도 5의 바이어스 제어 신호(EB)에 대응하나, 제1 바이어스 제어 신호(EB1) 및 제2 바이어스 제어 신호(EB2)(또는, 이들의 파형 및/또는 인가 타이밍)은 상호 다를 수 있다.
도 31의 실시예 는 도 32 내지 도 38의 실시예들에도 적어도 부분적으로 적용될 수 있다.
도 3 및 도 32를 참조하면, 화소(PXL_2)의 제7 트랜지스터(T7)의 제1 전극은 제4 전원 라인(PL4)에 연결될 수도 있다. 이 경우, 도 3의 제5 전원 라인(PL5)은 생략될 수도 있다.
도 3 및 도 33을 참조하면, 화소(PXL_3)는 도 3의 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)를 포함하지 않을 수도 있다. 예를 들어, 표시 장치(100, 도 1 참고)가 가변 구동 주파수를 이용하지 않는 경우, 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)가 생략될 수도 있다.
도 3 및 도 34를 참조하면, 화소(PXL_4)의 제7 트랜지스터(T7)의 제1 전극은 제4 전원 라인(PL4)에 연결될 수도 있다. 도 3의 제5 전원 라인(PL5), 제8 트랜지스터(T8), 및 제9 트랜지스터(T9)가 생략될 수도 있다.
도 3 및 도 35를 참조하면, 화소(PXL_5)의 제5 트랜지스터(T5)의 제2 전극은 제2 노드(N2)에 연결될 수도 있다. 제5 트랜지스터(T5)가 턴-온된 경우, 기준 전압(VREF) 대신에 제1 전원전압(VDD)이 제4 노드(N4)에 인가될 수 있다. 즉, 도 7 및 도 9를 참조하여 설명한 보상 동작시 제4 노드(N4)가 제1 전원전압(VDD)에 의해 초기화될 수도 있다.
도 3, 도 35, 및 도 36을 참조하면, 화소(PXL_6)의 제7 트랜지스터(T7)의 제1 전극은 제4 전원 라인(PL4)에 연결될 수도 있다. 이 경우, 도 3의 제5 전원 라인(PL5)은 생략될 수도 있다.
도 3, 도 35, 및 도 37을 참조하면, 화소(PXL_7)는 도 3의 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)를 포함하지 않을 수도 있다.
도 3, 도 37, 및 도 38을 참조하면, 화소(PXL_8)의 제7 트랜지스터(T7)의 제1 전극은 제4 전원 라인(PL4)에 연결될 수도 있다.
상술한 바와 같이, 화소들(PXL_1~PXL_8)의 일부 구성은 다양하게 변경되거나 생략될 수 있다.
도 39는 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다. 도 40은 제1 모드에서 도 39의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다. 도 41은 제2 모드에서 도 39의 화소에 제공되는 신호들의 일 예를 나타내는 파형도이다.
도 21, 도 22, 및 도 39 내지 도 41을 참조하면, 제5 박막 트랜지스터(M5)를 제외하고, 도 39의 화소(PXL_9)는 도 21의 화소(PXL_C)와 실질적으로 동일하거나 유사할 수 있다. 또한, 제1 발광 제어 신호(EM1)를 제외하고, 도 40 및 도 41의 신호들은 도 22를 참조하여 설명하였다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
화소(PXL_9)의 제5 박막 트랜지스터(M5)의 게이트 전극은 제1 발광 제어 라인(EML1i)에 연결될 수 있다. 제5 박막 트랜지스터(M5)는 제1 발광 제어 라인(EML1i)으로 게이트-오프 전압 레벨의 제1 발광 제어 신호(EM1)가 공급될 때 턴-오프되고, 제1 발광 제어 라인(EML1i)으로 게이트-온 전압 레벨의 제2 발광 제어 신호가 공급될 때 턴-온될 수 있다.
도 40 및 도 41에 도시된 바와 같이, 제12 구간(P12) 및 제13 구간(P13)에서 제1 발광 제어 신호(EM1)는 게이트-오프 전압 레벨을 가지며, 나머지 구간(예를 들어, 제11 구간(P11) 및 제14 구간(P14))에서 제1 발광 제어 신호(EM1)는 게이트-온 전압 레벨을 가질 수 있다.
제1 모드의 제11 구간(P11)에서 게이트-온 전압 레벨의 제1 발광 제어 신호(EM1)에 응답하여 제5 박막 트랜지스터(M5)가 턴-온되고, 제1 트랜지스터(T1)의 제1 전극에는 제1 전원전압(VDD)이 인가될 수 있다. 도 28을 참조하여 설명한 바와 유사하게, 화소(PXL_9)의 제1 박막 트랜지스터(M1)의 제1 전극은 제1 전원 라인(PL1)에 직접적으로 연결되고 부동(non-floating)이므로, 제1 박막 트랜지스터(M1)의 온-바이어스 전압(또는, 온-바이어스 양)이 증가되고, 스텝 효과가 개선되거나 향상될 수 있다.
제1 모드의 제12 구간(P12)에서 게이트-오프 전압 레벨의 제1 발광 제어 신호(EM1)에 응답하여 제5 박막 트랜지스터(M5)가 턴-오프될 수 있다. 따라서, 쓰기 게이트 신호(GW)에 응답하여 제1 박막 트랜지스터(M1)의 제1 전극에 전달되는 데이터 신호가 제1 전원전압(VDD)과 충돌(또는, 단락(short))되는 것이 방지될 수 있다. 즉, 제1 모드의 제12 구간(P12)에서 데이터 기입 동작(및 보상 동작)이 정상적으로 수행될 수 있다.
제2 모드에서, 초기화 동작, 보상 동작, 및 기입 동작이 스킵될 수 있다. 이를 위해, 제2 모드의 비발광 구간에서, 초기화 게이트 신호(GI), 보상 게이트 신호(GC), 및 쓰기 게이트 신호(GW)는 게이트-오프 전압 레벨로 유지될 수 있다.
상술한 바와 같이, 화소(PXL_9)에 대한 초기화 동작시, 화소(PXL_9)의 제1 박막 트랜지스터(M1)의 제1 전극을 제1 전원 라인(PL1)에 연결시킴으로써, 제1 박막 트랜지스터(M1)의 온-바이어스 전압(또는, 온-바이어스 양)이 증가되고, 스텝 효과가 개선되거나 향상될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치
110: 표시부
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 제어부
150: 발광 구동부
CHOLD: 홀드 커패시터
CST: 스토리지 커패시터
GCL: 보상 게이트 라인
GIL: 초기화 게이트 라인
GWL: 쓰기 게이트 라인
EML: 발광 제어 라인
EBL: 바이어스 제어 라인
M: 박막 트랜지스터
PL: 전원 라인
PXL: 화소
T: 트랜지스터

Claims (28)

  1. 화소를 포함하고, 상기 화소는,
    제1 노드에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 제4 노드 사이에 형성되는 제1 커패시터;
    상기 제4 노드와 제1 전원 라인 사이에 형성되는 제2 커패시터;
    제1 게이트 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 제4 노드에 전기적으로 연결되는 제2 전극을 포함하는 제2 트랜지스터;
    제4 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 전원 라인에 전기적으로 연결되는 제1 전극, 및 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제8 트랜지스터;
    제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제2 노드에 전기적으로 연결되는 제1 전극, 및 바이어스 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제9 트랜지스터;
    제5 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 및 제5 노드에 전기적으로 연결되는 제2 전극을 포함하는 제6 트랜지스터; 및
    상기 제5 노드 및 제2 전원 라인 사이에 전기적으로 연결되는 발광 소자를 포함하고,
    상기 제5 게이트 라인은 상기 제4 게이트 라인과 다른, 표시 장치.
  2. 제1 항에 있어서,
    제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 상기 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제3 트랜지스터; 및
    제2 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제4 트랜지스터를 더 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 제3 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는, 표시 장치.
  4. 제3 항에 있어서, 상기 제1 전원 라인 및 상기 제3 전원 라인에는 상호 동일하거나 상이한 전원전압들이 제공되는, 표시 장치.
  5. 제3 항에 있어서,
    상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
  6. 제3 항에 있어서, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 중 적어도 하나는 직렬 연결된 복수의 서브 트랜지스터들을 포함하는 듀얼 게이트 트랜지스터로 구현되는, 표시 장치.
  7. 제3 항에 있어서,
    게이트 구동부를 더 포함하고,
    상기 게이트 구동부는, 하나의 프레임의 비발광 구간에서 상기 제2 게이트 라인 및 상기 제3 게이트 라인에 상기 게이트 구동부는 게이트-온 전압을 교번하여 제공하되, 상기 비발광 구간에서 상기 제3 게이트 라인에 상기 게이트-온 전압을 2회 이상 제공하는, 표시 장치.
  8. 제7 항에 있어서, 상기 비발광 구간은 상호 중첩하지 않으며 순차적으로 배열된 제1 구간, 제2 구간, 제3 구간, 제4 구간, 제5 구간, 및 제6 구간을 포함하며,
    상기 게이트 구동부는,
    상기 비발광 구간에서 게이트-오프 전압의 제2 발광 제어 신호를 상기 제5 게이트 라인에 제공하고,
    상기 제2 구간 및 제4 구간 각각에서 게이트-온 전압의 펄스를 가지는 보상 게이트 신호를 상기 제3 게이트 라인에 제공하며,
    상기 제3 구간에서 상기 게이트-온 전압의 펄스를 가지는 초기화 게이트 신호를 상기 제2 게이트 라인에 제공하고,
    상기 제5 구간에 상기 게이트-온 전압의 펄스를 가지는 쓰기 게이트 신호를 상기 제1 게이트 라인에 제공하는, 표시 장치.
  9. 제8 항에 있어서, 상기 게이트 구동부는, 상기 제1 구간에서 상기 게이트-온 전압의 펄스를 가지는 상기 초기화 게이트 신호를 상기 제2 게이트 라인에 제공하는, 표시 장치.
  10. 제8 항에 있어서, 상기 보상 게이트 신호의 펄스폭 및 상기 초기화 게이트 신호의 펄스폭은 동일하며,
    상기 쓰기 게이트 신호의 펄스폭은 상기 보상 게이트 신호의 펄스폭보다 작은, 표시 장치.
  11. 제8 항에 있어서, 상기 게이트 구동부는,
    상기 제1 구간 내지 상기 제4 구간에서 상기 게이트-온 전압의 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공하고,
    상기 제5 구간 및 상기 제6 구간에서 상기 게이트-오프 전압의 상기 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공하는, 표시 장치.
  12. 제11 항에 있어서, 상기 게이트 구동부는, 상기 제6 구간에서 상기 게이트-온 전압의 펄스를 가지는 바이어스 제어 신호를 상기 제6 게이트 라인에 제공하는, 표시 장치.
  13. 제12 항에 있어서, 상기 바이어스 제어 신호의 펄스폭은 상기 쓰기 게이트 신호의 펄스폭보다 큰, 표시 장치.
  14. 제12 항에 있어서, 상기 제6 구간에서 상기 바이어스 제어 신호는 복수 개의 펄스들을 가지는, 표시 장치.
  15. 제8 항에 있어서, 상기 쓰기 게이트 신호의 펄스폭은 1 수평시간보다 큰, 표시 장치.
  16. 제8 항에 있어서, 상기 보상 게이트 신호의 펄스폭 및 상기 초기화 게이트 신호의 펄스폭은 상호 다른, 표시 장치.
  17. 제3 항에 있어서,
    상기 제6 게이트 라인과 다른 바이패스 제어 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
  18. 제3 항에 있어서,
    상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 상기 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
  19. 제2 항에 있어서,
    상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
  21. 제19 항에 있어서,
    상기 제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 상기 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
  22. 화소를 포함하고, 상기 화소는,
    제1 노드에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 제4 노드 사이에 형성되는 제1 커패시터;
    상기 제4 노드와 제1 전원 라인 사이에 형성되는 제2 커패시터;
    제1 게이트 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 제4 노드에 전기적으로 연결되는 제2 전극을 포함하는 제2 트랜지스터;
    제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 상기 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제3 트랜지스터;
    제2 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제4 트랜지스터;
    제5 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 및 제5 노드에 전기적으로 연결되는 제2 전극을 포함하는 발광 트랜지스터;
    바이패스 제어 라인에 전기적으로 연결되는 게이트 전극, 상기 제5 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터; 및
    상기 제5 노드 및 제2 전원 라인 사이에 전기적으로 연결되는 발광 소자를 포함하고,
    상기 제2 초기화 전원 라인은 상기 제1 초기화 전원 라인과 다른, 표시 장치.
  23. 제22 항에 있어서,
    상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 제3 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는, 표시 장치.
  24. 제23 항에 있어서, 상기 제1 전원 라인 및 상기 제3 전원 라인에는 상호 동일하거나 상이한 전원전압들이 제공되는, 표시 장치.
  25. 제22 항에 있어서,
    상기 제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제4 노드에 전기적으로 연결되는 제1 전극, 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제5 트랜지스터를 더 포함하는, 표시 장치.
  26. 화소를 포함하고, 상기 화소는,
    제1 노드에 전기적으로 연결되는 게이트 전극, 제2 노드에 전기적으로 연결되는 제1 전극, 및 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드와 제1 전원 라인 사이에 형성되는 제1 커패시터;
    제1 게이트 라인에 전기적으로 연결되는 게이트 전극, 데이터 라인에 전기적으로 연결되는 제1 전극, 및 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제2 트랜지스터;
    제3 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 상기 제3 노드에 전기적으로 연결되는 제2 전극을 포함하는 제3 트랜지스터;
    제2 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 노드에 전기적으로 연결되는 제1 전극, 및 제1 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제4 트랜지스터;
    제4 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제1 전원 라인에 전기적으로 연결되는 제1 전극, 및 상기 제2 노드에 전기적으로 연결되는 제2 전극을 포함하는 제8 트랜지스터;
    제5 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 및 제5 노드에 전기적으로 연결되는 제2 전극을 포함하는 제6 트랜지스터; 및
    상기 제5 노드 및 제2 전원 라인 사이에 전기적으로 연결되는 발광 소자를 포함하고,
    상기 제5 게이트 라인은 상기 제4 게이트 라인과 다른, 표시 장치.
  27. 제26 항에 있어서,
    제6 게이트 라인에 전기적으로 연결되는 게이트 전극, 상기 제3 노드에 전기적으로 연결되는 제1 전극, 제2 초기화 전원 라인에 전기적으로 연결되는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하는, 표시 장치.
  28. 제26 항에 있어서,
    게이트 구동부를 더 포함하고,
    하나의 프레임의 비발광 구간은 상호 중첩하지 않으며 순차적으로 배열된 제1 구간, 제2 구간, 및 제3 구간을 포함하며,
    상기 게이트 구동부는,
    상기 비발광 구간에서 게이트-오프 전압의 제2 발광 제어 신호를 상기 제5 게이트 라인에 제공하고,
    상기 제1 구간에서, 게이트-온 전압의 펄스를 가지는 초기화 게이트 신호를 상기 제2 게이트 라인에 제공하며, 상기 게이트-온 전압을 가지는 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공하고,
    상기 제2 구간에서, 상기 게이트-온 전압의 펄스를 가지는 보상 게이트 신호를 상기 제3 게이트 라인에 제공하며, 상기 게이트-온 전압의 펄스를 가지는 쓰기 게이트 신호를 상기 제1 게이트 라인에 제공하고, 상기 게이트-오프 전압의 상기 제1 발광 제어 신호를 상기 제4 게이트 라인에 제공하는, 표시 장치.
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