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KR20230126251A - 표시 장치 - Google Patents

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KR20230126251A
KR20230126251A KR1020220022382A KR20220022382A KR20230126251A KR 20230126251 A KR20230126251 A KR 20230126251A KR 1020220022382 A KR1020220022382 A KR 1020220022382A KR 20220022382 A KR20220022382 A KR 20220022382A KR 20230126251 A KR20230126251 A KR 20230126251A
Authority
KR
South Korea
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region
light
pixel
light emitting
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020220022382A
Other languages
English (en)
Inventor
손선권
신동희
차나현
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220022382A priority Critical patent/KR20230126251A/ko
Priority to US18/062,809 priority patent/US12100329B2/en
Priority to CN202310146948.7A priority patent/CN116632024A/zh
Publication of KR20230126251A publication Critical patent/KR20230126251A/ko
Priority to US18/893,954 priority patent/US20250014493A1/en
Pending legal-status Critical Current

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Abstract

표시 장치가 제공된다. 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 화소의 열 방향에 인접하고 제2 발광 영역을 포함하는 제2 화소; 상기 제1 화소 및 상기 제2 화소와 각각 중첩하는 트랜지스터 영역; 및 상기 트랜지스터 영역의 상기 열 방향과 교차하는 행 방향에 인접한 광투과 영역을 포함하고, 상기 제1 발광 영역 및 상기 제2 발광 영역은 각각 상기 트랜지스터 영역과 연결된다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
형광물질로 무기물 반도체를 이용하는 무기 발광 다이오드는 고온의 환경에서도 내구성을 가지며, 유기 발광 다이오드에 비해 청색 광의 효율이 높은 장점이 있다. 또한, 기존의 무기 발광 다이오드 소자의 한계로 지적되었던 제조 공정에 있어서도, 유전영동(Dielectrophoresis, DEP)법을 이용한 전사방법이 개발되었다. 이에 유기 발광 다이오드에 비해 내구성 및 효율이 우수한 무기 발광 다이오드에 대한 연구가 지속되고 있다.
본 발명이 해결하고자 하는 과제는 인접한 화소들의 광투과 영역들이 병합된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 화소의 열 방향에 인접하고 제2 발광 영역을 포함하는 제2 화소; 상기 제1 화소 및 상기 제2 화소와 각각 중첩하는 트랜지스터 영역; 및 상기 트랜지스터 영역의 상기 열 방향과 교차하는 행 방향에 인접한 광투과 영역을 포함하고, 상기 제1 발광 영역 및 상기 제2 발광 영역은 각각 상기 트랜지스터 영역과 연결된다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 발광 영역을 포함하는 제1 화소; 상기 제1 화소의 열 방향에 인접하고 제2 발광 영역을 포함하는 제2 화소; 상기 제1 발광 영역과 중첩하는 제1-1 트랜지스터 영역 및 상기 제2 발광 영역과 중첩하는 제1-2 트랜지스터 영역을 포함하는 제1 트랜지스터 영역; 및 상기 제1 트랜지스터 영역의 상기 열 방향과 교차하는 행 방향에 인접한 제1 광투과 영역을 포함하고, 상기 제1 광투과 영역은 상기 열 방향에 인접하고 이격 공간을 사이에 두고 이격된 제1-1 광투과 영역, 및 제1-2 광투과 영역을 포함하고, 상기 제1 화소는 상기 제1 광투과 영역의 일부, 상기 제2 광투과 영역의 일부, 및 상기 제1-1 트랜지스터 영역을 더 포함하고, 상기 제2 화소는 상기 제2 광투과 영역의 다른 일부, 및 상기 제1-2 트랜지스터 영역을 더 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 인접한 화소들의 광투과 영역들이 병합될 수 있다. 이에, 광 투과율을 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 도 1에 따른 제1 화소 및 제2 화소들을 상세히 보여주는 평면도이다.
도 4는 일 실시예에 따른 일 화소의 등가 회로도이다.
도 5는 도 3의 A 영역을 확대한 평면도이다.
도 6은 제1 광투과 영역과 제2 광투과 영역 사이를 지나는 적어도 하나의 배선을 보여주는 평면도이다.
도 7은 일 실시예에 따른 표시 장치의 예시적인 단면도이다.
도 8은 도 7의 B 영역을 확대한 단면도이다.
도 9는 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 10은 다른 실시예에 따른 제1 화소, 제2 화소, 제3 화소, 및 제4 화소를 상세히 보여주는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1는 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
본 명세서에서, “상부”, “탑”, “상면”은 표시 장치(10)를 기준으로 상부 방향, 즉 제3 방향(DR3)의 일 방향을 가리키고, “하부”, “바텀”, “하면”은 제3 방향(DR3)의 타 방향을 가리킨다. 또한, “좌”, “우”, “상”, “하”는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 가리킨다. 예를 들어, “좌”는 제1 방향(DR1)의 일 방향, “우”는 제1 방향(DR1)의 타 방향, “상”은 제2 방향(DR2)의 일 방향, “하”는 제2 방향(DR2)의 타 방향을 가리킨다.
도 1를 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(30)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 복수의 배선은 스캔 배선(SCL), 센싱 배선(SSL), 데이터 배선(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
스캔 배선(SCL)과 센싱 배선(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 배선(SCL)과 센싱 배선(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 표시 영역(DPA)의 제1 방향(DR1) 일 측에 배치될 수 있지만, 이에 제한되지 않는다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 패드(WPD_CW)를 형성하여 외부 장치와 연결될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
데이터 배선(DTL)과 초기화 전압 배선(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 배선(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)도 제2 방향(DR2)으로 연장되는 부분과, 이와 연결되어 제1 방향(DR1)으로 연장되는 부분을 포함할 수 있다. 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 메쉬(Mesh) 구조를 가질 수 있으나 이에 제한되는 것은 아니다. 도면에 도시되지 않았으나, 표시 장치(10)의 각 화소(PX)들은 적어도 하나의 데이터 배선(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL) 및 제2 전압 배선(VSL)에 접속될 수 있다.
데이터 배선(DTL), 초기화 전압 배선(VIL), 제1 전압 배선(VDL)과 제2 전압 배선(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 배선(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 표시 영역(DPA)의 제2 방향(DR2) 일 측에 패드 영역(PDA)에 배치되고, 초기화 전압 배선(VIL)의 배선 패드(WPD_Vint, 이하, '초기화 전압 패드'), 제1 전압 배선(VDL)의 배선 패드(WPD_VDD, 이하 제1 전원 패드') 및 제2 전압 배선(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전원 패드')는 표시 영역(DPA)의 제2 방향(DR2) 타 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_Vint), 제1 전원 패드(WPD_VDD) 및 제2 전원 패드(WPD_VSS)가 모두 동일한 영역, 예컨대 표시 영역(DPA)의 상측에 위치한 비표시 영역(NDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따르면, 표시 장치(10)의 화소(PX)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 3은 도 1에 따른 제1 화소 및 제2 화소들을 상세히 보여주는 평면도이다.
도 3을 참조하면, 일 실시예에 따른 화소(PX)는 제1 발광 영역(EA1)을 포함하는 제1 화소(PXa), 제1 화소(PXa)의 열 방향(도 3의 제1 방향(DR1))에 인접하고 제2 발광 영역(EA2)을 포함하는 제2 화소(PXb)를 포함할 수 있다.
제1 화소(PXa)와 제2 화소(PXb)는 열 방향을 따라 반복 배치될 수 있다. 나아가, 열 방향을 따라 반복 배치된 제1 화소(PXa)와 제2 화소(PXb)의 배열은 행 방향(도 3의 제2 방향(DR2))을 따라 반복 배치될 수 있다.
일 실시예에 따른 표시 장치는, 제1 화소(PXa) 및 제2 화소(PXb)와 각각 중첩하는 트랜지스터 영역(TRA), 및 트랜지스터 영역(TRA)의 행 방향에 인접한 광투과 영역(TA1, TA2)을 더 포함할 수 있다. 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)은 각각 트랜지스터 영역(TRA)과 연결될 수 있다.
트랜지스터 영역(TRA)은 제1 발광 영역(EA1) 및 제2 발광 영역(EA2)과 각각 중첩할 수 있다. 도 3에 도시된 바와 같이, 제1 발광 영역(EA1)은 트랜지스터 영역(TRA)의 제1 방향(DR1) 타측 단부와 중첩하고, 제2 발광 영역(EA2)은 트랜지스터 영역(TRA)의 제1 방향(DR1) 일측 단부와 중첩할 수 있다.
각 화소(PXa, PAb)의 발광 영역(EA1, EA2)은 각각 화소 정의막에 의해 정의되는 특정 색의 발광 영역들을 포함할 수 있고, 특정 색의 발광 영역들을 통해 소정의 피크 파장을 갖는 광을 방출할 수 있다. 상기 특정 색의 발광 영역들은 적색 발광 영역, 녹색 발광 영역, 및 청색 발광 영역을 포함할 수 있다.
상기 적색 발광 영역은 제1 색의 광을 방출할 수 있고, 상기 녹색 발광 영역은 제2 색의 광을 방출할 수 있으며, 상기 청색 발광 영역은 제3 색의 광을 방출할 수 있다. 예를 들어, 제1 색의 광은 610nm 내지 650nm 범위의 피크 파장을 갖는 적색 광일 수 있고, 제2 색의 광은 510nm 내지 550nm 범위의 피크 파장을 갖는 녹색 광일 수 있으며, 제3 색의 광은 440nm 내지 480nm 범위의 피크 파장을 갖는 청색 광일 수 있으나, 이에 한정되지 않는다.
상기 발광 영역은 인접한 상기 특정 색의 발광 영역들의 사이에 위치하는 발광 영역 간 차광 영역을 포함할 수 있다. 예를 들어, 발광 영역 간 차광 영역은 상기 특정 색의 발광 영역들을 둘러쌀 수 있다.
한편, 광투과 영역(TA1, TA2)은 상기 열 방향에 인접한 제1 광투과 영역(TA1), 및 제2 광투과 영역(TA2)을 포함할 수 있다.
제1 광투과 영역(TA1)과 제2 광투과 영역(TA2)은 이격 공간을 사이에 두고 이격될 수 있다.
상술한 제1 화소(PXa)는 제1 광투과 영역(TA1)의 일부, 및 제2 광투과 영역(TA2)의 일부를 더 포함할 수 있다.
제2 화소(PXb)는 제2 광투과 영역(TA2)의 다른 일부를 포함할 수 있다. 상술한 제1 광투과 영역(TA1)과 제2 광투과 영역(TA3) 사이의 이격 공간은 제1 화소(PXa)에 배치될 수 있다. 즉, 제1 화소(PXa)는 상기 이격 공간을 포함할 수 있다.
상술한 바와 같이, 제1 화소(PXa)와 제2 화소(PXb)는 상기 열 방향을 따라 반복 배치되고, 제1 발광 영역(EA1)은 트랜지스터 영역(TRA)의 제1 방향(DR1) 타측 단부와 중첩하고, 제2 발광 영역(EA2)은 트랜지스터 영역(TRA)의 제1 방향(DR1) 일측 단부와 중첩함으로써, 도 3에 도시된 바와 같이, 상기 열 방향을 따라 반복 배치된 제1 화소(PXa)와 제2 화소(PXb)들의 발광 영역(EA1, EA2) 사이의 이격 거리(d, 또는 피치)들이 모두 동일하게 설계될 수 있다.
도 4는 일 실시예에 따른 일 화소의 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(10)의 각 제1 화소(PXa)는 발광 다이오드(EL) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 다이오드(EL)는 구동 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 구동 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 배선(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VSL)에 연결될 수 있다. 또한, 발광 다이오드(EL)의 타 단은 제2 트랜지스터(T2)의 소스 전극에 연결될 수 있다.
구동 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 구동 트랜지스터(T1)는 발광 다이오드(EL)의 구동시킬 수 있다. 구동 트랜지스터(T1)의 게이트 전극은 제1 스위칭 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(T2)는 스캔 배선(SCL)의 스캔 신호에 의해 턴-온되어 데이터 배선(DTL; DTLk, DTLk+1)을 구동 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(T2)의 게이트 전극은 스캔 배선(SCL)에 연결되고, 소스 전극은 구동 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 제k 데이터 배선(DTLk, k는 1 이상의 정수)에 연결될 수 있다.
제2 스위칭 트랜지스터(T3)는 센싱 배선(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 다이오드(EL)의 일 단에 연결시킨다. 제2 스위칭 트랜지스터(T3)의 게이트 전극은 센싱 배선(SSL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 다이오드(EL)의 일 단 또는 구동 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 5는 도 3의 A 영역을 확대한 평면도이다. 도 6은 제1 광투과 영역과 제2 광투과 영역 사이를 지나는 적어도 하나의 배선을 보여주는 평면도이다.
도 5 및 도 6을 참조하면, 트랜지스터 영역(TRA)은 제1 발광 영역(EA1)과 중첩하는 제1 트랜지스터 영역(TRAa) 및 제2 발광 영역(EA2)과 중첩하는 제2 트랜지스터 영역(TRAb)을 포함할 수 있다. 제1 발광 영역(EA1)과 제1 트랜지스터 영역(TRAa) 간의 중첩 면적은 제2 발광 영역(EA2)과 제2 트랜지스터 영역(TRAb) 간의 중첩 면적과 동일할 수 있다.
제1 트랜지스터 영역(TRAa)은 제1 발광 영역(EA1)과 전기적으로 연결된 복수의 제1 트랜지스터들(도 4의 T1~T3)을 포함하고, 제2 트랜지스터 영역(TRAb)은 제2 발광 영역(EA2)과 전기적으로 연결된 복수의 제2 트랜지스터들(도 4의 T1~T3)을 포함할 수 있다. 제1 트랜지스터 영역(TRAa)과 제2 트랜지스터 영역(TRAb)은 상기 열 방향을 따라 대칭 형상을 가질 수 있다.
한편, 트랜지스터 영역(TRA)에는 상기 행 방향(도 6의 제2 방향(DR2))을 따라 연장된 적어도 하나의 라인(RL1, RL2)이 배치되고, 적어도 하나의 라인(RL1, RL2)은 상기 이격 공간에 배치될 수 있다.
도 6에 도시된 바와 같이, 적어도 하나의 라인(RL1, RL2)은 제1 트랜지스터 영역(TRAa)의 상기 제1 트랜지스터 및 제2 트랜지스터 영역(TRAb)의 상기 제2 트랜지스터와 각각 연결될 수 있다.
적어도 하나의 라인(RL1, RL2)은 예를 들어, 도 2의 스캔 라인(SCL), 센싱 라인(SSL), 및 전원 라인(VSL, VDL) 중 어느 하나일 수 있다. 예를 들어, 제1 라인(RL1)은 스캔 라인(SCL), 또는 센싱 라인(SSL)을 포함하고, 제2 라인(RL2)은 전원 라인(VSL, VDL)을 포함할 수 있다. 몇몇 실시예에서, 스캔 라인(SCL)과 센싱 라인(SSL)은 통합될 수도 있다.
일 실시예에 의하면, 제1 발광 영역(EA1)과 제1 트랜지스터 영역(TRAa) 간의 중첩 면적은 제2 발광 영역(EA2)과 제2 트랜지스터 영역(TRAb) 간의 중첩 면적과 동일하고, 제1 트랜지스터 영역(TRAa)과 제2 트랜지스터 영역(TRAb)은 상기 열 방향을 따라 대칭 형상을 가지며, 트랜지스터 영역(TRA)에는 상기 행 방향(도 6의 제2 방향(DR2))을 따라 연장된 적어도 하나의 라인(RL1, RL2)이 배치되고, 적어도 하나의 라인(RL1, RL2)은 상기 이격 공간에 배치되는 화소 구조를 가짐으로써, 각각 일체화된 제1 광투과 영역(TA1) 및 일체화된 제2 광투과 영역(TA2)의 면적을 크게 확보할 수 있다. 나아가, 각각의 광투과 영역(TA1, TA2)은 후술할 도 7의 표시 장치의 어떠한 배선과도 중첩하지 않기 때문에, 광투과 손실을 크게 줄일 수 있다는 이점이 있다.
도 7은 일 실시예에 따른 표시 장치의 예시적인 단면도이다. 도 8은 도 7의 B 영역을 확대한 단면도이다. 도 9는 일 실시예에 따른 발광 소자를 나타내는 도면이다.
도 7 내지 도 9를 참조하면, 표시 장치(10)는 기판부(SUB), 기판부(SUB), 및 표시 영역(도 1의 DPA)에 배치된 기판부(SUB) 상의 표시 소자층(DEP)을 포함할 수 있다.
기판부(SUB)는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 절연 물질은 예를 들어, 폴리 이미드(PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
표시 소자층(DEP)은 차광 패턴(BML), 버퍼층(BF), 박막 트랜지스터층, 게이트 절연층(GI), 제1 절연층(ILD), 연결 전극(CNE), 제2 절연층(PVX), 발광 소자층(VIA, AE, CE, QPAS1, ED, CTE1, CTE2, QPAS2), 파장 변환층(WCL, BMW), 제1 평탄화층(OC1), 컬러 필터층(CF1, BM), 및 제2 평탄화층(OC2)을 포함할 수 있다.
차광 패턴(BML)은 기판부(SUB) 상에 배치될 수 있다. 차광 패턴(BML)은 상기 박막 트랜지스터층의 적어도 하나의 트랜지스터와 중첩하여 광의 상기 트랜지스터로의 진입을 방지할 수 있다.
버퍼층(BF)은 기판부(SUB) 및 차광 패턴(BML) 상에 배치될 수 있다. 버퍼층(BF)은 공기 또는 수분의 침투를 방지할 수 있는 무기막으로 이루어질 수 있다.
박막 트랜지스터층은 도 4에서 예시된 트랜지스터들 중 적어도 하나를 포함할 수 있다. 도 7에서는 예시적으로, 트랜지스터들 중 구동 트랜지스터(도 4의 T1)를 도시하고 있다. 구동 트랜지스터(T1)는 박막 트랜지스터(ACT, GE, SE, ED)를 포함할 수 있다.
반도체층(ACT)은 버퍼층(BF) 상에 마련될 수 있다. 반도체층(ACT)은 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉될 수 있고, 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE)과 마주할 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)의 상부에 배치될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고, 반도체층(ACT)과 중첩될 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 제1 절연층(ILD) 상에서 서로 이격되어 배치될 수 있다. 소스 전극(SE)은 게이트 절연막(GI) 및 제1 절연층(ILD)에 마련된 컨택홀을 통해 반도체층(ACT)의 일단과 접촉될 수 있다. 드레인 전극(DE)은 게이트 절연막(GI) 및 제1 절연층(ILD)에 마련된 컨택홀을 통해 반도체층(ACT)의 타단과 접촉될 수 있다. 드레인 전극(DE)은 제2 절연층(PVX)에 마련된 컨택홀을 통해 제1 전극(AE)과 접속될 수 있다. 연결 전극(CNE)은 소스 전극(SE)과 동일층에 배치될 수 있다. 연결 전극(CNE)은 제2 전극(CE)과 제2 절연층(PVX)에 마련된 컨택홀을 통해 접속될 수 있다.
게이트 절연막(GI)은 반도체층(ACT)의 상부에 마련될 수 있다. 예를 들어, 게이트 절연막(GI)은 반도체층(ACT) 및 버퍼층(BF)의 상부에 배치될 수 있고, 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 소스 전극(SE)이 관통하는 컨택홀 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
제1 절연층(ILD)은 게이트 전극(GE)의 상부에 배치될 수 있다. 예를 들어, 제1 절연층(ILD)은 소스 전극(SE)이 관통하는 컨택홀 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
제2 절연층(PVX)은 박막 트랜지스터층의 상부에 마련되어, 박막 트랜지스터를 보호할 수 있다. 예를 들어, 제2 절연층(PVX)은 제1 전극(AE) 및 제2 전극(CE)이 관통하는 컨택홀을 포함할 수 있다. 제2 절연층(PVX)은 예를 들어, 평탄화막일 수 있다.
제2 절연층(PVX) 상에는, 발광 소자층(VIA, AE, CE, QPAS1, ED, CTE1, CTE2, QPAS2)이 배치될 수 있다. 비아층(VIA)은 제2 절연층(PVX) 상에 배치될 수 있다.
제1 전극(AE)은 제2 절연층(PVX)의 상부에 마련될 수 있다. 예를 들어, 제1 전극(AE)은 제2 절연층(PVX) 상에 배치된 비아층(VIA) 상에 배치되어 비아층(VIA)을 덮을 수 있다. 제1 전극(AE)은 비아층(VIA)에 의해 정의되는 상기 특정 색의 발광 영역들 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 그리고, 제1 전극(AE)은 상기 박막 트랜지스터의 드레인 전극(DE)에 접속될 수 있다.
제2 전극(CE)은 제2 절연층(PVX)의 상부에 마련될 수 있다. 예를 들어, 제2 전극(CE)은 제2 절연층(PVX) 상에 배치된 비아층(VIA) 상에 배치되어 비아층(VIA)을 덮을 수 있다. 제2 전극(CE)은 비아층(VIA)에 의해 정의되는 상기 특정 색의 발광 영역들 중 하나의 발광 영역과 중첩되게 배치될 수 있다. 예를 들어, 제2 전극(CE)은 전체 화소에 공급되는 공통 전압을 수신할 수 있다.
제1 소자 절연층(QPAS1)은 서로 인접한 제1 전극(AE)의 일부와 제2 전극(CE)의 일부를 덮을 수 있고, 제1 전극(AE)과 제2 전극(CE)을 절연시킬 수 있다.
발광 소자(ED)는 제2 절연층(PVX)의 상부에서 제1 전극(AE) 및 제2 전극(CE) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 소자 절연층(QPAS1) 상에 배치될 수 있다. 발광 소자(ED)의 일단은 제1 전극(AE)에 접속될 수 있고, 발광 소자(ED)의 타단은 제2 전극(CE)에 접속될 수 있다. 예를 들어, 복수의 발광 소자(ED)는 동일 물질을 갖는 활성층을 포함하여, 동일 파장대의 광, 또는 동일 색의 광을 방출할 수 있다. 상기 특정 색의 발광 영역들 각각에서 방출되는 광은 동일 색을 가질 수 있다.
뱅크(BK)는 제2 절연층(PVX) 상에 배치되어 상기 특정 색의 발광 영역들을 정의할 수 있다. 예를 들어, 뱅크(BK)는 상기 특정 색의 발광 영역들 각각을 둘러쌀 수 있으나, 이에 한정되지 않는다. 뱅크(BK)는 상술한 발광 영역 간 차광 영역에 배치될 수 있다.
제1 및 제2 접촉 전극(CTE1, CTE2)은 각각 발광 소자(ED)의 일부를 덮을 수 있다. 제1 및 제2 접촉 전극(CTE1, CTE2)은 전극(AE, CE) 및 뱅크(BK) 상에 배치될 수 있다.
발광 소자(ED)는 접촉 전극(CTE1, CTE2)을 통해 각각 제1 전극(AE)과 제2 전극(CE)에 전기적으로 연결될 수 있다. 제1 접촉 전극(CTE1)은 제1 소자 절연층(QPAS1)의 일단부측 상면에 직접 접할 수 있다. 제2 접촉 전극(CTE2)은 제1 소자 절연층(QPAS1)의 타단부측 상면에 직접 접할 수 있다.
제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)은 동일층에 배치될 수 있다. 제1 접촉 전극(CTE1)과 제2 접촉 전극(CTE2)은 각각 발광 소자(ED)의 중앙부 상면을 노출할 수 있다. 노출된 발광 소자(ED)의 중앙부 상면 상에는 제2 소자 절연층(QPAS2)이 배치될 수 있다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있다. 예를 들어, 발광 소자(ED)는 마이크로 미터(Micro-meter) 또는 나노 미터(Nano-meter) 단위의 크기를 가질 수 있고, 무기물을 포함하는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 형성된 전계에 따라 두 전극 사이에서 정렬될 수 있다.
발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 발광 소자(ED)는 제1 반도체층(111), 제2 반도체층(113), 활성층(115), 전극층(117), 및 절연막(118)을 포함할 수 있다. 발광 소자(ED)의 길이(h)는 약 4㎛일 수 있다.
제1 반도체층(111)은 n형 반도체일 수 있다. 제1 반도체층(111)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(111)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(111)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(111)의 두께는 500㎚ 내지 1㎛의 범위를 가질 수 있으나, 이에 제한되지 않는다.
제2 반도체층(113)은 p형 반도체일 수 있으며, AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(113)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다. 예를 들어, 제2 반도체층(113)은 p형 Mg으로 도핑된 p-GaN일 수 있다. 제2 반도체층(113)은 두께가 30nm 내지 200nm의 범위를 가질 수 있다.
활성층(115)은 제1 반도체층(111)과 제2 반도체층(113) 사이에 배치될 수 있다. 활성층(115)은 제1 반도체층(111)과 제2 반도체층(113)을 통해 인가되는 발광 신호에 따라 전자-정공의 재결합에 의해 광을 방출할 수 있다. 활성층(115)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(115)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 예를 들어, 활성층(115)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다.
도시하지 않았지만, 활성층(115)과 제1 반도체층(111) 사이에는, 초격자층이 더 배치될 수 있다. 상기 초격자층은 제1 반도체층(111)과 활성층(115) 사이의 격자 상수 차이로 인한 응력을 완화할 수 있다. 예를 들어, 상기 초격자층은 InGaN 또는 GaN로 형성될 수 있다. 상기 초격자층의 두께는 대략 50 내지 200㎚일 수 있다.
접촉 전극(CTE1, CTE2) 및 제2 소자 절연층(QPAS2) 상에는 파장 변환층(WCL, BMW)이 배치될 수 있다.
차광 부재(BMW)는 뱅크(BK)와 두께 방향으로 중첩될 수 있다. 차광 부재(BMW)는 광의 투과를 차단할 수 있다. 차광 부재(BMW)는 유기 차광 물질과 발액 성분을 포함할 수 있다.
파장 변환부(WCL)는 상기 특정 색의 발광 영역들 각각에 배치될 수 있다. 파장 변환부(WCL)는 차광 부재(BMW)에 의해 둘러싸일 수 있다. 파장 변환부(WCL)는 베이스 수지, 산란체, 및 파장 시프터(또는 생략)를 포함할 수 있다.
상기 베이스 수지는 광 투과율이 상대적으로 높은 물질을 포함할 수 있다. 상기 베이스 수지는 투명 유기 물질로 이루어질 수 있다. 예를 들어, 상기 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 및 이미드계 수지 등의 유기 물질 중 적어도 하나를 포함할 수 있다.
상기 산란체는 상기 베이스 수지와 상이한 굴절률을 가질 수 있고, 상기 베이스 수지와 광학 계면을 형성할 수 있다.
상기 파장 시프터는 입사광의 피크 파장을 특정 피크 파장으로 변환 또는 시프트시킬 수 있다. 예를 들어, 상기 파장 시프터는 표시 장치에서 제공된 청색 광을 610nm 내지 650nm 범위의 단일 피크 파장을 갖는 적색 광 또는 510nm 내지 550nm 범위의 단일 피크 파장을 갖는 녹색 광으로 변환하여 방출할 수 있다. 상기 파장 시프터는 양자점, 양자 막대 또는 형광체일 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정한 색을 방출하는 입자상 물질일 수 있다.
제1 평탄화층(OC1)은 파장 변환층(WCL, BMW)의 상부에 배치되어, 파장 변환층(WCL, BMW)의 상단을 평탄화시킬 수 있다. 제1 평탄화층(OC1)은 유기 물질을 포함할 수 있다.
제1 평탄화층(OC1) 상에는 컬러 필터층(CF1, BM)이 배치될 수 있다.
컬러 필터층(CF1, BM)은 컬러 필터들, 및 블랙 매트릭스(BM)를 포함할 수 있다. 상기 컬러 필터들은 제1 평탄화층(OC1) 상의 상기 특정 색의 발광 영역들 각각에 배치될 수 있다. 상기 컬러 필터들은 적색 컬러 필터(CF1), 녹색 컬러 필터(CF2), 및 청색 컬러 필터(CF3)를 포함할 수 있다. 블랙 매트릭스(BM)는 두께 방향에서 순차적으로 적층된 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 및 제3 컬러 필터(CF3)로 구성될 수 있다.
제1 컬러 필터(CF1)는 파장 변환부(WCL)와 두께 방향으로 중첩될 수 있다. 제1 컬러 필터(CF1)는 제1 색의 광(예를 들어, 적색 광)을 선택적으로 투과시키고, 제2 색의 광(예를 들어, 녹색 광) 및 제3 색의 광(예를 들어, 청색 광)을 차단하거나 흡수할 수 있다.
제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 표시 장치의 외부에서 유입되는 광의 일부를 흡수하여 외광에 의한 반사광을 저감시킬 수 있다. 따라서, 제1 내지 제3 컬러 필터(CF1, CF2, CF3)는 외광 반사에 의한 색의 왜곡을 방지할 수 있다.
제2 평탄화층(OC2)은 컬러 필터들, 및 블랙 매트릭스(BM)를 덮을 수 있다.
도시하지 않았지만, 제2 평탄화층(OC2) 상에는 봉지 부재가 더 배치될 수도 있다. 예를 들어, 상기 봉지 부재는 적어도 하나의 무기막을 포함하여, 산소 또는 수분이 침투되는 것을 방지할 수 있다. 또한, 상기 봉지 부재는 적어도 하나의 유기막을 포함하여, 표시 장치를 먼지와 같은 이물질로부터 보호할 수 있다.
도 10은 다른 실시예에 따른 제1 화소, 제2 화소, 제3 화소, 및 제4 화소를 상세히 보여주는 평면도이다.
도 10을 참조하면, 본 실시예에 따른 화소(PX)는 제1 발광 영역(EA1)을 포함하는 제1 화소(PXa), 제1 화소(PXa)의 열 방향(도 10의 제1 방향(DR1))에 인접하고 제2 발광 영역(EA2)을 포함하는 제2 화소(PXb)뿐만 아니라, 각각의 화소(PXa, PXb)와 열 방향(제1 방향(DR1))을 따라 대칭인 제3 화소(PXc) 및 제4 화소(PXd)를 더 포함한다는 점에서, 도 3에 따른 표시 장치의 화소(PX)들과 상이하다.
더욱 구체적으로 설명하면, 제3 화소(PXc)는 제1 화소(PXa)와 상기 열 방향에서 완전히 대칭 구조를 갖고, 제4 화소(PXd)는 제2 화소(PXb)와 상기 열 방향에서 완전히 대칭 구조를 가질 수 있다.
제3 화소(PXc)와 제4 화소(PXd)는 열 방향을 따라 반복 배치될 수 있다.
제3 화소(PXc) 및 제4 화소(PXd)의 구체적인 구성은 상술한 제1 화소(PXa) 및 제2 화소(PXb)와 각각 동일할 수 있다. 이에, 제3 화소(PXc) 및 제4 화소(PXd)의 구체적인 구성에 대한 설명은 이하 생략하기로 한다.
본 실시예에 의하면, 제1 발광 영역(EA1)과 제1 트랜지스터 영역(TRAa) 간의 중첩 면적은 제2 발광 영역(EA2)과 제2 트랜지스터 영역(TRAb) 간의 중첩 면적과 동일하고, 제1 트랜지스터 영역(TRAa)과 제2 트랜지스터 영역(TRAb)은 상기 열 방향을 따라 대칭 형상을 가지며, 트랜지스터 영역(TRA)에는 상기 행 방향(도 6의 제2 방향(DR2))을 따라 연장된 적어도 하나의 라인(RL1, RL2)이 배치되고, 적어도 하나의 라인(RL1, RL2)은 상기 이격 공간에 배치되는 화소 구조를 가짐으로써, 각각 일체화된 제1 광투과 영역(TA1) 및 일체화된 제2 광투과 영역(TA2)의 면적을 크게 확보할 수 있다. 나아가, 제3 화소(PXc)는 제1 화소(PXa)와 상기 열 방향에서 완전히 대칭 구조를 갖고, 제4 화소(PXd)는 제2 화소(PXb)와 상기 열 방향에서 완전히 대칭 구조를 가짐으로써, 행 방향에서 인접한 각각 광투과 영역(TA1, TA2)이 통합된 구조를 갖게 되어 각각 일체화된 제1 광투과 영역(TA1) 및 일체화된 제2 광투과 영역(TA2)의 면적을 도 3에 따른 광투과 영역(TA1, TA2) 대비 더 크게 확보할 수 있다. 나아가, 도 10에 따른 광투과 영역(TA1, TA2)은 도 7의 표시 장치의 어떠한 배선과도 중첩하지 않기 때문에, 광투과 손실을 크게 줄일 수 있다는 이점이 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
PXa: 제1 화소
PXb: 제2 화소
PXc: 제3 화소
PXd: 제4 화소

Claims (20)

  1. 제1 발광 영역을 포함하는 제1 화소;
    상기 제1 화소의 열 방향에 인접하고 제2 발광 영역을 포함하는 제2 화소;
    상기 제1 화소 및 상기 제2 화소와 각각 중첩하는 트랜지스터 영역; 및
    상기 트랜지스터 영역의 상기 열 방향과 교차하는 행 방향에 인접한 광투과 영역을 포함하고,
    상기 제1 발광 영역 및 상기 제2 발광 영역은 각각 상기 트랜지스터 영역과 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 트랜지스터 영역은 상기 제1 발광 영역 및 상기 제2 발광 영역과 각각 중첩하는 표시 장치.
  3. 제2 항에 있어서,
    상기 트랜지스터 영역은 상기 제1 발광 영역과 중첩하는 제1 트랜지스터 영역 및 상기 제2 발광 영역과 중첩하는 제2 트랜지스터 영역을 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 발광 영역과 상기 제1 트랜지스터 영역 간의 중첩 면적은 상기 제2 발광 영역과 상기 제2 트랜지스터 영역 간의 중첩 면적과 동일한 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 트랜지스터 영역은 상기 제1 발광 영역과 전기적으로 연결된 복수의 제1 트랜지스터들을 포함하고, 상기 제2 트랜지스터 영역은 상기 제2 발광 영역과 전기적으로 연결된 복수의 제2 트랜지스터들을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 광투과 영역은 상기 열 방향에 인접한 제1 광투과 영역, 및 제2 광투과 영역을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 광투과 영역과 상기 제2 광투과 영역은 이격 공간을 사이에 두고 이격된 표시 장치.
  8. 제7 항에 있어서,
    상기 트랜지스터 영역에는 상기 행 방향을 따라 연장된 적어도 하나의 배선이 배치되고, 상기 적어도 하나의 배선은 상기 이격 공간에 배치된 표시 장치.
  9. 제8 항에 있어서,
    상기 적어도 하나의 배선은 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 각각 연결된 표시 장치.
  10. 제9 항에 있어서,
    상기 적어도 하나의 배선은 스캔 배선, 및 전원 배선을 포함하는 표시 장치.
  11. 제7 항에 있어서,
    상기 제1 화소는 상기 제1 광투과 영역의 일부, 및 상기 제2 광투과 영역의 일부를 포함하고, 상기 제2 화소는 상기 제2 광투과 영역의 다른 일부를 포함하는 표시 장치.
  12. 제3 항에 있어서,
    상기 제1 트랜지스터 영역과 상기 제2 트랜지스터 영역은 상기 열 방향을 따라 대칭 형상을 갖는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 화소와 상기 제2 화소는 상기 열 방향을 따라 반복 배치된 표시 장치.
  14. 제1 발광 영역을 포함하는 제1 화소;
    상기 제1 화소의 열 방향에 인접하고 제2 발광 영역을 포함하는 제2 화소;
    상기 제1 발광 영역과 중첩하는 제1-1 트랜지스터 영역 및 상기 제2 발광 영역과 중첩하는 제1-2 트랜지스터 영역을 포함하는 제1 트랜지스터 영역; 및
    상기 제1 트랜지스터 영역의 상기 열 방향과 교차하는 행 방향에 인접한 제1 광투과 영역을 포함하고,
    상기 제1 광투과 영역은 상기 열 방향에 인접하고 이격 공간을 사이에 두고 이격된 제1-1 광투과 영역, 및 제1-2 광투과 영역을 포함하고,
    상기 제1 화소는 상기 제1 광투과 영역의 일부, 상기 제2 광투과 영역의 일부, 및 상기 제1-1 트랜지스터 영역을 더 포함하고,
    상기 제2 화소는 상기 제2 광투과 영역의 다른 일부, 및 상기 제1-2 트랜지스터 영역을 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 발광 영역과 상기 제1 트랜지스터 영역 간의 중첩 면적은 상기 제2 발광 영역과 상기 제2 트랜지스터 영역 간의 중첩 면적과 동일한 표시 장치.
  16. 제15 항에 있어서,
    상기 트랜지스터 영역에는 상기 행 방향을 따라 연장된 적어도 하나의 배선이 배치되고, 상기 적어도 하나의 배선은 상기 이격 공간에 배치된 표시 장치.
  17. 제16 항에 있어서,
    상기 적어도 하나의 배선은 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 각각 연결되고, 상기 적어도 하나의 배선은 스캔 배선, 및 전원 배선을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    제3 발광 영역을 포함하는 제3 화소; 상기 제3 화소의 열 방향에 인접하고 제4 발광 영역을 포함하는 제4 화소; 상기 제3 발광 영역과 중첩하는 제2-1 트랜지스터 영역 및 상기 제4 발광 영역과 중첩하는 제2-2 트랜지스터 영역을 포함하는 제2 트랜지스터 영역; 및 상기 제2 트랜지스터 영역의 상기 열 방향과 교차하는 행 방향에 인접한 제2 광투과 영역을 더 포함하는 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 광투과 영역은 상기 열 방향에 인접하고 이격 공간을 사이에 두고 이격된 제2-1 광투과 영역, 및 제2-2 광투과 영역을 포함하고, 상기 제3 화소는 상기 제2-1 광투과 영역의 일부, 상기 제2-2 광투과 영역의 일부, 및 상기 제2-1 트랜지스터 영역을 더 포함하고, 상기 제4 화소는 상기 제2-2 광투과 영역의 다른 일부, 및 상기 제2-2 트랜지스터 영역을 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 제1 화소와 상기 제2 화소는 상기 열 방향을 따라 반복 배치되고, 상기 제3 화소와 상기 제4 화소는 상기 열 방향을 따라 반복 배치되며, 반복 배치된 상기 제1 화소와 상기 제2 화소의 배열과 반복 배치된 상기 제3 화소와 상기 제4 화소의 배열은 상기 행 방향을 따라 대칭 형상을 갖는 표시 장치.
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