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KR20210092835A - 전기장 억제가 개선된 고전압 반도체 디바이스 - Google Patents

전기장 억제가 개선된 고전압 반도체 디바이스 Download PDF

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KR20210092835A
KR20210092835A KR1020217021750A KR20217021750A KR20210092835A KR 20210092835 A KR20210092835 A KR 20210092835A KR 1020217021750 A KR1020217021750 A KR 1020217021750A KR 20217021750 A KR20217021750 A KR 20217021750A KR 20210092835 A KR20210092835 A KR 20210092835A
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KR
South Korea
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semiconductor device
suppression layer
layer
field
field suppression
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020217021750A
Other languages
English (en)
Inventor
스티븐 달레이 아서
리앙춘 유
낸시 케셀리아 스토펠
데이비드 리차드 에슬러
크리스토퍼 제임스 카푸스타
Original Assignee
제네럴 일렉트릭 컴퍼니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제네럴 일렉트릭 컴퍼니 filed Critical 제네럴 일렉트릭 컴퍼니
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Abstract

반도체 디바이스가 제공된다. 반도체 디바이스는 종료 영역 위에 형성된 전기장(E-필드) 억제 층을 포함한다. E-필드 억제 층은 금속 컨택 구역 상에 개구로 패턴화된다. E-필드 억제 층은 반도체 디바이스가 최대 전압 이하에서 동작하는 경우, E-필드 억제 층 위의 전기장 강도가 인접 물질의 유전 강도보다 낮도록 하는 두께를 갖는다.

Description

전기장 억제가 개선된 고전압 반도체 디바이스
본 명세서에 개시된 주제는 반도체 디바이스에 관한 것으로, 특히 전기장 억제가 개선된 반도체 디바이스에 관한 것이다.
전력 변환 시스템과 같은 전력 전자 시스템은 한 형태의 전력을 부하에 의한 소비를 위한 다른 형태로 변환하기 위해 현대 전기 시스템 전반에서 널리 사용된다. 많은 전력 전자 시스템은 이 전력 변환 프로세스 내에서 사이리스터(thyristor), 다이오드(diode) 및 다양한 유형의 트랜지스터(예: MOSFET(metal-oxide-semiconductor field-effect transistor), JFET(junction gate field-effect transistor), IGBT(insulated gate bipolar transistor) 및 기타 적합한 트랜지스터)와 같은 다양한 반도체 디바이스 및 컴포넌트를 활용한다. 회로에서 전류의 흐름을 제어하기 위해 다양한 반도체 디바이스가 전력 전자 시스템에 포함될 수 있다. 특히, 트랜지스터(예: MOSFET(metal-oxide-semiconductor field-effect transistor) 또는 IGBT(Insulated Gate Bipolar Transistors))와 같은 반도체 디바이스가 활용될 수 있다. 그러나 특정 유형의 트랜지스터 또는 기타 반도체 디바이스가 그러한 트랜지스터의 선택에 의해 제공되는 특정 이점으로 인해 고전력 애플리케이션에서 활용될 수 있지만, 각 유형의 트랜지스터는 신뢰할 수 있는 동작을 보장하기 위해 여러 가지 설계 고려와 과제를 제시할 수 있다.
전력 전자 시스템에서 자주 사용되는 하나의 반도체 디바이스는 SiC MOSFET(silcon carbide metal-oxide-semiconductor field-effect transistor)이다. 고전력, 고주파 전력 스위칭 애플리케이션에서 SiC MOSFET의 잠재적인 성능 이점은 잘 확립되어 있다. 예를 들어, SiC는 실리콘(Si) 기판에 제조된 반도체 디바이스(예: 트랜지스터)를 사용하여 얻을 수 있는 것보다 대략 10배 더 높은, 높은 임계 전기장 강도(2-3MV/cm)를 허용한다. 따라서 SiC 유니폴라(unipolar) 디바이스(JFET, MOSFET)는 Si 유니폴라 디바이스가 할 수 없는 전압 등급에서 낮은 손실을 제공하기 때문에 SiC 기판의 활용은 고전압, 고주파 및 고효율 성능을 갖는 디바이스를 제공한다. 그러나 차단 조건(및 SiC 표면 위의 유전체 시스템과 전기장의 상호 작용) 하에서 SiC 물질과 관련된 높은 전기장은 SiC MOSFET 디바이스의 설계, 제조 및 테스트를 복잡하게 한다.
특히, 고전압 전력 디바이스의 물질로 SiC를 사용하면 전력 모듈의 웨이퍼 형태와 다이 형태 모두에서 제조 및 고전압 테스트 중에 문제가 발생한다. 웨이퍼 형태와 다이 형태 모두에서, 고전압 종료 영역은 전형적으로 디바이스가 웨이퍼 형태인 경우 공기, 디바이스가 모듈 형태인 경우 실리콘 겔(silicone gel)과 같은 유전 강도가 낮은 물질로 커버(cover)되어 있다. 디바이스가 고전압 역 바이어스 조건과 같은 특정 조건 하에서 테스트될 때, 전기장은 반도체 기판 외부로 그리고 종료 영역 위에 패시베이션 층으로 제조된 절연 층을 통해 연장된다. 전기장 강도는 패시베이션에 대한 물질의 성능을 초과하여 신뢰성 위험 또는 유전 실패(아크 발생)를 일으킬 수 있다.
본 명세서에 설명된 실시 예는 위에서 전술한 하나 이상의 과제를 해결할 수 있다.
간단한 설명
일 실시 예에서, 반도체 디바이스가 제공된다. 반도체 디바이스는 종료 영역 위에 형성된 전기장(electric field ; E-필드) 억제 층을 포함한다. E-필드 억제 층은 금속 컨택 구역 위에 개구로 패턴화된다. E-필드 억제 층은 반도체 디바이스가 최대 전압 이하에서 동작하는 경우, E-필드 억제 층 위의 전기장 강도가 인접 물질의 유전 강도보다 낮도록 하는 두께를 갖는다.
다른 실시 예에서, MOSFET(metal-oxide-semiconductor field-effect transistor) 요소를 포함하는 반도체 디바이스가 제공된다. 반도체 디바이스는 또한 MOSFET 요소의 표면 위에 형성된 하나 이상의 격리 층을 포함한다. 또한, 반도체 디바이스는 하나 이상의 격리 층 위에 형성된 패턴화된 전기장(electric field ; E-필드) 억제 층을 포함하고, E-필드 억제 층은 MOSFET 요소에 의해 생성된 전기장 강도를 억제하도록 구성되어, 반도체 디바이스가 최대 전압 이하에서 동작하는 경우, E-필드 억제 층 위의 전기장 강도는 인접 물질의 유전 강도보다 낮다.
추가 실시 예에서, 반도체 디바이스가 제공된다. 반도체 디바이스는 실리콘 카바이드(SiC) 기판, SiC 기판 상에 형성된 종료 영역 및 SiC 기판 상에 형성된 금속 컨택 구역을 포함한다. 반도체 디바이스는 또한 종료 영역 위에 형성된 전기장(electric field ; E-필드) 억제 층을 포함하고, E-필드 억제 층은 금속 컨택 구역 위에 개구로 패턴화되고, 반도체 디바이스가 최대 전압 이하에서 동작하는 경우, E-필드 억제 층은 E-필드 억제 층 위의 전기장 강도가 인접 물질의 유전 강도보다 낮도록 하는 두께를 포함한다.
본 발명의 이들 및 다른 특징, 양태 및 이점은 유사한 부호가 도면 전체에 걸쳐 유사한 부분을 나타내는 첨부 도면을 참조하여 다음의 상세한 설명을 읽을 때 더 잘 이해될 것이다.
도 1은 본 개시의 실시 예에 따른, 반도체 디바이스를 포함하는 전력 전자 시스템의 블록도이다.
도 2는 전력 전자 시스템에서 활용될 수 있는 실리콘 카바이드(SiC) 반도체 디바이스의 종료 영역의 단면도이다.
도 3은 본 개시 내용의 실시 예에 따른, 전력 전자 시스템에서 활용될 수 있는 실리콘 카바이드(SiC) 반도체 디바이스의 종료 영역의 단면도이다.
도 4는 다양한 물질과 온도를 통한 도 3의 SiC 반도체 디바이스 표면 위의 전기장 강도의 모델링 결과를 도시한다.
도 5는 본 발명의 일 실시 예에 따라 E-필드 억제 층으로 제조된 웨이퍼를 도시한다.
도 6a 및 6b는 각각 본 발명의 실시 예에 따라 제조된 SiC 반도체 디바이스의 일부의 평면도 및 측면도를 도시한다.
도 7a 및 7b는 각각 본 발명의 다른 실시 예에 따라 제조된 SiC 반도체 디바이스의 일부의 평면도 및 측면도를 도시한다.
도 8a 및 8b는 각각 본 발명의 다른 실시 예에 따라 제조된 SiC 반도체 디바이스의 일부의 평면도 및 측면도를 도시한다.
하나 이상의 특정 실시 예가 아래에서 설명될 것이다. 이들 실시 예의 간결한 설명을 제공하기위한 노력으로, 실제 구현의 모든 특징이 명세서에서 설명되는 것은 아니다. 임의의 엔지니어링 또는 설계 프로젝트에서와 같이 임의의 그러한 실제 구현을 개발할 때 시스템 관련 및 비즈니스 관련 제약 컴플라이언스(compliance)와 같은 개발자의 특정 목표를 달성하기 위해 수많은 구현 관련 결정을 내려야 하고, 이는 구현마다 다를 수 있다는 것이 이해되어야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만 그럼에도 불구하고 본 개시의 이점을 갖는 통상의 기술자를 위한 설계, 제작 및 제조의 일상적인 작업이라는 것이 이해되어야 한다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 기술 및 과학 용어는 본 개시가 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용된 용어 "제1(first)", "제2(second)"등은 임의의 순서, 수량 또는 중요성을 나타내지 않고, 오히려 하나의 요소를 다른 요소와 구별하기 위해 사용된다. 또한, 본 개시의 다양한 실시 예들의 요소들을 도입할 때, 관사 "a", "an"및 "the"는 요소들 중 하나 이상이 있음을 의미하는 것으로 의도된다. 용어 "포함하는(comprising, including)", 및 "갖는(having)"은 포괄적인 것으로 의도되며 나열된 요소 이외의 추가 요소가 있을 수 있음을 의미한다. 범위가 개시된 경우, 동일한 컴포넌트 또는 속성으로 향하는 모든 범위의 종점(endpoint)이 포괄적이고 독립적으로 결합할 수 있다. 수량과 관련하여 사용되는 "대략(approximately)" 수식어는 명시된 값을 포함하며 문맥에 따라 지정된 의미를 갖는다(예: 특정 수량의 측정과 관련된 공정 변동의 정도 또는 오류 포함).
본원에 사용된 용어 "층(layer)"이라는 용어는 연속 또는 불연속 방식으로 아래에 있는 표면의 적어도 일부에 배치된 물질을 지칭한다. 또한, 용어 "층"은 반드시 배치된 물질의 균일한 두께를 의미하는 것은 아니며, 배치된 물질은 달리 명시되지 않는 한 균일하거나 가변적인 두께를 가질 수 있다. 또한, 본 명세서에서 사용되는 용어 "층"은 문맥 상 달리 명백히 지시하지 않는 한 단일 층 또는 복수의 층을 지칭한다. 또한, 본 명세서에서 사용되는 바와 같이, "상에 배치된(disposed on)", "상에 스퍼터링된(sputtered on)"또는 "상에 퇴적된(deposited on)"이라는 문구는 달리 구체적으로 지시되지 않는 한, 서로 직접 접촉하거나 또는 그 사이에 층을 개재함으로써 간접적으로 배치된 층을 지칭한다. 본원에서 사용되는 용어 "인접한(adjacent)"은 두 층이 근접하게 배치되고 서로 직접 접촉하는 것을 의미한다. 또한, 용어 "상에"는 층/영역의 서로에 대한 상대적 위치를 설명하고 위 또는 아래의 상대적 위치가 관찰자에 대한 디바이스의 배향에 의존하기 때문에 반드시 "상부에(on top of)"를 의미하지는 않는다. 더욱이, "상부(top)", "바닥(bottom)", "위(above)", "아래(below)", "더 위(upper)" 및 이러한 용어의 변형은 편의를 위해 만들어졌으며 달리 명시되지 않는 한 컴포넌트의 임의의 특정 배향을 요구하지 않는다. 이를 염두에 두고, 본 명세서에서 사용된 용어 "더 아래(lower)", "중간(middle)" 또는 "바닥(bottom)"은 기판 층에 상대적으로 더 가까운 피쳐를 지칭하는 반면, "상부(top)" 또는 "더 위(upper)"라는 용어는 기판 층에서 상대적으로 가장 멀리 떨어져 있는 특정 피쳐를 지칭한다.
전력 변환 시스템에는 다양한 반도체 디바이스가 포함될 수 있다. 특히 트랜지스터(예: MOSFET(metal-oxide-semiconductor field-effect transistor), JFET(junction gate field-effect transistor), IGBT(insulated gate bipolar transistor)) 및 전력 다이오드와 같은 반도체 디바이스가 활용될 수 있다. 본 실시 예가 본 명세서에서 MOSFET(metal-oxide-semiconductor field-effect transistor)의 맥락에서 설명되지만, 본 기법 중 일부는 다른 유형의 반도체 디바이스 구조, 예컨대 고전압 시스템에 활용되는 트랜지스터 또는 기타 반도체 디바이스와 같은 다른 유형의 반도체 디바이스 구조에 적용될 수 있음이 이해되어야 한다. 또한, 현재 설명된 실시 예가 실리콘 카바이드 기반 반도체 디바이스(예: SiC MOSFETS)에 특정 이점을 제공하기 위해 테스트되었지만, 본 실시 예는 실리콘(Si), 실리콘 카바이드(SiC), 게르마늄(Ge), 알루미늄 니트라이드(AlN), 갈륨 니트라이드(GaN), 비화 갈륨(GaAs), 다이아몬드(C)와 같은 다른 기판 물질을 이용하는 반도체 디바이스에도 이점을 제공할 수 있다.
본 발명의 실시 예의 기술적 효과는 고전압 시스템에서 활용될 수 있고 아크(arc) 억제를 위한 특별한 프로빙 기법(예: 제거 가능한 액체 유전체 층을 사용한 프로빙 또는 고압 프로빙 챔버 사용) 없이 웨이퍼 형태에서 최대 전압 및 정격 온도까지 테스트할 수 있고, 다이 형태에서 최대 전압 및 정격 온도까지 테스트할 수 있는 견고한 반도체 디바이스를 제공한다. 본 실시 예는 상업용 제조와 호환되고 신뢰할 수 있는 모듈 사용(디바이스가 실리콘 겔로 캡슐화되어 있는 경우)에 필요한 것보다 낮게 또는 정격 온도에서도 웨이퍼 형태 또는 다이 형태로 프로브되는 경우 아크 발생을 방지하기 위한 공기의 유전 강도보다 낮게 프린징 필드 강도(fringing field strength)를 감소시키기에 충분한 견고하고 순응하며 두꺼운 유전체의 전기장(E-필드) 억제 층으로 커버된 종료 영역과 같은 특정 영역을 갖는 SiC MOSFET 디바이스와 같은 반도체 디바이스를 제공한다.
보다 구체적으로, 최대 전압 및 정격 고온에서의 역 바이어스와 같은 고전압 테스트 하에서 임의의 아크 발생을 방지하기 위해 E-필드 억제 층이 디바이스 종료 영역 위에 패턴화되고 배치될 수 있다. 일 실시 예에서, E-필드 억제 층은 롤 또는 시트 형태로 제공되고 패턴화될 수 있는 유전체 폴리이미드다. SiC MOSFET 상부 표면의 금속 컨택 구역(metal contact area)은 와이어 본딩(wire bonding) 또는 기타 컨택 방식을 위해 패턴화된 두꺼운 전기장 억제 층을 통해 노출된 상태로 유지된다. E-필드 억제 층은 웨이퍼 절단 중에 다이와 함께 개별화될 수 있으며 개별 패키지(package)를 위해 포장되지 않은 다이의 일부로 남거나 E-필드 억제 층이 높은 전기장과 관련된 신뢰성 실패로부터 보호를 제공하는 전력 모듈에서 사용된다. E-필드 억제 층은 고전압 테스트 동안 SiC MOSFET의 표면 위에서 발생할 수 있는 전기장 아크 발생을 억제하거나 방지하기에 충분한 두께를 가지고 있다.
본 실시 예의 기술적 효과는 특별한 테스트 장비를 사용하지 않고 반도체 디바이스 또는 테스트 장비의 손상 위험을 감소시키면서 최대 정격 전압 및 온도에서 반도체 디바이스를 테스트할 수 있게 한다. 웨이퍼 프로브에서 "알려진 양호한 다이"의 수율에 대한 신뢰도가 향상되고 신뢰성 위험이 감소된다. 불충분한 유전 강도로 인한 품질 문제(즉, 충전 문제 또는 기포로 인한 종료 위의 에어 갭)는 다이가 고 가치의 어셈블리로 조립되기 전에 웨이퍼 레벨에서 결정될 수 있으므로 조립 후 디바이스 폐기와 관련된 비용이 감소될 수 있다.
또한, 개시된 실시 예는 육안 검사를 통해서만 검출될 수 있지만 디바이스 제조 동안 육안 검사가 어렵거나 불가능한 결함과 연관될 수 있는 실패를 완화한다. 예를 들어, 반도체 디바이스를 생산하는 동안 특정 포인트(point)에서 디바이스를 생산하는 데 활용되는 클리어 겔(clear gel) 또는 어셈블리 내에서 또는 이를 통해 품질 결함을 시각적으로 검사할 수 있는 능력이 없을 수 있다. 이러한 육안 검사는 전형적으로 반도체 디바이스(예: SiC MOSFET)의 제조와 관련된 납땜 또는 용접 동작으로 인한 파편을 찾아 내거나 디바이스 동작 또는 신뢰성에 영향을 미칠 수 있는 기타 바람직하지 않은 입자를 식별하는 데 바람직하다. 특정 포인트에서 육안 검사를 수행할 수 없는 이유는 조립시 다이를 볼 수 있는 시각적 능력(시선이 없음)이 부족하거나 주변 물질(예: 겔)을 검사할 비파괴 검사 방법이 없기 때문일 수 있다. 유리하게는, 종료 영역 위에 두꺼운 E-필드 억제 층을 갖는 현재 설명된 반도체 디바이스는 디바이스 실패를 방지하기 위해 이전 설계에서 기포 또는 입자와 관련되었을 수 있는 실패를 완화하여 이전 설계에서 유익했을 수 있는 육안 검사의 필요성을 제거한다. 따라서, 본 실시 예는 더 높은 품질과 신뢰할 수 있는 부품을 제공하는 다이 레벨 최대 전압 정격을 제공한다. 또한 모듈 구성에서 겔의 E-필드는 물질 정격이 지정된 유전 강도 정격 미만으로 유지되어 입자 및 기포와 관련될 수 있는 신뢰성 우려를 방지할 수 있다.
또한, 본 명세서에 제공된 실시 예에 따르면, 전력 오버레이(Power Overlay ; POL) 구조는 SiC MOSFET에 본딩(bonding)하기 위해 유리하게 사용될 수 있다. 디바이스의 전류 밀도가 증가하면 디바이스의 총 전류는 소스 본드(예: 제한된 단면적)에 대한 와이어 연결의 전류 용량에 의해 제한될 수 있다. 이것은 종료에 사용되는 다이의 상대적으로 넓은 구역을 가진 작은 다이의 경우 특히 그렇다. 본 명세서에서 제공되는 바와 같이, 종료 영역 위에 형성된 E-필드 억제 층은 POL 금속화 층과 함께 POL 유전체 층으로 활용되어 본딩 구역을 원래 패드 크기보다 더 크게 재분배하는 POL 구조를 형성할 수 있다. 종료 영역 위에 배치된 E-필드 억제 층을 포함하는 개시된 POL 구조는 또한 다양한 금속 유형 및 다양한 본딩 기법과 호환되는 재 금속화를 제공할 수 있다.
현재 설명된 실시 예들에 따른 추가적인 기술적 효과로서, 반도체 디바이스의 다이 종료 영역이 전형적으로 설계에서 가장 높은 필드를 생성하기 때문에 종료 영역에서 E-필드 억제 층을 구현하면 후속적인 디바이스 캡술화에서의 전기적 요구 사항을 줄여, 허용되는 물질 속성을 확장시킬 수 있다. 이를 통해 더 높은 전압의 다이가 더 낮은 전압의 모듈 설계 기능과 통합될 수 있다. 또한, E-필드 억제 층은 그러한 층이 제공되지 않은 디바이스를 손상시킬 수 있는 응력 버퍼링을 제공하여 더 큰 부피의 디바이스 크기 또는 더 복잡한 3D 모듈 모양을 제공하는 단단한 캡슐화 물질을 사용할 수 있다.
전술한 바를 염두에 두고, 도 1은 전력 전자 시스템(10 ; 예: 전력 변환 시스템, 스위칭 시스템 등)의 실시 예의 블록도를 도시한다. 전력 전자 시스템(10)은 전원(12), 전기 부하(14), 적어도 하나의 반도체 디바이스(16 ; 예: 스위칭 디바이스) 및 제어기(18 ; 예: 전자 제어 유닛)를 포함할 수 있다. 전원(12)은 교류(AC) 전원 또는 직류(DC) 전원을 포함할 수 있다. 일부 실시 예에서, 전원(12)은 전력 그리드, 발전기, 배터리 등을 포함할 수 있다. 전원(12)은 반도체 디바이스(16)에 전기적으로 연결될 수 있고 반도체 디바이스(16)에 전류(예: AC 전류 또는 DC 전류)를 공급할 수 있다. 추가적으로, 적어도 하나의 반도체 디바이스(16)는 전기 부하(14)에 전기적으로 연결될 수 있고 전기 부하(14)에 전류(예: AC 전류 또는 DC 전류)를 공급할 수 있다. 전기 부하(14)는 DC 부하 또는 AC 부하를 포함할 수 있다. 특정 실시 예에서, 전기 부하(14)는 전력을 저장하고/하거나 전력을 사용하여 동작을 수행하도록 구성될 수 있다. 예를 들어, 전기 부하(14)는 배터리, 컴퓨터, 전기 모터 등을 포함할 수 있다.
반도체 디바이스(16)는 하나 이상의 유선 및/또는 무선 연결을 통해 제어기(18)에 통신 가능하게 결합될 수 있다. 일부 실시 예에서, 제어기(18)는 하나 이상의 프로세서 및 하나 이상의 프로세서에 의해 실행 가능한 명령어를 저장하는 하나 이상의 메모리 디바이스(예: 유형의 비 일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다. 특정 실시 예에서, 제어기(18)는 로직 어레이 및/또는 제어 회로를 포함할 수 있다. 제어기(18)는 전도 상태(예: 온 상태)와 비-전도 상태(예: 오프 상태) 사이에서 반도체 디바이스(16)를 스위칭하도록 구성될 수 있다. 또한, 반도체 디바이스(16)는 전원(12)으로부터 전기 부하(14) 로의 전류 흐름을 제어하도록 구성될 수 있다. 특히, 반도체 디바이스(16)는 반도체 디바이스(16)가 전도 상태에 있을 때 전류가 전원(12)으로부터 전기 부하(14)로 흐르도록 허용하거나 가능하게 할 수 있다. 추가로, 반도체 디바이스(16)는 반도체 디바이스(16)가 비-전도 상태에 있을 때 전원으로부터 전기 부하(14) 로의 전류 흐름을 차단할 수 있다. 일 실시 예에 따르면, 반도체 디바이스(16)는 위에서 요약되고 아래에서 더 상세하게 설명되는 바와 같이, 종료 영역 위에 패턴화된 두꺼운 유전체 층을 포함하도록 제조된 SiC MOSFET(silicon carbide metal oxide semiconductor field effect transistor)를 포함한다. 일부 실시 예에서, 제어기(18)는 전원(12)으로부터의 AC 전류를 DC 전류로 변환하는 반도체 디바이스(16)를 제어하도록 구성될 수 있다.
도 2는 도 1의 전력 전자 시스템(10)에서 사용될 수 있는 반도체 디바이스(16)의 일부의 일 실시 예의 단면도이다. 특히, 도 2에 도시된 반도체 디바이스(16)는 평면형 n-채널 SiC MOSFET(silicon carbide metal oxide semiconductor field effect transistor ; 이하 SiC MOSFET 디바이스(20)라고 함)의 일부이다. 전술한 바와 같이, 디바이스의 동작 및 테스트 동안, SiC MOSFET 디바이스(20)의 종료 영역은 특히 아래에서 상세히 논의되는 특정 동작 조건 하에서 높은 전기장을 나타낼 수 있다. 따라서, 도시된 SiC MOSFET 디바이스(20)는 확인된 특정 신뢰성 문제를 입증하기 위해 제공된 실험 데이터 및 시뮬레이션 결과와 함께 설명되며, 이는 웨이퍼 형태 및 다이 형태의 SiC MOSFET 디바이스를 테스트하는 것과 관련될 수 있다. 특히, SiC MOSFET 디바이스(20)의 종료 영역 만이 최대 전압 및 온도 정격에 걸쳐 SiC MOSFET 디바이스(및 기타 고전압 디바이스)를 테스트하는 것과 관련될 수 있는 실험/모델링 데이터 및 과제를 더 명확하게 설명하기 위해 도시되었다.
도 2의 도시된 SiC MOSFET 디바이스(20)는 반도체 기판 층(22), 반도체 드리프트 층(24), 차단 접합(26) 및 접합 종료 영역(28)을 포함한다. 전술한 실시 예에서, 반도체 기판 층(22) 및 반도체 드리프트 층(24)은 실리콘 카바이드(silicon carbide ; SiC)를 포함할 수 있다. 반도체 드리프트 층(24)은 제1 전도성 유형(예: n-형 드리프트 층)일 수 있고, 아래에 있는 SiC 기판 층(22)과 직접 접속(즉, 직접 접촉하여 배치됨)될 수 있다. 일부 실시 예에서, 반도체 기판 층(22)은 제1 전도성 유형을 가질 수 있고 반도체 드리프트 층(24 ; 예: n+ 기판 층)보다 더 많이 도핑될 수 있다. 차단 접합(26)은 반도체 드리프트 층(24)의 상부 내에 또는 상에 형성될 수 있으며, 반도체 드리프트 층(24)의 n형 부분과의 계면에 PN 접합을 제공하기 위해 제2 전도성 유형(예: p+ 차단 접합)으로 고농도로 도핑될 수 있다. 접합 종료(junction termination ; JTE) 영역(28)은 차단 접합(26)과 반도체 드리프트 층(24) 사이의 PN 접합의 종료로서 제공된다. JTE 영역(28)은 차단 접합(26)과의 근접성에 대해 등급화된 도핑 프로파일을 갖는 영역이다. 즉, JTE 영역(28)은 차단 접합(26)과의 접속에서 제2 전도성 유형(예: p+)으로 가장 많이 도핑될 수 있다. JTE 영역(28)이 블로킹 접합(26)과의 접속으로부터 측 방향으로 더 연장됨에 따라, JTE 영역(28)은 점차적으로 덜 도핑된다. JTE 영역(28)을 가로 지른 고농도에서 저농도로의 이러한 등급화된 도핑은 등급화된 전하 분포를 생성하고 영역에 걸쳐 전기장을 확산시킨다.
본 명세서에 설명된 JTE 영역(28)은 접합 종료의 예시적인 예를 제공하고, 보다 구체적으로, 본 명세서에 설명된 JTE 영역(28)은 등급화된 존(zone) JTE의 예시적인 예를 도시한다. 그러나, 일부 실시 예에서, 플로팅(floating) 영역과 같은 제2 전도성 유형(예: p-형)을 갖는 주입된 영역은 추가적으로 또는 대안적으로 다른 종료 및/또는 접합 종료 구조에 대응하는 하나 이상의 특성을 갖도록 구현될 수 있다. 예를 들어, 주입된 영역은 중간 웰 영역과 접촉하는 단일 주입된 영역을 포함할 수 있는 단일 존 JTE 및/또는 둘 이상의 연결된 주입된 영역을 포함할 수 있는 다중 존 JTE로 구현될 수 있다. 일부 실시 예에서, 2개 이상의 연결된 주입 영역은 동일하거나 상이한 특성을 가질 수 있고, 2개 이상의 연결된 주입 영역 중 적어도 하나는 중간 웰 영역과 접촉할 수 있다. 추가적으로, 일부 실시 예에서, 주입된 영역은 다중 플로팅 존 JTE를 형성하도록 구현될 수 있다. 이러한 실시 예에서, 제1 주입 영역은 중간 웰 영역과 접촉할 수 있는 반면, 다른 간격 및/또는 폭을 갖는 플로팅 영역과 같은 추가 주입 영역 세트는 제1 주입 영역과 서로 분리되어 주입될 수 있다. 또한, 일부 실시 예에서, 주입된 영역(예: 플로팅 영역)은 플로팅 필드 링(floating field ring ; FFR) 종료를 형성하도록 구현될 수 있다. 이러한 실시 예에서, 플로팅 영역은 서로 분리되고 중간 웰 영역과 분리되어 주입될 수 있다. 추가적으로 또는 대안적으로, 주입된 영역은 공간 조절된 JTE를 형성하도록 구현될 수 있으며, 이는 중간 웰 영역과 접촉하고 FFR을 형성하기 위해 주입된 추가 주입 영역 세트로부터 분리된 제1 주입 영역을 포함할 수 있다. 따라서, 여기에 설명된 기법은 단일 존 JTE, 다중 존 JTE, 등급화된 JTE, 다중 플로팅 존 JTE, FFR, 공간 조절된 JTE 및/또는 유사한 것과 같은 임의의 적합한 접합 종료에 적용될 수 있으며, 본 명세서에 설명된 실시 예는 제한이 아닌 예시적인 것으로 의도된다는 것이 이해될 수 있다.
본 명세서에서 사용되는 용어 "반도체 요소", "트랜지스터 요소", "능동 요소", "능동 디바이스 요소", "MOSFET 요소"등은 반도체 물질 상에, 내부에, 위에 또는 주변에 형성되는 디바이스의 일부를 구성하는 층 및 물질을 의미한다. 이러한 용어는 디바이스의 표면 상에 배치된 임의의 유전체 물질을 포함하지 않는다. 예를 들어, 도시된 예에서, SiC MOSFET 디바이스(20)의 반도체 요소(트랜지스터 요소, 능동 요소, 능동 디바이스 요소)는 반도체 기판 층(22), 반도체 드리프트 층(24), 차단 접합(26) 및 접합 종료 영역(28)을 포함한다. 그러나 이 용어는 아래에서 더 설명하는 위에 있는 유전체 또는 절연 격리 물질을 포함하지 않는다.
이해되는 바와 같이, SiC MOSFET 디바이스(20)는 또한 아래에 있는 디바이스의 물리적 및 전기적 격리를 제공하기 위해 다수의 유전체 필름 및 절연 층으로 코팅될 수 있다. 예를 들어, SiC MOSFET 디바이스(20)는 패시베이션 층(30) 및 유전체 층(32)을 포함할 수 있다. 아래에서 더 설명되는 바와 같이, SiC MOSFET 디바이스(20)가 디바이스가 완전히 패키지되기 전에 웨이퍼 형태 또는 다이 형태 일 때, SiC MOSFET 디바이스(20)는 제조 후(post-fabrication) 물질 또는 환경(34)에서 테스트될 수 있다. 즉, 요소(34)는 SiC MOSFET(20)이 여전히 웨이퍼 또는 다이 형태일 때의 테스트 환경을 나타내기 위해 여기에서 사용된다.
패시베이션 층(30)은 전형적인 웨이퍼 처리 동안 패시베이션 층을 형성하는데 사용되는 산화물 및 질화물과 같은 절연 물질의 하나 이상의 얇은 층을 포함할 수 있다. 패시베이션 층(30)을 형성하는 얇은 층(들)은 예를 들어 대략 1-10 마이크론(㎛) 범위의 두께를 갖는 패시베이션 층(30)을 형성하기 위해 표준 퇴적 기법에 의해 퇴적될 수 있다. 시뮬레이션 테스트와 관련하여 아래에서 상세히 설명되는 MOSFET 디바이스(20)의 일 실시 예에서, 패시베이션 층(30)은 대략 1.8㎛의 두께를 갖는다. 예로서, 표 1은 패시베이션 층(30)을 형성하기 위해 단독으로 또는 서로 조합하여(또는 유사 물질) 사용될 수 있는 다양한 필름 유형, 유전체 특성 및 표준 공정 하에서 가능한 두께를 갖는 유리질 필름의 목록을 제공한다.
필름 유형 유전 상수 유전 강도(V/cm) 두께 범위(㎛)
Thermal Si02 3.9 10E6 < 3
LPCVD SiH2Cl2+N20SiO2 3.9 10E6 < 1.5
LPCVD TEOS + 02 SiO2 3.9 5-10E6 < 2
LPCVD SiH4 + 02 SiO2 4.1 8E6 < 2
SACVD TEOS + O3 Si02 4.3 5-10E6 < 10
PECVD TEOS +02 SiO2 4.1 3-6E6 < 4-5
PECCVD SiH4+N2O Si02 4.1 3-6E6 < 4-5
PSG 4.1-4.3 5-7E6
BPSG 4.1-4.3 5-7E6
LPCVD Si3N4 6-7 10E6 < 2 ㎛
PECVD SiNx 6-9 5E6 < 4
표 1에서 알 수 있듯이, 산화물(oxide) 및 질화물(nitride) 물질의 유전 강도는 우수하지만(예: 3.0E6-10.0E6 V/cm 범위), 패시베이션 층(30)의 물질 두께는 보통 표준 퇴적 기법을 사용하여 10μm 미만으로 제한된다. 따라서, 패시베이션 층(30)은 SiC MOSFET 디바이스(20)의 종료 영역의 전기적 격리를 제공한다. 그러나, 이러한 전기적 격리는 아래에 설명된 바와 같이 고전압 동작 중에 활물질(active material)을 완전히 격리하기에 충분하지 않을 수 있다.
SiC MOSFET 디바이스(20)의 하부 종료 영역의 추가 전기적 격리를 제공하기 위해, 유전체 층(32)이 패시베이션 층(30) 상에 형성될 수 있다. 웨이퍼 처리에 사용되는 표준 퇴적 기법에 따라, 폴리이미드(또는 유사한 물질)는 단독으로 또는 서로 조합하여 퇴적되어 유전체 층(32)을 형성할 수 있다. 예를 들어, 표 2는 온 웨이퍼(on-wafer) 종료 영역 커버리지(coverage)를 위해 고려될 수 있고 웨이퍼 처리에 사용되는 표준 기법에 의해 퇴적될 수 있는 다양한 폴리이미드의 목록을 제공한다.
물질 유전 상수 유전 강도(volts/cm) 두께 범위 ㎛
Fujifilm Durimide 7520 3.2 - 3.3 3.45E6 통상 10-12 ㎛
Fujifilm LTC 9500 3.5 - 3.6 > 4.50E6 데이터시트에 최대 7 ㎛까지 나열됨
HD 4110 3.2 2.75E6 최대 15 ㎛
HD 8820 2.94 4.70E6 최대 10 ㎛
AsahiKasei AM-270 2.9 4.70E6 2-15 ㎛
표 2에서 명백한 바와 같이, 폴리이미드 물질의 유전 강도는 양호하지만(예: 2.75E6 - 4.70E6 V/cm 범위), 유전체 층(32)의 물질 두께는 보통 표준 퇴적 기법을 사용하여 15μm 미만으로 제한된다. 유전체 층(32)이 SiC MOSFET 디바이스(20)의 종료 영역의 추가 격리를 제공할 수 있지만, 이 층은 패시베이션 층(30)과 결합하여 고전압 동작 동안 디바이스를 완전히 격리하기에 충분하지 않을 수 있다.
SiC MOSFET 디바이스(20)가 제조되었지만 여전히 웨이퍼 형태인 경우, 디바이스는 신뢰성 및 기능 테스트를 위해 종료 영역에서 전기적으로 프로브될 수 있다. 즉, 알려진 양호한 다이를 식별하기 위해 다이가 싱귤레이션되고 패키지되기 전에 웨이퍼 형태의 SiC MOSFET 디바이스(20)를 테스트하는 것이 유리하다. 결함이 빨리 식별될수록 결국 폐기되는 추가 처리 디바이스에 의해 낭비되는 시간과 물질이 줄어들 수 있다. 웨이퍼 형태(그리고 추가 패키지 전에 다시 다이 형태)에서 SiC MOSFET 디바이스(20)를 테스트함으로써, 알려진 양호한 다이를 조기에 식별할 수 있다. 따라서, SiC MOSFET 디바이스(20)가 웨이퍼 형태 일 때, 전형적으로 공기 또는 겔과 같은 제조 후 물질(환경 ; 34)에서 프로브된다. 특히, 전기 테스트를 최적으로 의미있게 만들기 위해, SiC MOSFET 디바이스(20)는 SiC MOSFET 디바이스(20)가 동작할 수 있도록 정격이 지정된 가능한 동작 온도 및 전기적 한계의 전체 범위에서 테스트되어야 한다. 그러나, 웨이퍼 형태의 SiC MOSFET 디바이스(20)의 전기적 프로빙은 고전압에서 단자 영역에서 생성된 높은 E-필드에 기초하여 최대 전력 정격 및 온도에서 문제를 나타낼 수 있다. 예를 들어, 제조 후 물질(34)이 표 3에 제공된 물질 중 하나를 포함할 수 있다는 것을 고려한다.
물질 유전 상수 유전 강도(volts/cm) 두께 범위
Silicone gel 2.7 25 C에서 1.75E5175 C에서 1.0E5 > 1mm
Molding compound 3.98 200 C에서 3.1E5 > 1mm
Dry Air 1 ~ 3.0E4 > 1mm
특히, 건조 공기의 유전 강도는 표준 온도 및 압력(standard temperature and pressure ; STP)에서 제조 후 물질 또는 테스트 환경(34) 중 가장 낮다. 따라서 웨이퍼 형태의 SiC MOSFET 디바이스(20)를 테스트할 때, SiC MOSFET 디바이스(20)는 건조 공기에서 가장 높은 정격 전압 동작으로 테스트될 수 있어야 하며, SiC MOSFET 디바이스(20)의 표면에서 측정 가능한 E-필드 강도를 3.0E4 V/cm 이하 레벨로 유지해야 한다. 10㎛ 미만의 두께를 갖는 유리질 필름 패시베이션 층(30) 및 15㎛ 미만의 두께를 갖는 폴리이미드 유전체 층(32)을 갖는 위에서 설명된 SiC MOSFET 디바이스(20)의 다양한 실시 예들의 테스트 결과는 도시된 도 2의 설계가 추가 물질 없이, 전형적인 제조 후 물질(34)에서 완전한 전기적 격리를 제공하기에 불충분하다는 것을 입증했다. 특히, 공기 중 역 바이어스 조건(1700V) 하에서 테스트되는 SiC MOSFET 디바이스(20)의 시뮬레이션 결과는 측정 가능한 전기장 강도의 규모가 3.0E4 V/cm의 표면에서 공기 중 목표 최대 E-필드 강도보다 훨씬 높은 대략 2.7E5V/cm임을 시사한다. 즉, 유전체 층(32)과 조합된 설명된 패시베이션 층(30)은 MOSFET 디바이스(20)의 고온 정격 한계(예: 175°C - 200°C) 및 겔 또는 공기에서 MOSFET 디바이스(20)의 높은 전압 정격 한계(예: 최대 역 바이어스 조건 하에서 1700V) 에서 특수 테스트 장비 없이 웨이퍼 또는 다이 형태로 테스트하는 동안 아크 발생을 방지하기 위해 필요한 보호를 제공하지 않는다.
웨이퍼 테스트 및 다이 테스트 동안 SiC MOSFET 디바이스(20)의 종료 영역 위에 형성된 물질 위에 아크가 발생할 가능성을 완화하기 위해, SiC MOSFET 디바이스(20)의 패키지를 완료하기 전에 E-필드 억제 층(아래에서 도 3-7b와 관련하여 더 도시되고 설명됨)이 본 발명의 실시 예에 따라 본 명세서에 개시된다. E-필드 억제 층은 SiC MOSFET 디바이스(20)의 종료 영역의 추가 전기적 격리를 제공하여 디바이스가 모든 정격 온도 및 전압에서 웨이퍼 및 다이 형태로 신뢰성있게 테스트될 수 있도록 한다.
도시된 유전체 층(32) 상에 퇴적, 배치 또는 보통 형성될 수 있는 E-필드 억제 층에 사용될 물질을 선택함에 있어서, 특정 설계 고려가 이루어졌다. 유전체 층(32)의 물질은 높은 유전 강도를 포함하는 유리한 특성을 갖기 때문에 유사한 유전체 물질이 E-필드 억제 층에서 사용되는 것으로 조사되었다. 따라서, SiC MOSFET 디바이스(20)를 신뢰할 수 있게 테스트하기 위해 E-필드 억제 층을 형성하기 위한 2.0E6-5.0E6 V/cm 범위의 E-필드 강도 및 2.9-3.6 범위의 유전 상수를 갖는 유전체 물질의 적절한 두께를 결정하기 위해 패시베이션 층(30) 및 유전체 층(32) 위에 추가 유전체 물질을 갖는 SiC MOSFET 디바이스(20)의 결과를 모델링하는 시뮬레이션이 실행되었다.
도 3은 유전체 층(32) 상에 형성된 E-필드 억제 층(36)을 갖는 SiC MOSFET 디바이스(20)를 도시한다. 본 명세서에 설명된 실시 예에 따르면, E-필드 억제 층(36)은 최대 온도 및 전압 정격에 걸쳐 웨이퍼 형태 또는 다이 형태의 SiC MOSFET 디바이스(20)의 종료 영역에 걸쳐 생성된 전기장의 충분한 격리를 제공한다. 도 4에 도시된 시뮬레이션된 테스트 결과와 관련하여 설명되는 바와 같이, 2.0E6-5.0E6 V/cm 범위의 E-필드 강도와 2.9-3.6 범위의 유전 상수를 갖는 물질을 활용할 때 E-필드 억제 층(36)의 충분한 두께 T는 아래에 있는 패시베이션 층(30) 및 유전체 층(32)을 위해 선택된 두께 및 물질에 따라 대략 80㎛ - 100㎛의 범위에 있는 것으로 밝혀졌다. E-필드 억제 층(36)의 두께(T)의 이러한 범위는 또한 공기의 "최악의 경우" 테스트 환경에서 충분한 전기적 격리를 제공한다. 이해되는 바와 같이, E-필드 억제 층(36)의 두께(T)는 패시베이션 층(30) 또는 유전체 층(32)의 유전 강도 및/또는 두께가 증가하는 경우 대략 80㎛ 내지 100㎛의 범위 아래로 감소될 수 있다. 특정 실시 예에서 두께 T는 더 클 수 있다. 예를 들어, 다른 실시 예에서 두께 T는 대략 50μm - 200μm 범위에 있을 수 있다. 그러나 전형적인 제조 시설에서 일반적으로 이용 가능한 이러한 물질 및 퇴적 기법의 선택은 물질 선택 및 두께 능력을 표 1 및 2와 관련하여 설명된 것과 유사한 물질 및 두께로 제한할 수 있다. 또한, 테스트 환경(즉, 제조 후 물질(34))이 공기 이외의 것(예: 실리콘 겔)으로 알려진 경우, E-필드 억제 층(36)의 두께도 아래에 도 4와 관련하여 추가로 설명되는 바와 같이 감소될 수 있다.
또한 설명되는 바와 같이, E-필드 억제 층(36)의 두께(T)가 대략 80㎛-100㎛ 범위에 있음을 나타내는 시뮬레이션된 테스트 결과에 기초하여, 2.0E6-5.0E6V/cm 범위의 E-필드 강도 및 2.9-3.6 범위의 유전 상수를 갖는 물질에 대해, 많은 종래 기법은 위에 표 2에 설명된 것과 같은 물질을 적절한 두께 범위로 퇴적할 수 없다. 따라서, E-필드 억제 층(36)을 위한 선택 가능한 물질로서 다른 형태의 물질이 본 명세서에서 개시된다. 예를 들어, 폴리이미드(polyimide), 폴리벤족사졸(polybenzoxazole ; PBO) 또는 이 둘의 혼합물이 E-필드 억제 층(36)으로 활용될 수 있다. 이러한 물질은 분배되고 경화되고 패턴화되는 액체 유전체로서 칩 표면에 적용될 수 있다. 물질은 스펀캐스트(spuncast), 딥코팅(dipcoat), 스프레이 코팅(spray coat) 또는 스크린 인쇄(screen print)될 수 있다. 스크린 인쇄(screenprinting), 에어로졸 제트 인쇄(aerosol jet printing), 그라비아(gravure) 또는 주사기 분배(syringe dispense)를 포함할 수 있는 첨가 기법을 사용하여 액체 수지 물질을 추가적으로 적용하는 것도 가능하다. 일 실시 예에서, E-필드 억제 층(36)에 활용되는 두꺼운 유전체는 폴리이미드(예: Kapton 브랜드)의 시트 또는 롤 형태의 건조 필름(dry film)으로 제공될 수 있다. 시트 형태의 폴리이미드가 보통 이 E-필드 억제 층(36)에 대한 물질 후보로서 아래에서 설명되고 실험적 검증을 위해 입증되었지만, 다른 고온 유전체 물질도 시트 형태로 이용 가능하다. 예를 들어, 폴리에테르이미드(Ultem), 폴리이미드, 폴리에테르이미드, 액상 크라이살 폴리머(liquid crysal polymer ; LCP), 폴리설폰(polysulfone), 폴리에테르 에테르 케톤(polyether ether ketone ; PEEK), 폴리아릴렌 에테르 케톤(polyarylene ether ketone), 에폭시(epoxy), 폴리벤족사졸 (polybenzoxazole) 및 플루오로폴리머(fluoropolymer) 또는 에폭시도 100-500um 두께 시트로 이용 가능할 수 있고, 고려될 수도 있다.
도 4를 참조하면, 모델 결과(40)가 도시되어 있다. 구체적으로, SiC MOSFET 디바이스(20)가 모델링되었으며, 패시베이션 층(30) 및 표 1 및 2와 관련하여 위에서 설명한 것과 유사한 특성을 갖는 유전체 층(32)이 형성되고 E-필드 억제 층(예: 폴리이미드 물질 ; 36)이 그 위에 형성되었다. 시뮬레이션된 폴리이미드를 통한(y-축(42)을 따른) E-필드 강도의 시뮬레이션된 측정은 겔 또는 공기 내의 가장 극한 동작 조건(예: 최대 역 바이어스 조건 하에서 1700V)에서 생성된 전기장을 충분히 억제하는 폴리이미드 E-필드 억제 층(36)의 두께를 결정하기 위해 (x-축(44)을 따른) SiC MOSFET 디바이스(20)의 반도체 표면으로부터의 거리의 함수로 플롯(plot)되었다. 즉, 폴리이미드 E-필드 억제 층(36)의 두께의 선택은 E-필드 억제 층(36)의 전기장 규모가 테스트 환경(즉, 제조 후 물질(34))의 유전 강도보다 크거나 같도록 결정될 수 있다. 제조 후 물질(34)의 유전 강도가 (실리콘 겔과 같은) 온도에 따라 변한다면 추가 고려가 제공될 수 있다.
다시 표 3을 참조하면, 실리콘 겔이 제조 후 물질(34)인 경우, 실온(25 ° C)에서 실리콘 겔의 유전 강도는 대략 1.75E5V/cm이고 175°C에서 대략 1.0E5V/cm이다. 공기의 유전 강도는 SiC MOSFET 디바이스(20)의 표준 동작 범위에서 대략 3.0E4이다. 따라서, E-필드 억제 층(36)의 두께는 SiC MOSFET 디바이스(20)의 종료 영역 위에 생성될 수 있는 임의의 E-필드를 신뢰성있게 억제하도록 선택되어야 한다. 도 4로 다시 돌아가면, 이러한 세 가지 조건 하에서의 시뮬레이션 테스트 결과는 SiC MOSFET 디바이스(20)의 최대 전압 및 온도 범위에 걸쳐 신뢰할 수 있는 테스트를 보장하기 위해 E-필드 억제 층(36)의 최소 두께를 입증한다.
구체적으로, 곡선(46)은 폴리이미드의 두께를 통한 전기장 강도를 모델링하고, 따라서 1700V에서 전기장의 적절한 억제를 제공하기 위해 E-필드 억제 층(36)에 대한 문턱 두께(threshold thickness)를 제공한다. 디바이스가 테스트되는 제조 후 물질(34)이 실리콘 겔이고 SiC MOSFET 디바이스(20)가 실온에서 동작하는 경우, 대략 25μm의 E-필드 억제 층의 문턱 두께가 전기장 규모를 1.75E5V/cm 미만으로 감소시킬 것이고, 이는 곡선(46)의 포인트(48)로 표시된 바와 같이 종료 영역 위에 생성될 수 있는 최대 E-필드를 억제하기에 충분하다. 제조 후 물질(34)이 실리콘 겔이고 MOSFET 디바이스(20)가 175°C의 온도에서 동작하는 경우, E-필드 억제 층(36)의 문턱 두께가 대략 44μm이면 전기장 규모가 1.0E5V/cm 미만으로 감소시킬 것이고, 곡선(46)의 포인트(50)로 표시된 바와 같이, 종료 영역 위에 생성될 수 있는 최대 E-필드를 억제하기에 충분하다. 제조 후 물질(34)이 공기이고 MOSFET 디바이스(20)가 임의의 온도에서 동작하는 경우, E-필드 억제 층(36)의 대략 94μm의 문턱 두께는 이 층 위의 전기장 규모를 3.0E4V/cm 미만으로 감소시킬 것이고, 이는 곡선(46)의 포인트(52)에 의해 표시되는 바와 같이 종료 영역 위에 생성될 수 있는 최대 E-필드를 억제하기에 충분하다. 따라서 테스트 환경(즉, 제조 후 물질(34))이 공기인 "최악의 경우" 테스트 시나리오를 허용하려면 MOSFET 디바이스(20)의 정격 전압 및 온도에서 테스트하는 동안 신뢰성 위험 및/또는 유전체 실패(즉, 아크 발생)를 완화하기 위해 대략 94μm의 총 유전체 두께를 선택해야 한다. 즉, 패시베이션 층(30), 유전체 층(32) 및 E-필드 억제 층(36)의 결합된 두께는 신뢰할 수 있는 테스트를 보장하기 위해 대략 94㎛(또는 그 이상)이어야 한다. 따라서, 패시베이션 층(30)의 두께가 대략 1.8㎛인 실시 예에서, 유전체 층(32)의 두께는 대략 12㎛이고, E-필드 억제 층(36)의 두께는 대략 82.2㎛보다 크거나 같아야 한다.
도 5는 본 실시 예에 따라 제조되고 실험적 검증을 제공하도록 테스트된 다수의 SiC MOSFET 디바이스(20)를 포함하는 테스트 웨이퍼(60)를 도시한다. 웨이퍼(60)의 일부(62)의 확대도는 SiC MOSFET 다이(20)를 더 잘 도시하기 위해 제공된다. 본 실시 예에 따르면, 각 다이는 E-필드 억제 층(36)을 포함한다. 웨이퍼 형태의 테스트 및 검증 목적을 위해, 패시베이션 층(30 ; 보이지 않음)은 대략 1.8㎛의 두께로 퇴적되었다. 롤 형태로 이용 가능한 폴리이미드 캡톤 필름이 웨이퍼에 부착되어 E-필드 억제 층(36)을 제공한다. E-필드 억제 층(36)과 아래에 있는 유전체 층(32)의 결합된 두께는 대략 87㎛였다. 필름(E-필드 억제 층(36))이 정렬되고 웨이퍼에 접착되기 전에, E-필드 억제 층(36)은 프로빙을 위해 게이트 금속(64) 및 소스 패드(66)를 노출시키기 위해 레이저 어블레이션(laser ablation)을 통해 패턴화되었다. SiC MOSFET 디바이스(20)는 1200volt 정격 SiC 디바이스였으며, 아크 발생은 관찰되지 않고 실온에서 200°C 범위의 테스트 온도에서 최대 브레이크다운(full breakdown) 전압에서 프로빙되었다. 실제로, 이러한 물질 및 두께를 사용하여, E-필드 억제 층(36)은 최대 대략 1800 볼트까지 동작할 때 아크 발생을 확실하게 방지하는 것으로 밝혀졌다. 특히, E-필드 억제 층(36)은 아래에 있는 컨택 구조를 노출시키기 위해 (웨이퍼에 퇴적 또는 배치 전 또는 후에) 패턴화될 수 있고 정상 정격 동작 조건(예: 전압 및 온도)동안 SiC MOSFET 디바이스(20)의 반도체 요소에 의해 생성될 수 있는 임의의 전기장을 충분히 억제할 수 있는 임의의 물질일 수 있다.
이제 도 6a 및 6b를 참조하면, 본 발명의 실시 예의 다른 특징 및 이점이 설명된다. 구체적으로, 도 6a는 단일 SiC MOSFET(20)의 평면도를 도시한다. 도 6b는 SiC MOSFET 디바이스(20)의 측면도를 도시한다. 도시된 바와 같이, SiC MOSFET(20)은 소스 금속 패드(66)를 노출하도록 패턴화된 E-필드 억제 층(36)을 포함한다. 전술한 바와 같이, E-필드 억제 층(36)은 SiC MOSFET 디바이스(20)가 그 최고 전압 정격(예: 1700V)에서 동작할 때 종료 영역에서 생성될 수 있는 임의의 전기장(70)을 방지하기에 충분한 두께 T(예: 80μm-100μm)를 갖는다. 두꺼운 E-필드 억제 층(36)의 이전에 설명된 이점에 추가하여, 전기장(70)이 E-필드 억제 층(36) 내의 우려 레벨 아래로 감소되기 때문에, E-필드 억제 층(36)의 상부 표면에 존재할 수 있는 임의의 입자, 파편 또는 기포는 디바이스의 동작에 영향을 미치지 않을 것이다. 따라서, SiC MOSFET 디바이스(20)가 나중에 패키지되는 경우, 디바이스(20)의 표면에서 이러한 파편을 육안으로 검사하는 능력을 제거되면, 어떤 입자도 E-필드 억제 층(36) 내에서 전기장(70)의 감소로 인해 잔류 전기장과 반응하지 않을 것이기 때문에 임의의 입자, 파편 또는 기포(패키지 물질 내의)의 유해한 영향이 완화될 것이다. 또한, 도 6a 및 6b에는 SiC MOSFET 디바이스(20)에 전기적 연결을 제공하기 위해 소스 금속 패드(66)에 전기적으로 결합되는 본딩 요소(72)가 도시된다. 일 실시 예에서, 본딩 요소(72)는 SiC MOSFET 디바이스(20)를 외부 요소, 디바이스 또는 시스템에 전기적으로 결합할 수 있는 알루미늄 웨지(aluminum wedge) 본딩 요소이다. 이해되는 바와 같이, 다른 유형의 본딩 요소(예: 와이어 본드, 스트랩 등) 및 다른 전도성 금속(예: 구리, 금 등)이 특정 실시 예에서 사용될 수 있다.
도 7a 및 7b는 각각 E-필드 억제 층(36)을 활용하는 개선된 본딩 구조를 갖는 SiC MOSFET 디바이스(20)의 대안적인 실시 예의 평면도 및 측면도를 각각 도시한다. 본딩 요소(72)의 수를 증가시키고 SiC MOSFET 디바이스(20)에 더 나은 전류 밀도를 제공하기 위해, 전체 SiC MOSFET 디바이스(20) 상에 추가 금속화 층(74)이 제공된다. 유리하게는, 전술한 이점에 더하여, E-필드 억제 층(36)은 또한 금속화(74)와 SiC MOSFET 디바이스(20)의 하부 활성 구역 사이의 절연 장벽으로서 유전체 층을 제공할 수 있다. 이 실시 예에서, 전기장 억제 층(36)과 금속화(74)는 결합하여 전력 오버레이(power overlay ; POL) 구조를 제공한다. POL 구조는 SiC MOSFET 디바이스(20)에 본딩하기 위해 유리하게 사용될 수 있다. 디바이스의 전류 밀도가 증가함에 따라 디바이스의 총 전류는 소스 본드에 대한 와이어 연결의 전류 용량(예: 제한된 단면적)에 의해 제한될 수 있다. 이것은 종료에 사용되는 다이의 상대적으로 넓은 구역을 가진 작은 다이의 경우 특히 그렇다. 여기에 제공된 바와 같이, 종료 영역 위에 형성된 E-필드 억제 층(36)은 SiC MOSFET 디바이스(20)의 하부 활성 영역으로부터 전기적 격리를 유지하면서 POL 금속화 층(74)과 함께 POL 유전체 층으로 활용되어 본딩 구역을 원래 패드 크기(즉, 소스 금속 패드(66))보다 더 크게 재분배하는 POL 구조를 형성할 수 있다. 종료 영역 위에 배치된 E-필드 억제 층(36)을 포함하는 개시된 POL 구조는 또한 다양한 금속 유형 및 다양한 본딩 기법과 호환되는 재 금속화를 제공할 수 있다. 예를 들어, 금속화(74)는 더 나은 본딩을 위해 니켈-금(NiAu)을 갖는 구리(Cu)일 수 있다. 본딩 요소(72)의 수는 금속화(74)의 크기가 아래에 있는 소스 금속 패드(66)보다 크기 때문에 증가될 수 있다. 일 실시 예에서, 본딩 요소(72)는 알루미늄 웨지 본딩 요소이다. 다른 실시 예에서, 본딩 요소(72)는 구리 웨지 본딩 요소이다. 이해되는 바와 같이, 다른 유형의 본딩 요소(예: 와이어 본드, 스트랩 등) 및 다른 전도성 금속이 특정 실시 예에서 사용될 수 있다.
도 8a 및 8b는 동작 중 패키지의 온-저항(on-resistance)을 낮출 수 있는 E-필드 억제 층(36) 및 본딩 요소(72)를 활용하는 개선된 본딩 구조를 갖는 SiC MOSFET 디바이스(20)의 대안적인 실시 예의 평면도 및 측면도를 각각 도시한다. 도 7a 및 도 7b에 도시된 실시 예에서와 같이, 현재 도시된 실시 예는 더 큰 구역에 걸쳐 본딩 영역의 재분배를 위한 POL 구조를 포함한다. POL 구조는 E-필드 억제 층(36 ; POL 유전체) 및 금속화 층(74)을 포함한다. 금속화(74)는 더 나은 본딩을 위해 니켈-금(NiAu)을 갖는 구리(Cu) 일 수 있다. 도시된 실시 예에서, 본딩 요소(72)는 예를 들어 땜납(76)을 사용하여 아래에 있는 금속화(74)에 전기적 및 물리적으로 결합될 수 있는 구리 스트랩 또는 구리 클립 본딩 요소 일 수 있다. 이해되는 바와 같이, 땜납(76) 대신에 다른 전도성 접착제가 사용될 수 있다. 유리하게는, 구리 클립 본딩의 사용은 동작 중에 패키지의 온 저항을 낮출 수 있다.
이 기재된 설명은 예를 사용하여 최상의 모드를 포함하여 본 발명을 개시하고 또한 임의의 디바이스 또는 시스템을 만들고 사용하고 임의의 통합된 방법을 수행하는 것을 포함하여 임의의 당업자가 본 발명을 실시할 수 있도록 한다. 본 발명의 특허 가능한 범위는 청구 범위에 의해 정의되고, 당업자에게 발생하는 다른 예를 포함할 수 있다. 그러한 다른 예는 청구항의 문자적 언어와 다르지 않은 구조적 요소를 가지거나 청구항의 문자적 언어와 실질적으로 차이가 없는 동등한 구조적 요소를 포함하는 경우 청구항의 범위 내에 있는 것으로 의도된다.

Claims (27)

  1. 반도체 디바이스로서,
    종료 영역 위에 형성된 전기장(electric field ; E-필드) 억제 층을 포함하고,
    상기 E-필드 억제 층은 금속 컨택 구역 상에 개구로 패턴화되고,
    상기 E-필드 억제 층은 상기 반도체 디바이스가 최대 전압 이하에서 동작하는 경우, 상기 E-필드 억제 층 위의 전기장 강도가 인접 물질의 유전 강도보다 낮도록 하는 두께를 포함하는,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 디바이스는 트랜지스터, 다이오드, MOSFET, JFET, IGBT 또는 사이리스터(thyristor)를 포함하는,
    반도체 디바이스.
  3. 제1항에 있어서,
    기판;
    상기 기판 상에 형성된 반도체 드리프트 층;
    상기 드리프트 층에 형성된 차단 접합; 및
    상기 반도체 드리프트 층에 형성되고 상기 차단 접합에 측 방향으로 인접하는 접합 종료 영역을 더 포함하는,
    반도체 디바이스.
  4. 제3항에 있어서,
    상기 기판 또는 드리프트 층 중 적어도 하나는 실리콘 카바이드(SiC)를 포함하는,
    반도체 디바이스.
  5. 제1항에 있어서,
    상기 최대 전압은 900V 내지 10KV 인,
    반도체 디바이스.
  6. 제1항에 있어서,
    상기 E-필드 억제 층 아래에 형성된 패시베이션 층을 더 포함하는,
    반도체 디바이스.
  7. 제6항에 있어서,
    상기 패시베이션 층 위에 그리고 상기 E-필드 억제 층 아래에 형성된 유전체 층을 포함하는,
    반도체 디바이스.
  8. 제1항에 있어서,
    상기 E-필드 억제 층은 대략 50㎛ 내지 200㎛의 범위 내의 두께를 포함하는,
    반도체 디바이스.
  9. 제1항에 있어서,
    상기 E-필드 억제 층은 폴리이미드(polyimide), 폴리벤족사졸 (polybenzoxazole ; PBO), 에폭시(epoxy), 비스벤조사이클로부텐 (bisbenzocyclobutene ; BCB), 폴리에테르이미드(Ultem), 폴리에테르이미드, 액상 크라이살 폴리머(liquid crysal polymer ; LCP), 폴리설폰(polysulfone), 폴리에테르 에테르 케톤(polyether ether ketone ; PEEK), 폴리아릴렌 에테르 케톤(polyarylene ether ketone), 플루오로폴리머(fluoropolymer) 또는 이들의 조합을 포함하는,
    반도체 디바이스.
  10. 제1항에 있어서,
    하부 본딩 구역을 확장하도록 구성된 전력 오버레이(power overlay ; POL) 구조를 포함하고, 상기 POL 구조는
    상기 E-필드 억제 층; 및
    상기 E-필드 억제 층 위에 적어도 부분적으로 형성된 금속화 층을 포함하는,
    반도체 디바이스.
  11. 제10항에 있어서,
    상기 금속화 층은 재-금속화 층인,
    반도체 디바이스.
  12. 제10항에 있어서,
    상기 금속화 층은 상기 개구 내로 연장되고, 상기 금속화 층은 상기 개구를 통해 상기 금속 컨택 구역에 전기적으로 결합되는,
    반도체 디바이스.
  13. 제1항에 있어서,
    상기 E-필드 억제 층은 건조 필름 형태로 적용 가능한 물질을 포함하는,
    반도체 디바이스.
  14. 반도체 디바이스로서,
    MOSFET(metal-oxide-semiconductor field-effect transistor) 요소;
    상기 MOSFET 요소의 표면 위에 형성된 하나 이상의 격리 층; 및
    상기 하나 이상의 격리 층 위에 형성된 패턴화된 전기장(electric field ; E-필드) 억제 층을 포함하고,
    상기 E-필드 억제 층은 상기 MOSFET 요소에 의해 생성된 전기장 강도를 억제하도록 구성되어, 상기 반도체 디바이스가 최대 전압 이하에서 동작하는 경우, 상기 E-필드 억제 층 위의 상기 전기장 강도가 인접 물질의 유전 강도보다 낮도록 하는,
    반도체 디바이스.
  15. 제14항에 있어서,
    상기 하나 이상의 격리 층은 패시베이션 층 및 유전체 층을 포함하는,
    반도체 디바이스.
  16. 제14항에 있어서,
    상기 E-필드 억제 층은 폴리이미드(polyimide), 폴리벤족사졸 (polybenzoxazole ; PBO), 에폭시(epoxy), 비스*?*벤조사이클로부텐 (bisbenzocyclobutene ; BCB), 폴리에테르이미드(Ultem), 폴리에테르이미드, 액상 크라이살 폴리머(liquid crysal polymer ; LCP), 폴리설폰(polysulfone), 폴리에테르 에테르 케톤(polyether ether ketone ; PEEK), 폴리아릴렌 에테르 케톤(polyarylene ether ketone), 플루오로폴리머(fluoropolymer) 또는 이들의 조합을 포함하는,
    반도체 디바이스.
  17. 제14항에 있어서,
    상기 E-필드 억제 층은 대략 50㎛ 내지 200㎛의 범위 내의 두께를 포함하는,
    반도체 디바이스.
  18. 제14항에 있어서,
    상기 E-필드 억제 층은 상기 MOSFET 요소의 종료 영역을 커버하고,
    상기 E-필드 억제 층은 상기 SiC MOSFET 요소의 하부 게이트 패드, 소스 패드 또는 둘 모두를 노출시키도록 패턴화되는,
    반도체 디바이스.
  19. 제18항에 있어서,
    상기 E-필드 억제 층 위에 적어도 부분적으로 배치되고, 상기 패턴화된 E-필드 억제 층의 개구로 연장되는 금속화 층을 더 포함하여,
    상기 금속화 층은 상기 SiC MOSFET 요소의 상기 하부 게이트 패드, 상기 소스 패드 또는 둘 모두에 전기적으로 결합되도록 하는,
    반도체 디바이스.
  20. 제19항에 있어서,
    상기 금속화 층은 상기 SiC MOSFET 요소의 상기 하부 게이트 패드, 상기 소스 패드 또는 둘 모두의 구역보다 큰 구역을 포함하는,
    반도체 디바이스.
  21. 제14항에 있어서,
    상기 MOSFET 요소는 실리콘 카바이드(SiC)를 포함하는,
    반도체 디바이스.
  22. 반도체 디바이스로서,
    실리콘 카바이드(SiC) 기판;
    상기 SiC 기판 상에 형성된 종료 영역;
    상기 SiC 기판 상에 형성된 금속 컨택 구역; 및
    상기 종료 영역 위에 형성된 전기장(electric field ; E-필드) 억제 층을 포함하고,
    상기 E-필드 억제 층은 금속 컨택 구역 상에 개구로 패턴화되고, 상기 반도체 디바이스가 최대 전압 이하에서 동작하는 경우, 상기 E-필드 억제 층은 상기 E-필드 억제 층 위의 전기장 강도가 인접 물질의 유전 강도보다 낮도록 하는 두께를 포함하는,
    반도체 디바이스.
  23. 제22항에 있어서,
    상기 E-필드 억제 층은 대략 50㎛ 내지 200㎛의 범위 내의 두께를 포함하는,
    반도체 디바이스.
  24. 제22항에 있어서,
    상기 E-필드 억제 층은 대략 80 ㎛-100 ㎛ 범위 내의 두께를 포함하는,
    반도체 디바이스.
  25. 제22항에 있어서,
    상기 E-필드 억제 층 위에 적어도 부분적으로 형성된 금속화층을 포함하는,
    반도체 디바이스.
  26. 제25항에 있어서,
    상기 금속화 층은 상기 개구 내로 연장되고, 상기 금속화 층은 상기 개구를 통해 상기 금속 컨택 구역에 전기적으로 결합되는,
    반도체 디바이스.
  27. 제22항에 있어서,
    상기 E-필드 억제 층은 폴리이미드(polyimide), 폴리벤족사졸 (polybenzoxazole ; PBO), 에폭시(epoxy), 비스벤조사이클로부텐 (bisbenzocyclobutene ; BCB), 폴리에테르이미드(Ultem), 폴리에테르이미드, 액상 크라이살 폴리머(liquid crysal polymer ; LCP), 폴리설폰(polysulfone), 폴리에테르 에테르 케톤(polyether ether ketone ; PEEK), 폴리아릴렌 에테르 케톤(polyarylene ether ketone), 플루오로폴리머(fluoropolymer) 또는 이들의 조합을 포함하는,
    반도체 디바이스.
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