[go: up one dir, main page]

JP5600698B2 - ＳｉＣ素子搭載パワー半導体モジュール - Google Patents

ＳｉＣ素子搭載パワー半導体モジュール Download PDF

Info

Publication number
JP5600698B2
JP5600698B2 JP2012056618A JP2012056618A JP5600698B2 JP 5600698 B2 JP5600698 B2 JP 5600698B2 JP 2012056618 A JP2012056618 A JP 2012056618A JP 2012056618 A JP2012056618 A JP 2012056618A JP 5600698 B2 JP5600698 B2 JP 5600698B2
Authority
JP
Japan
Prior art keywords
resin layer
electric field
semiconductor device
region
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012056618A
Other languages
English (en)
Other versions
JP2013191716A (ja
Inventor
和弘 鈴木
秀勝 小野瀬
睦宏 森
Original Assignee
株式会社 日立パワーデバイス
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社 日立パワーデバイス filed Critical 株式会社 日立パワーデバイス
Priority to JP2012056618A priority Critical patent/JP5600698B2/ja
Publication of JP2013191716A publication Critical patent/JP2013191716A/ja
Application granted granted Critical
Publication of JP5600698B2 publication Critical patent/JP5600698B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本発明は、ＳｉＣ素子を搭載した高耐圧パワー半導体モジュールのＳｉＣ素子実装構造に関する。
省エネルギー化、省資源、環境保全などへの規制・要請を背景に、パワー半導体モジュールを用いた電力制御システムが不可欠なものになっている。特に、近年より小型で耐圧性に優れたパワー半導体モジュールの開発が求められている。しかし、パワー半導体モジュールを小型化して高耐圧の用途で用いようとすると、電位の分布が集中してしまう素子端部で、絶縁破壊が起こってしまう。
そこで、従来の素子では、素子上面周辺領域を取り囲むようにガードリングを形成し、電位分布を安定化させることで主耐圧特性を確保している。特許文献１には、主耐圧特性等が悪化するのを防止するため、ガードリング上にシリコン窒化膜を形成し、さらにオーバーコート膜を形成することが記載されている。また、近年より高耐圧性に優れたＳｉＣ素子やＧａＮ素子を含むワイドギャップ半導体素子の開発が進められている。特にＳｉＣ素子は、高耐圧性に優れた材料物性から高耐圧用途への展開に有利であり、このような素子を用いたパワー半導体装置の開発が進められている。
特開２０１０−３４３０６号公報
一方、特許文献１に記載のパワー半導体モジュールで、素子をＳｉＣ素子とした場合、ＳｉＣ素子では、デバイス内部の電界がＳｉよりも約１０倍大きくなるため、周辺電界緩和領域に発生する電界強度はＳｉ素子に比べて非常に大きくなってしまう。図５は、ゲル中に発生する最大電界を解析的に見積もったものである。ＳｉＣ素子を単純にシリコーンゲル封止した場合には（図５の横軸０μｍに相当）、ゲル中にゲル自体の絶縁破壊強度の５倍程度の電界が発生することを示している。このため、ＳｉＣ素子を用いた場合に安定した耐圧特性を確保するためにはゲル中の最大電界を低減させることが必要である。
したがって、本発明では上記課題に鑑み、ＳｉＣ素子端部の耐圧特性を確保したＳｉＣ素子搭載パワー半導体モジュールを提供することを目的とする。
上記課題を解決するために、本発明に係るパワー半導体モジュールは、素子上面周辺部に電界緩和領域を有するＳｉＣからなる半導体素子と、前記半導体素子を封止するシリコーンゲルと、を有する半導体装置において、前記電界緩和領域とシリコーンゲルとの間には、ＳｉＯ2から成る無機層と、当該無機層の上部に形成された樹脂層とを有し、前記樹脂層の誘電率は、前記無機層の誘電率以下であり、且つシリコーンゲルの誘電率以上であることを特徴とする。
本発明によれば、ＳｉＣ素子端部の耐圧特性を確保したＳｉＣ素子搭載パワー半導体モジュールを提供することができる。
本発明に係るＳｉＣ素子搭載パワー半導体モジュールの模式断面図である。 本発明に係るＳｉＣ素子部の模式断面図である。 本発明に係るＳｉＣ素子端部の模式断面図である。 本発明の第二の実施形態に係るＳｉＣ素子部の模式断面図である。 本発明に係るゲル中電界強度の解析結果を示す図である。 本発明の第二の実施形態に係るＳｉＣ素子端部の模式断面図である。 本発明の第三の実施形態に係るＳｉＣ素子端部の模式断面図である。
以下、本発明の実施例を図面に基づき説明する。
（第一の実施形態）
本発明に係るＳｉＣ素子搭載パワー半導体モジュール１００の模式断面を図１に示す。本発明が対象とするＳｉＣ素子搭載パワー半導体モジュールは、ＳｉＣ素子がスイッチング素子として搭載されていても良いし、フリーホイールダイオード素子として搭載されていても良いし、両方の素子として搭載されていても良い。
図１では、ＩＧＢＴにＳｉ素子を用い、ダイオードにＳｉＣ素子を用いたものを例に説明する。本実施形態に係るパワー半導体モジュール１００は、放熱ベース１１、セラミックス回路基板６、ＳｉＣ素子（ダイオード）１Ａ、Ｓｉ素子（ＩＧＢＴ）１Ｂ、外部出力端子９Ａ、９Ｂ、及びモジュールケース１０を有している。セラミックス回路基板６は、一方の面に、ＳｉＣ素子１Ａ、Ｓｉ素子１Ｂと接続される配線パターン６Ａ１及び外部出力端子９Ｂが接続される６Ａ２が設けられ、他方の面に、放熱ベース１１と接続される金属パターン６Ｃを有している。金属パターン６Ｃと放熱ベース１１とは、はんだもしくは金属ペーストを焼結した接合層５Ｂを介して接合される。一方、配線パターン６Ａ１とＳｉＣ素子１Ａ及びＳｉ素子１Ｂは、はんだもしくは金属ペーストを焼結した接合層５Ａを介して接合される。また、正極側と接続される外部出力端子９Ａ（９）は、配線パターン６Ａ１（６Ａ）と直接超音波接合で接合されており、負極側と接続される外部出力端子９Ｂ（９）は、配線パターン６Ａ２（６Ａ）と直接超音波接合で接合されている。なお、ここでは外部出力端子９と配線パターン６との接続は超音波接合としたが、他の接合方法を用いても良いのは言うまでもない。
この外部出力端子９Ａ及び９Ｂは、モジュールケース１０の外部に引き出されて他の機器と接続される。
ＳｉＣ素子１Ａ及びＳｉ素子１Ｂにおける配線パターン６Ａ１側と反対側の面は、ボンディングワイヤ４を介して、外部出力端子９Ｂが接続される配線パターン６Ａ２に接続されている。なお、ＳｉＣ素子１Ａの詳細構造については、下記で詳細に説明する。
モジュールケース１０は、放熱ベース１１に固定されており、内部がシリコーンゲル３で満たされている。
図２は図１のＳｉＣ素子搭載部１１０を拡大したものである。ＳｉＣ素子１Ａの表面には樹脂材２が塗布されており、ＳｉＣ素子１Ａの端部の樹脂材２の厚さが厚くなった構造をしている。この構造が本発明の一つの特徴となっている。
図２のＳｉＣ素子端部１２０のより詳細な構造を図３に示す。まず、ＳｉＣ素子１Ａの具体的な構造から説明する。ＳｉＣ素子１Ａは、接合層５Ａと接続されるカソード電極７Ｃ、アノード電極７Ａ、電極７Ｂ、及びｐ領域やｎ領域を有するＳｉＣ層２５を有している。ＳｉＣ層２５は、カソード電極７Ｃと接しているｎリッチ（ｎ+）領域２０、当該ｎリッチ（ｎ+）領域２０と接しており当該ｎリッチ（ｎ+）領域よりもエレクトロン濃度の薄いｎ領域２１、当該ｎ領域２１内であってＳｉＣ素子１Ａの表面に設けられたｐ領域からなる電界緩和領域３０、及び電極７Ｂが接している領域に設けられているｎリッチ（ｎ+）領域２３から構成される。このｎリッチ（ｎ+）領域２３は、チャネルストッパの役割を果たしており、当該ｎリッチ（ｎ+）領域２３がＳｉＣ素子１Ａの端部にあるため、ｎリッチ（ｎ+）領域２３よりも外部への電界の漏れを抑制できる。
本発明に係るＳｉＣ素子１Ａの表面部には、上述したように素子周辺の電界緩和領域３０（ｐ領域で構成されるもので、ガードリングと呼ぶ）が設けられている。なお、本実施形態のように電界緩和領域（ガードリング）３０の濃度を、アノード電極７Ａ側からＳｉＣ素子１Ａの素子端部に向かって、最もホールの濃度が濃い第一のｐ領域、当該第一のｐ領域よりもホールの濃度が低い第二のｐ領域、当該第二のｐ領域よりもさらにホールの濃度が低い第三のｐ領域の順に並べると、半導体素子を作る工程数は増加するが、電界集中を緩和する効果が高まり、シリコーンゲル３の分極を抑制できるので効果的である。
この電界緩和領域３０で最も電界が集中するのは第一のｐ領域３０Ａと第二のｐ領域３０Ｂの界面、及び第二のｐ領域３０Ｂと第三のｐ領域３０Ｃの界面である。したがって、素子の大型化を防ぎつつ、十分に素子の耐圧を確保するためには、例えば３.３ｋＶ耐圧のＳｉＣダイオードである場合には、アノード電極７Ａの端部から電界緩和領域３０のＳｉＣ素子端部側（つまり、第三のｐ領域３０Ｃの素子側端部）までの距離Ｌをアノード電極７Ａの端部よりも外側であって、アノード電極７Ａの端部から１０００μｍ以下とするのが好ましい。アノード電極７Ａの端部からの距離を１０００μｍ以下とする理由は、電界集中を防ぐと言う意味では効果的だが、素子自体が大型化してしまうためである。一方で、Ｌをアノード電極７Ａの端部以上とするのは、アノード電極７Ａの端部よりも素子中心部に第三のｐ領域３０Ｃの端部が寄ってしまうと、電界集中を十分に防ぐことができなくなるからである。またより好ましくは、Ｌを２００μｍ〜５００μｍとすると、電界集中を防ぎつつ小型化できるという意味でより好ましい。絶縁破壊電界３００ｋＶ／cm（Ｓｉと同程度まで低下と仮定）、耐圧３.３ｋＶから計算すると３.３／３００＝１１０μｍとなり、信頼性の観点からその２倍程度（２００μｍ程度）は必要となるからである。なお、下記で述べる樹脂や樹脂厚を用いると、２００μｍ以下として小型化したとしても、十分に電界集中による分極を防ぐことが可能となり、小型化と高耐圧性を両立することが可能となる。
続いて、電界緩和領域３０上の構成について説明する。電界緩和領域３０及びチャネルストッパ７Ｂ上にＳｉＯ2無機層８が配置されている。これはプラズマＣＶＤ法等による堆積手法で形成可能であるが、本手法に限定されず他の手法で形成してもよい。ＳｉＣ素子では素子周辺の電界緩和領域に発生する電界強度がＳｉ素子に比べ非常に大きくなってしまうので、特性変動を避けるため、高温処理が必要でエネルギー準位を作り易いシリコン窒化膜ではなく、高純度膜を形成可能なシリコン酸化膜（ＳｉＯ2膜）を使っている。また、ＳｉＯ2の誘電率は、４.１となっており、シリコーンゲルの２.７という誘電率に近いものとなっている。各種構成材料の誘電率差が大きいと界面に電荷が蓄積し易くなり、特性変動の原因になる。そのため、無機層８としてシリコーンゲルの誘電率に近いＳｉＯ2を用いると、ＳｉＣ素子１Ａ表面からシリコーンゲル３に至るまでの経路で誘電率の差を小さいものとできるため、特性変動を抑制することが可能となり、分極を抑制でき高耐圧のパワー半導体モジュールを提供できる。
さらに、無機層８の上には順に、第一の樹脂層２Ａ、第二の樹脂層２Ｂ、シリコーンゲル３が配置される。ＳｉＯ2を使うことで、これら材料の誘電率を狭い範囲に設定することが可能で、さらに、ＳｉＯ2≧第一及び第二の樹脂層≧シリコーンゲルとなるように樹脂材２Ａ及び２Ｂを用いると、さらにＳｉＯ2からシリコーンゲル３に至るまでの誘電率の変化を急激なものではなく、段階的に緩やかに変化させることができるため、より電荷の蓄積による影響を抑えることが可能になる。具体的な材料としては下記で述べるが、例えば第一の樹脂層２Ａにポリイミド（誘電率２.９）を用い、第二の樹脂層２Ｂにポリエーテルアミド（３.２）を用いた場合には、ＳｉＯ2無機層８と第一の樹脂層２Ａとの誘電率の差が１.２、第一の樹脂層２Ａと第二の樹脂層２Ｂとの誘電率の差が０.３、第二の樹脂層２Ｂとシリコーンゲル３の誘電率の差が０.５となるため、非常に誘電率の変化が小さく、電荷の蓄積による影響を抑えることが可能になる。
また、第二の樹脂層２Ｂの厚さを厚くすると、ゲル中の最大電界を低減することができる。図５は、ゲル中に発生する最大電界を解析的に見積もったものである。ＳｉＣ素子を単純にシリコーンゲル封止した場合には（図５の横軸０μｍに相当）、ゲル中にゲル自体の絶縁破壊強度の５倍程度の電界が発生するが、第二の樹脂層２Ｂを設けると劇的に最大電界の抑制が可能となり、第二の樹脂層２Ｂの厚さを５０μｍ以上にするとゲル自体の絶縁破壊強度と同等まで最大電界を抑制することができる。一方で、第二の樹脂層２Ｂの厚さを５００μｍ以上とすると、樹脂自体にクラックが発生しやすくなり、却って素子耐圧性を損なうこととなる。したがって、ＳｉＣ素子１Ａの上に設けられる第二の樹脂層２Ｂの厚さは５０μｍ〜５００μｍとなることが好ましい。より具体的には、電界緩和領域３０内であって、特に電界の集中する第二のｐ領域３０Ｂと第三のｐ領域３０Ｃの界面上部での第二の樹脂層２Ｂの厚さＷを５０μｍ〜５００μｍとすると絶縁性能にも優れ、かつ小型なパワー半導体装置を提供することが可能となる。
続いて、ＳｉＯ2無機層８の上の第一の樹脂層２Ａについて説明する。第一の樹脂層２Ａは高耐熱性を有することが必要なため、ポリイミド樹脂が適当である。スピンコート等で塗布後、加熱硬化、リソグラフィーでパターン化して形成する。膜厚は、１μｍ以下になるとピンホールが発生し易くなって特性が安定せず、一方２０μｍ以上に厚くなると膜応力が大きくなり剥離し易くなるため、１〜２０μｍの膜厚になるよう形成することが必要である。
上記のようにしてＳｉＣ素子を作製したが、以降の工程は図２を使って説明する。ＳｉＣ素子１Ａを、セラミックス回路基板の金属パターン６Ａ１の所定の位置にはんだを含む各種金属接合材料で接合して接合層５Ａを形成する。ＳｉＣ素子１Ａ上面にワイヤーボンディング４を行った後、ディスペンサー等を用いてＳｉＣ素子１Ａ上面全体が濡れるように絶縁性樹脂ワニス（上述した第二の樹脂層２Ｂを構成する樹脂）を滴下する。絶縁性樹脂としては、高耐圧かつ耐熱性樹脂である次の樹脂から選択して使う必要がある。具体的には、ポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂などである。それから加熱処理を行い、ＳｉＣ素子１Ａ上面に第二の樹脂層２Ｂを形成する。絶縁性樹脂ワニスの表面張力と濡れ性のため、形成される皮膜は図２の２Ｂに示すように素子周辺部の電界緩和領域が厚い形状になる。絶縁性樹脂の厚さは、滴下する絶縁性樹脂ワニスの量や濃度で調整することができる。さらに、絶縁性樹脂ワニスをＳｉＣ素子１Ａ上面を越えて外側にも塗布してしまうと絶縁性樹脂厚さの制御が困難になるため、ＳｉＣ素子上面に絶縁性樹脂ワニスを留めることが必要である。
この後の工程は図１を用いて説明する。素子等部品を搭載したセラミックス回路基板６を放熱ベース１１上にはんだ等で接合し、モジュールケース１０接着、シリコーンゲル３注入・硬化等の所定のプロセスを経てパワー半導体モジュール１００が完成する。
このように、本実施例によれば、ＳｉＣ素子上面周辺部の電界緩和領域に絶縁性樹脂の厚い皮膜形成が可能になるため、シリコーンゲル中に発生する最大電界は低減し、耐圧特性の安定したＳｉＣ素子搭載パワー半導体モジュールを実現することができる。また、本実施形態では、第一の樹脂層２Ａと第二の樹脂層２Ｂの誘電率の大小関係については言及しなかったが、第二の樹脂層２Ｂの誘電率が第一の樹脂層２Ａの誘電率よりも小さいと電界分布が拡がり、耐圧特性の確保により有利な構成となり、よりシリコーンゲル中に発生する最大電界を低減することができる。
（第二の実施形態）
本発明の第二の実施形態に係るＳｉＣ素子部の模式断面を図４に示す。第一の実施形態と異なるのは、第一の実施形態のＳｉＣ素子部１１０の代わりに、第二の樹脂２ＢをＳｉＣ素子上面周辺部の電界緩和領域３０を含む周辺部のみに配置したＳｉＣ素子部２１０を設けた点である。
ＳｉＣ素子部２１０は、最低限の領域に樹脂材２２５を有した構造をしている。シリコーンゲル３中に最大電界が発生するのは素子上面周辺部の電界緩和領域３０であるため、最低限この領域に絶縁性樹脂皮膜を形成すれば、耐圧特性確保の目的を実現できるからである。
ＳｉＣ素子端部２２０の詳細な図を図６に示す。樹脂材２２５は、第一の実施形態でも用いられた第一の樹脂層２Ａと、最低限の領域に設けられた第二の樹脂層２２５Ｂをからなる。ここで、言う最小限の領域とは、電界緩和層３０における最もＳｉＣ素子１Ａ中心部に近い領域であり、具体的には、第一のｐ領域のＳｉＣ素子１Ａの中心側の端部２２６である。
続いて、本実施形態に係るＳｉＣ素子端部２２０の形成方法である。ＳｉＣ素子周辺部のみの絶縁性樹脂皮膜形成は、流れ性の低い絶縁性樹脂ペースト（本実施形態の第二の樹脂層２２５Ｂとなる材料）を使い、ディスペンサー等で塗布して行う。但し、この工程はＳｉＣ素子１Ａ上のワイヤーボンディング４を接合する前に行う。絶縁性樹脂ペーストとしては、前記絶縁性樹脂ワニスの高濃度品や高粘度シリコン樹脂を使うことができる。塗布後、加熱処理を行い、ＳｉＣ素子上面周辺部に第二の樹脂２Ｂを形成する。以降の工程は実施例１と同様である。
このように、本実施形態によれば、シリコーンゲル中に発生する最大電界は低減し、耐圧特性の安定したＳｉＣ素子搭載パワー半導体モジュールを実現し、さらにＳｉＣ素子上面周辺部の電界緩和領域を含む周辺部のみに絶縁性樹脂皮膜を形成するため、樹脂使用量を最小限に抑えることが可能になる。
（第三の実施形態）
本発明の第二の実施形態に係るＳｉＣ素子端部２３０の模式断面を図７に示す。第一の実施形態と異なるのは、電界緩和層の構造である。本実施形態では、電界緩和領域６０を構成する第一のｐ領域６０Ａ、第二のｐ領域６０Ｂ、第三のｐ領域６０Ｃのホール濃度に差を設けず、互いに接しないように配置してある。このように構成することによって、段階的にｐ濃度の差をつけた領域を複数回に分けて設ける必要が無く、簡易にＳｉＣ素子１Ａを作成することができる。なお、本実施形態を用いる場合、距離Ｌとは、アノード電極７Ａから第三のｐ領域６０Ｃの素子外周部側端部２３６との距離を意味し、幅Ｗは第二のｐ領域６０Ｂと第三のｐ領域６０Ｃとの間の領域の中間点２３７を意味する。
以上、上述したように、本発明を用いることによって、シリコーンゲル中に発生する最大電界を低減し、耐圧特性の安定したＳｉＣ素子搭載パワー半導体モジュールを提供することが可能となる。
１Ａ ＳｉＣ素子
１Ｂ Ｓｉ素子
２Ａ 第一の樹脂層
２Ｂ 第二の樹脂層
３ シリコーンゲル
４ ワイヤーボンディング
５ 接合層
６ セラミックス回路基板
６Ａ１、６Ａ２ 配線パターン
６Ｂ セラミックス絶縁板
６Ｃ 金属パターン

Claims (7)

  1. 素子上面周辺部に電界緩和領域を有するＳｉＣからなる半導体素子と、
    前記半導体素子を封止するシリコーンゲルと、を有する半導体装置において、
    前記電界緩和領域とシリコーンゲルとの間には、ＳｉＯ2から成る無機層と、当該無機層の上部に形成された樹脂層とを有し、
    前記樹脂層の誘電率は、前記無機層の誘電率以下であり、且つシリコーンゲルの誘電率以上であり、
    前記樹脂層は、前記無機物と直接接触する第一の樹脂層と、当該第一の樹脂層の上に形成された第二の樹脂層からなり、
    前記第二の樹脂層の厚みは前記第一の樹脂層の厚みよりも厚いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第二の樹脂層の厚さは５０μｍ以上５００μｍ以下であることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第二の樹脂層はポリアミドイミド樹脂、ポリエーテルアミドイミド樹脂、ポリエーテルアミド樹脂から選ばれる一種あるいは複数種類で構成されていることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれかに記載の半導体装置において、
    前記第一の樹脂層の厚さは１μｍ以上２０μｍ以下であることを特徴とする半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置において、
    前記第一の樹脂層はポリイミド樹脂であることを特徴とする半導体装置。
  6. 請求項１または２に記載の半導体装置において、
    前記第二の樹脂層は、前記第一の樹脂層の誘電率よりも小さいことを特徴とする半導体装置。
  7. 請求項１乃至６のいずれかに記載の半導体装置において、
    前記電界緩和領域は濃度の異なる複数のｐ領域で構成されることを特徴とする半導体装置。
JP2012056618A 2012-03-14 2012-03-14 ＳｉＣ素子搭載パワー半導体モジュール Active JP5600698B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012056618A JP5600698B2 (ja) 2012-03-14 2012-03-14 ＳｉＣ素子搭載パワー半導体モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012056618A JP5600698B2 (ja) 2012-03-14 2012-03-14 ＳｉＣ素子搭載パワー半導体モジュール

Publications (2)

Publication Number Publication Date
JP2013191716A JP2013191716A (ja) 2013-09-26
JP5600698B2 true JP5600698B2 (ja) 2014-10-01

Family

ID=49391681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012056618A Active JP5600698B2 (ja) 2012-03-14 2012-03-14 ＳｉＣ素子搭載パワー半導体モジュール

Country Status (1)

Country Link
JP (1) JP5600698B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355090B2 (en) 2016-07-15 2019-07-16 Fuji Electric Co., Ltd. Silicon carbide semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105830204B (zh) 2013-12-17 2018-09-18 三菱电机株式会社 功率半导体模块
US20150255362A1 (en) * 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
US10109549B2 (en) * 2014-12-24 2018-10-23 Hitachi, Ltd. Semiconductor device and power conversion device using same
WO2016103434A1 (ja) * 2014-12-26 2016-06-30 株式会社日立製作所 半導体装置およびその製造方法、並びに半導体モジュール
JP2018056144A (ja) * 2015-01-07 2018-04-05 株式会社日立製作所 パワー半導体モジュール装置及びその製造方法
DE112015006450T5 (de) 2015-04-14 2017-12-28 Mitsubishi Electric Corporation Halbleitereinheit
JP6627359B2 (ja) * 2015-09-17 2020-01-08 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6457663B2 (ja) * 2016-01-05 2019-01-23 株式会社日立製作所 半導体装置
JP6711001B2 (ja) * 2016-02-17 2020-06-17 富士電機株式会社 半導体装置及び製造方法
JP2019091731A (ja) * 2016-03-10 2019-06-13 株式会社日立製作所 パワー半導体モジュール、並びにそれに搭載されるＳｉＣ半導体素子およびその製造方法
CN109155293B (zh) * 2016-05-17 2021-10-26 三菱电机株式会社 半导体装置及其制造方法
JP6647151B2 (ja) * 2016-06-15 2020-02-14 株式会社 日立パワーデバイス 半導体装置およびその製造方法並びに半導体モジュールおよび電力変換装置
EP3279935B1 (en) * 2016-08-02 2019-01-02 ABB Schweiz AG Power semiconductor module
JP2018060928A (ja) 2016-10-06 2018-04-12 株式会社日立製作所 パワーモジュールおよび電力変換装置
JP6726112B2 (ja) * 2017-01-19 2020-07-22 株式会社 日立パワーデバイス 半導体装置および電力変換装置
US11631653B2 (en) 2017-02-03 2023-04-18 Mitsubishi Electric Corporation Ultrasonic bonding apparatus, ultrasonic bonding inspection method and ultrasonically-bonded portion fabrication method
CN112956006A (zh) 2018-10-23 2021-06-11 三菱电机株式会社 半导体装置的制造方法、半导体装置、电力转换装置以及移动体
US11538769B2 (en) 2018-12-14 2022-12-27 General Electric Company High voltage semiconductor devices having improved electric field suppression
EP3951841A1 (en) * 2020-08-07 2022-02-09 Hitachi Energy Switzerland AG Power semiconductor devices with edge termination and method of manufacturing the same
JP7157783B2 (ja) * 2020-09-07 2022-10-20 富士電機株式会社 半導体モジュールの製造方法及び半導体モジュール

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56167333A (en) * 1980-05-26 1981-12-23 Fujitsu Ltd Semiconductor device
JPH01185925A (ja) * 1988-01-21 1989-07-25 Hitachi Ltd 半導体装置
JPH08204066A (ja) * 1995-01-20 1996-08-09 Fuji Electric Co Ltd 半導体装置
JP3332819B2 (ja) * 1997-08-25 2002-10-07 株式会社日立製作所 高耐圧半導体装置の製造方法
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP3960837B2 (ja) * 2002-03-22 2007-08-15 三菱電機株式会社 半導体装置およびその製法
JP5477681B2 (ja) * 2008-07-29 2014-04-23 三菱電機株式会社 半導体装置
JP5601849B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2012156153A (ja) * 2011-01-21 2012-08-16 Kansai Electric Power Co Inc:The 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10355090B2 (en) 2016-07-15 2019-07-16 Fuji Electric Co., Ltd. Silicon carbide semiconductor device

Also Published As

Publication number Publication date
JP2013191716A (ja) 2013-09-26

Similar Documents

Publication Publication Date Title
JP5600698B2 (ja) ＳｉＣ素子搭載パワー半導体モジュール
US8450828B2 (en) Semiconductor device
JP2007335858A (ja) 互いに電気絶縁された端子要素を備えたパワー半導体モジュール
US10083948B2 (en) Semiconductor device, method for manufacturing same, and semiconductor module
US10888941B2 (en) Power semiconductor module
CN110914973B (zh) 电容器
JPWO2016016970A1 (ja) 半導体装置、半導体装置の製造方法および電力変換装置
US9466542B2 (en) Semiconductor device
US20150270192A1 (en) Integrated circuit chip assembled on an interposer
JP4967701B2 (ja) 電力半導体装置
US9117786B2 (en) Chip module, an insulation material and a method for fabricating a chip module
US7405448B2 (en) Semiconductor device having a resistance for equalizing the current distribution
JP2017143185A (ja) 半導体装置およびその製造方法
JP5826443B1 (ja) 半導体装置及びその製造方法
JP2005026434A (ja) 半導体装置
WO2016111127A1 (ja) パワー半導体モジュール装置及びその製造方法
JP5683777B2 (ja) 高電圧航空機イグニションシステム用スイッチング組立体、およびスイッチング組立体
US20140319541A1 (en) Voidlessly encapsulated semiconductor die package
US7582537B2 (en) Zener diode and methods for fabricating and packaging same
US11626361B2 (en) Power semiconductor module
WO2019087540A1 (ja) 半導体モジュール
JP7004233B2 (ja) 半導体装置
JP2007035913A (ja) 半導体装置
JP2017037960A (ja) 半導体装置
US9698092B2 (en) Electronic device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130829

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20131122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140527

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140722

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140818

R150 Certificate of patent or registration of utility model

Ref document number: 5600698

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350