JP5664302B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲートを有するＭＯＳトランジスタが半導体基板の一面側において素子領域に形成され、半導体基板の一面側の素子領域と異なる領域に、ＭＯＳトランジスタのソース領域及びドレイン領域と電気的に分離された導電領域を有する半導体装置に関するものである。

従来、例えば特許文献１に示されるように、縦型素子としてトレンチゲートを有するＭＯＳトランジスタが半導体基板の一面側において素子領域に形成され、該ＭＯＳトランジスタが、半導体基板のｐｎコラム領域をドリフト領域とする半導体装置が知られている。なお、素子領域（アクティブ領域）とは、ｐｎコラム領域上、すなわち半導体基板の一面側において、ソース領域、ボディ領域、ボディコンタクト領域、及びトレンチゲートの形成された領域である。

特許文献１では、素子領域に隣接しつつ素子領域を取り囲む外周領域までｐｎコラム領域が延設されている。このため、空乏層が外周領域まで広がり、外周領域の耐圧（ＭＯＳトランジスタの耐圧）を確保することができる。

特開２００５−１０１５６０号公報

ところで、例えば図１２に示す半導体装置１０のように、半導体基板１１の厚さ方向に垂直な方向（以下、単に厚さ方向に垂直な方向と示す）において、半導体基板１１の一面側における素子領域１２と異なる位置には、ゲートパッドや受動素子などの、ソース領域及びドレイン領域と電気的に分離された導電領域が設けられる。図１２では、導電領域として半導体基板１１の一面上に配置されたゲートパッド３５ａを示している。このゲートパッド３５ａ（導電領域）は、厚さ方向に垂直な方向において、素子領域１２とともに外周領域１３に取り囲まれる。また、半導体基板１１におけるゲートパッド３５ａの下方にも、ＭＯＳトランジスタの耐圧を確保するためにｐｎコラム領域が設けられるため、ｐｎコラム領域は、厚さ方向に垂直な方向において、素子領域１２、ゲートパッド３５ａ、及び外周領域１３に一体的に配置される。なお、図１２に示す符号２４ａは、ｐｎコラム領域の外周端を示している。

ところで、ｐｎコラム領域の不純物濃度は、一般的に、ｐｎコラム領域を有さない構成のドリフト領域の不純物濃度よりも１桁以上高い。したがって、リカバリ（逆回復）時において、ｐｎコラム領域のｐｎ接合に逆電圧が印加され、空乏層が素子領域１２に対応する部分から外側（ゲートパッド３５ａに対応する部分及び外周領域１３）に広がる際に、素子領域外側のｐｎコラム領域の部分から大量の電荷が吐き出される。この吐き出された電荷は、ｐｎコラム領域のｐｎ接合の順方向動作（ダイオード動作）時に蓄積された過剰キャリアとともに、素子領域１２の外周端において近傍のボディコンタクト領域から引き抜かれる。

これに対し、図１２に示す例では、厚さ方向に垂直な方向において、素子領域１２の外周端が、ゲートパッド３５ａと対向する第１辺部５０とゲートパッド３５ａと対向せず外周領域１３と対向する第２辺部５２を繋ぐ、外向きに凸の角部５３を有している。また、ゲートパッド３５ａのように面積の大きい導電領域を設けることで、角部５３におけるボディコンタクト領域が電荷の引き抜きを受け持つｐｎコラム領域のエリアＡ１が、素子領域１２の他の外周端、例えば外周領域１３と対向する２つの辺部の間に形成された角部５４のエリアＡ２よりも大きくなっている。このため、素子領域１２の外周端のうち、特にゲートパッド近傍の角部５３に、大量の電荷（電流）が集中する。

また、トレンチゲートを有するＭＯＳトランジスタでは、上記した電荷の流れがトレンチゲートにより妨げられるため、複数のボディコンタクト領域に分散されにくく、これによっても、上記角部５３に電荷（電流）が集中する。以上から、リカバリ時の破壊耐量が低いという問題がある。

本発明は上記問題点に鑑み、トレンチゲートを有するＭＯＳトランジスタが形成された素子領域、導電領域、及び外周領域を有し、厚さ方向に垂直な方向において、素子領域の外周端が導電領域近傍に外向きに凸の角部を有する半導体装置において、ＭＯＳトランジスタの耐圧を確保しつつ、リカバリ時の破壊耐量を向上することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、
半導体基板に、縦型素子としてトレンチゲートを有するＭＯＳトランジスタが形成された半導体装置であって、
半導体基板は、
一面側表層に形成された第１導電型のボディ領域と、
一面から前記ボディ領域を貫通し、半導体基板の厚さ方向に垂直な方向に延びて形成され、且つ、厚さ方向及び延設方向に垂直な方向に並設された複数のトレンチゲートと、
ボディ領域内における一面側表層において、トレンチゲートの延設方向に沿って形成された第２導電型の前記ソース領域と、
ボディ領域内における一面側表層において、トレンチゲートの延設方向に沿って延び、ソース領域と同一の電極に電気的に接続された第１導電型のボディコンタクト領域と、
ボディ領域よりも半導体基板の一面と反対の裏面側に位置し、厚さ方向に垂直な一方向において、第１導電型コラム領域と第２導電型コラム領域が並設されたｐｎコラム領域と、
ｐｎコラム領域よりも半導体基板の裏面側であって裏面側表層に形成された第２導電型のドレイン領域と、を有し、
ＭＯＳトランジスタは、ｐｎコラム領域をドリフト領域として有するとともに、ボディ領域、トレンチゲート、ソース領域、ボディコンタクト領域、及びドレイン領域を有し、
厚さ方向に垂直な方向において、ボディ領域、トレンチゲート、ソース領域、及びボディコンタクト領域の形成領域を素子領域とすると、半導体基板の一面側において素子領域とは異なる位置に、ＭＯＳトランジスタのソース領域及びドレイン領域と電気的に分離された導電領域が設けられ、
半導体基板は、ＭＯＳトランジスタの耐圧を確保するために、厚さ方向に垂直な方向において素子領域及び導電領域を一体的に取り囲んで設けられた外周領域を有し、
ｐｎコラム領域は、厚さ方向に垂直な方向において、素子領域、導電領域、及び外周領域に対応して一体的に設けられ、
厚さ方向に垂直な方向において、ボディ領域及びトレンチゲートにより画定される素子領域の外周端は、導電領域と少なくとも一部が対向する第１辺部及び導電領域と対向せずに外周領域と対向する第２辺部を繋ぐ、外向きに凸の角部を有し、
素子領域の外側に位置しつつ第２辺部に対向するｐｎコラム領域の部分の、第２辺部からｐｎコラム領域の外周端までの幅よりも、素子領域の外側に位置しつつ第１辺部に対向するｐｎコラム領域の部分の、第２辺部に平行な方向の幅のほうが広くされ、
角部は、複数のトレンチゲート及び複数のボディコンタクト領域が位置するとともに、素子領域の外周端をなす角部の外郭と、第１辺部と第２辺部とをそれぞれ延長してなる仮想交点まで第１辺部を延長した仮想辺部との該仮想辺部に直交する方向の距離が、角部の外郭と第１辺部との連結部で最短、角部の外郭と第２辺部との連結部で最長、且つ、隣り合う任意のトレンチゲートにおいて互いに等しい又は第２辺部との連結部に近い側のトレンチゲートのほうが長くなるように設けられていることを特徴とする。

このように本発明によれば、ｐｎコラム領域が、厚さ方向に垂直な方向において、素子領域だけでなく、導電領域と外周領域にも一体的に設けられている。このため、素子領域の外側（導電領域に対応する部分及び外周領域）まで空乏層が広がり、これによりＭＯＳトランジスタの耐圧を確保することができる。また、素子領域の外側の耐圧を確保すべく外周領域にガードリングなどを設ける構成に較べて、厚さ方向に垂直な方向において、半導体装置の体格を小型化することができる。

また、導電領域と対向する第１辺部と導電領域と対向せず外周領域と対向する第２辺部を繋ぐ外向きに凸の角部が、素子領域の外周端をなす角部の外郭と第１辺部を延長した仮想辺部との距離が第１辺部との連結部で最短、第２辺部との連結部で最長、且つ、隣り合う任意のトレンチゲートにおいて互いに等しい又は第２辺部との連結部に近い側のトレンチゲートのほうが長くなるように設けられている。具体的には、請求項５に記載の弧状（円弧状、楕円弧状）、請求項６に記載の第１辺部と第２辺部とを直線的に繋ぐ面取り形状となっている。すなわち、上記形状となるように、トレンチゲート及びボディコンタクト領域の延設方向の長さが調整されている。このため、リカバリ時において、トレンチゲートにより電荷の移動が阻まれることが抑制される。また、角部が上記形状であるため、複数のボディコンタクト領域で電荷を分散し、トレンチゲートの並設方向における端部のボディコンタクト領域に電荷が集中するのを抑制することができる。

以上から本発明によれば、ＭＯＳトランジスタの耐圧（素子領域の外側の耐圧）を確保しつつ、リカバリ時の破壊耐量を向上することができる。なお、角部の形状としては、例えば階段状としても良い。

請求項２に記載のように、
導電領域としては、トレンチゲートと電気的に接続されたゲートパッドを採用する構成に好適である。

ゲートパッドの場合、ワイヤ（例えばアルミワイヤ）との接続のため、パッドの幅を５００μｍ程度必要である。これに対し、外周領域の幅は、一般的に１００μｍ程度有れば良い。このため、角部におけるボディコンタクト領域が電荷の引き抜きを受け持つｐｎコラム領域のエリアが大きく、リカバリ時において大量の電荷が吐き出されることとなるが、上記した発明によれば、ゲートパッド近傍の角部に電荷が集中するのを抑制することができる。

例えば請求項３に記載のように、
導電領域は、厚さ方向に垂直な方向に沿う平面形状が矩形とされ、
素子領域は、厚さ方向に垂直な方向において、平面矩形の導電領域の相対する辺部とそれぞれ平行とされ、それぞれの一端に角部を介して第２辺部が連結された一対の第１辺部と、一対の第１辺部における角部と反対の端部を連結する第３辺部とを有し、
一対の第１辺部の対向距離の１／２の長さが、素子領域の外側に位置しつつ第１辺部に対向するｐｎコラム領域の部分の、第２辺部に平行な方向の幅である構成を採用することができる。

この場合、厚さ方向に垂直な方向において、素子領域は、平面矩形の導電領域の３辺と対向する。

また、請求項４に記載のように、
導電領域は、厚さ方向に垂直な方向に沿う平面形状が矩形とされ、
素子領域は、平面矩形の導電領域の隣り合う２辺部とそれぞれ平行とされ、一端が互いに連結されるとともに他端に角部を介して第２辺部がそれぞれ連結された一対の第１辺部を有し、
第１辺部から該第１辺部に直交する方向においてｐｎコラム領域の外周端までの長さが、素子領域の外側に位置しつつ第１辺部に対向するｐｎコラム領域の部分の、第２辺部と平行な方向の幅である構成を採用することもできる。

この場合、厚さ方向に垂直な方向において、素子領域は、平面矩形状導電領域の２辺と対向する。

請求項７に記載のように、
角部に位置する複数のボディコンタクト領域のうち、トレンチゲートの並設方向における端部から一部の範囲内のボディコンタクト領域の幅が、一部の範囲内のボディコンタクト領域を除く残りのボディコンタクト領域の幅よりも広い構成とすると良い。

並設方向において端部（外側）のボディコンタクト領域ほど、該ボディコンタクト領域に対して並設方向内側で隣接するトレンチゲートとの長さの差ΔＬ１が大きくなる。したがって、並設方向において端部（外側）のボディコンタクト領域ほど、並設方向内側で隣接するトレンチゲートによって電荷の移動が阻害されやすく、これにより該ボディコンタクト領域に電荷が集中しやすい。

これに対し、本発明では、並設方向における端部から一部の範囲内のボディコンタクト領域の幅を、一部の範囲内のボディコンタクト領域を除く残りのボディコンタクト領域の幅よりも広くしている。したがって、電荷の集中を抑制することができる。

第１実施形態に係る半導体装置の概略構成を示す平面図である。 図１の二点鎖線ＩＩで囲まれた矩形領域を拡大した部分であって、ｐｎコラム領域、素子領域の特にトレンチゲートとボディコンタクト領域、ゲートパッドの配置を示す平面図である。 図２のＩＩＩ−ＩＩＩ線に沿う断面図である。 図２のＩＶ−ＩＶ線に沿う断面図である。 素子領域、ゲートパッド、角部が電荷を引き抜くエリアの位置関係を示す平面図である。 角部の形状を示す平面図である。 （ａ）は、本実施形態に係る角部の効果を示す平面図であり、（ｂ）は比較例としての従来構成の角部を示す平面図である。 並設方向において端部から一部範囲のボディコンタクト領域が広い効果を示す平面図である。 第２実施形態に係る半導体装置のうち、角部周辺を拡大した平面図である。 角部の形状を示す平面図である。 第３実施形態に係る半導体装置のうち、角部周辺を拡大した平面図である。 従来の半導体装置の概略構成を示す平面図である。

以下、本発明の実施の形態を、図面を参照して説明する。なお、以下に示す各実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。また、発明が解決しようとする課題で示した図１２と、共通乃至関連する要素には同一の符号を付与するものとする。
（第１実施形態）
図１〜図８に、第１実施形態に係る半導体装置を示す。なお、図１の二点鎖線ＩＩで囲まれた矩形領域を拡大した図２では、ｐｎコラム領域２４（ｐ型コラム領域２２及びｎ型コラム領域２３）、トレンチゲート２７、ボディコンタクト領域２９（端部のボディコンタクト領域２９ａ含む）、ゲートパッド３５ａを図示し、便宜上、ＭＯＳＦＥＴなどを構成する他の要素（例えばソース領域２８）を省略している。また、図６、図７（ａ），（ｂ）、図８は、図２同様、トレンチゲート２７、ボディコンタクト領域２９（端部のボディコンタクト領域２９ａ含む）、ゲートパッド３５ａを図示しており、ｐｎコラム領域２４については、図示した半導体基板１１の領域全体に配されているため図示を省略している。

また、以下において、半導体基板の厚さ方向を単に厚さ方向と示し、厚さ方向に垂直な方向を単に垂直方向と示す。また、該垂直方向のうち、トレンチゲートの延びた延設方向を単に延設方向と示し、該延設方向に垂直な方向であって複数のトレンチゲートの並設方向を単に並設方向と示すものとする。さらには、特許請求の範囲に記載の第１導電型をｐ導電型、第２導電型をｎ導電型とする。

本実施形態に係る半導体装置１０は、半導体基板１１にｐｎコラム領域２４を含み、このｐｎコラム領域２４をドリフト領域としてトレンチゲート２７を有する縦型のＭＯＳトランジスタ（ＭＯＳＦＥＴ）が半導体基板１１に構成されている。ｐｎコラム領域２４は、半導体基板１１の一面１１ａ側において素子領域１２と異なる位置に設けられ、ソース領域２８及びドレイン領域２０と電気的に分離された導電領域としてのゲートパッド３５ａに対応する半導体基板１１の部分にも配置されている。また、垂直方向において、半導体基板１１における素子領域１２及び導電領域としてのゲートパッド３５ａに対応する部分を取り囲むように、半導体基板１１に環状に設けられた外周領域１３にもｐｎコラム領域２４が配置されている。そして、ｐｎコラム領域２４は、素子領域１２に対応する部分、ゲートパッド３５ａに対応する部分、及び外周領域１３に対して一体的に設けられている。また、垂直方向において、素子領域１２の外周端のうち、ゲートパッド３５ａと対向する第１辺部５０とゲートパッド３５ａと対向せずに外周領域１３と対向する第２辺部５２とを繋ぐ外向きに凸の角部５３が、円弧状となっていることを特徴とする。

以下、構成について詳細に説明する。

図３及び図４に示すように、半導体基板１１（半導体チップ）は、ｎ＋型の半導体基板を有しており、この半導体基板がｎ＋型のドレイン領域２０として機能する。したがって、ドレイン領域をなす半導体基板の一面が、半導体基板１１の一面１１ａと反対の裏面１１ｂとなっている。ドレイン領域２０における裏面１１ｂと反対の面上には、ｎ型のエピ層２１が形成されている。なお、半導体基板の裏面１１ｂをなすドレイン領域２０の表面には、金などからなるドレイン電極（図示略）が配置されている。

ｎ型のエピ層２１における素子領域１２に対応する部分、ゲートパッド３５ａに対応する部分（ゲートパッド３５ａの下方）、及び外周領域１３には、垂直方向に沿う一方向において、ｐ型コラム領域２２がｎ型のエピ層２１（該エピ層２１のうち、ｐ型コラム領域２２と並設された部分をｎ型コラム領域２３と示す）と交互に配置されてなるｐｎコラム領域２４が構成されている。このｐｎコラム領域２４は、素子領域１２に対応する部分、ゲートパッド３５ａに対応する部分、及び外周領域１３に対して一体的に設けられており、素子領域１２においては、ＭＯＳＦＥＴのドリフト領域として機能する。なお、本実施形態では、ｎ型コラム領域２３をドレイン電流が流れるようになっている。一方、ゲートパッド３５ａに対応する部分及び外周領域１３においては、空乏層を素子領域１２よりも垂直方向外側に広げてゲートパッド３５ａに対応する部分及び外周領域１３、ひいてはＭＯＳＦＥＴの耐圧を向上させる機能を果たす。このため、素子領域１２よりも外側部分の耐圧を確保することができる。また、耐圧を確保すべく外周領域１３にガードリングなどを設ける構成に較べて、垂直方向において、半導体装置１０の体格を小型化することができる。

また、半導体基板１１のうち、外周領域１３よりも外側、換言すればｐｎコラム領域２４よりも外側には、図３に示すように、エピ層２１が位置している。

本実施形態では、図２〜図４に示すように、ｐ型コラム領域２２とｎ型コラム領域２３とが、ストライプ状に交互に配列されてｐｎコラム領域２４が構成されている。また、ｐ型コラム領域２２とｎ型コラム領域２３の配列方向が、上記した延設方向と一致している。
また、ｐｎコラム領域２４とドレイン領域２０の間に、エピ層２１が介在されている。

エピ層２１におけるドレイン領域２０と反対の面上には、ｐ型のエピ層２５が形成されている。このエピ層２５におけるエピ層２１と反対の面が、半導体基板１１の一面１１ａをなしている。そして、エピ層２５のうち、素子領域１２のほぼ全域に、一面１１ａから所定深さを有してｐ型のボディ領域２６が形成されている。また、一面１１ａからボディ領域２６を貫通し、先端がｐｎコラム領域２４に達する態様で、トレンチゲート２７が形成されている。このトレンチゲート２７は、一面１１ａから所定深さを有して形成されたトレンチ（溝）内に電気絶縁部材を介して導電材料を埋め込んでなるものである。このトレンチゲート２７は、厚さ方向に垂直な一方向（上記延設方向）に延びて形成され、且つ、厚さ方向及び延設方向に垂直な方向（上記並設方向）に並設されている。本実施形態では、トレンチゲート２７が所定ピッチ（例えば１０μｍピッチ）で形成されている。

ボディ領域２６における一面側表層には、トレンチゲート２７に隣接しつつトレンチゲート２７に沿って形成されたｎ＋型のソース領域２８が形成されている。本実施形態では、図３に示すように、複数本のトレンチゲート２７により区画された複数のボディ領域２６のうち、並設方向端部のボディ領域２６ａを除くボディ領域２６において、トレンチゲート２７（のゲート絶縁膜）に隣接してソース領域２８が形成されている。このため、トレンチゲート２７に電圧を印加すると、ボディ領域２６のうち、トレンチゲート２７の側面に沿った領域にチャネルが形成されるようになっている。

また、ボディ領域２６における一面側表層には、延設方向に沿って延び、ソース領域２８と同一の電極３０（ソース電極３０）に電気的に接続されたｐ＋型のボディコンタクト領域２９が形成されている。本実施形態で、トレンチゲート２７と交互に形成されており、上記した並設方向端部のボディ領域２６ａにも、ボディコンタクト領域２９ａが形成されている。このため、並設方向において素子領域１２の端部に位置するボディ領域２６ａの電位を固定して、寄生動作を抑制することができる。

ソース電極３０は、例えばアルミニウムを用いて形成されており、半導体基板１１の一面１１ａの素子領域１２において、ソース領域２８及びボディコンタクト領域２９（２９ａ含む）と電気的に接続されている。

また、半導体基板１１の一面１１ａ側には、素子領域１２の外側においてＬＯＣＯＳ（Local Oxidation of Silicon）膜３１が形成されている。そして、ＬＯＣＯＳ膜３１を覆うように形成されたＵＳＧ（Undoped Silicate Glass）膜３２を介して、パターニングされたポリシリコン層３３が配置されている。このポリシリコン層３３は、トレンチゲート２７を構成する導電材料と電気的に接続されておいる。また、ポリシリコン層３３を覆うようにＢＰＳＧ（Boron Phosphorus SiliconGlass）膜３４が形成されており、ポリシリコン層３３のうち、ＢＰＳＧ膜３４の開口部から露出する部分にて、ゲート電極３５と接続されている。

ゲート電極３５は、例えばアルミニウムを用いて形成されている。そして、ゲート電極３５のうち、表面保護膜３６の開口部から露出する部分が、ゲートパッド３５ａとなっている。なお、表面保護膜３６は、例えばポリイミド（ＰＩＱ）からなる。

ゲートパッド３５ａは、素子領域１２の外側であってｐｎコラム領域２４上に位置している。また、ゲートパッド３５ａを含むゲート電極３５は、半導体基板１１の一面１１ａ上においてソース電極３０及び後述する電極３９と異なる位置に設けられている。本実施形態では、図１及び図５に示すように、素子領域１２の外周端が、垂直方向に沿う平面形状が矩形の１辺において、該辺の中央部分に凹部を有した略コの字状となっている。そして、素子領域１２の凹部にゲートパッド３５ａの一部が入り込む形で形成されている。ゲートパッド３５ａの外周端は、延設方向に平行な一対の辺部と並設方向に平行な一対の辺部を有する平面矩形状となっており、延設方向及び並設方向の幅（長さ）がともに４００μｍ程度となっている。そして、３５０μｍ程度が凹部内に入りこんでおり、５０μｍ程度が、後述する第２辺部５２よりも並設方向において半導体基板１１の外周端側に凸出している。また、外周領域１３の第２辺部５２と対向する部分の幅Ｗ１、換言すれば、後述する第２辺部５２と直交する方向において、第２辺部５２から外周端２４ａまでのｐｎコラム領域２４の幅Ｗ１は、８０μｍ程度となっている。なお、素子領域１２の外周端のうち、ゲートパッド３５ａと対向しない辺部に対向（隣接）する外周領域１３の部分の幅は全てＷ１となっている。

このように、素子領域１２は、平面矩形状のゲートパッド３５ａの３辺と対向している。そして、ゲートパッド３５ａとの対向辺として、素子領域１２の外周端のうち、並設方向に平行で凹部の側部をなす２つの第１辺部５０と、延設方向に平行で凹部の底部をなす第３辺部５１を有している。これら辺部５０，５１のうち、第１辺部５０と、延設方向に平行とされ、ゲートパッド３５ａと対向せずに外周領域１３と対向する第２辺部５２とを繋ぐ角部５３が、特許請求の範囲に記載の外側に凸の角部となっている。本実施形態では、３つの辺部５０，５１の両端に位置に、それぞれ外側に凸の角部５３が位置している。なお、第１辺部５０と第３辺部５１を繋ぐ角部は、素子領域１２の内側に凸の角部となっている。

また、垂直方向において、一対の第１辺部５０が互いに平行に配置され、第１辺部５０の間にゲートパッド３５ａが位置している。そして、第１辺部５０の対向距離が４４０μｍ（後述する幅Ｗ２の２倍の長さ）とされており、素子領域１２よりも外側であって１つの第１辺部５０に対向するｐｎコラム領域２４の部分の幅Ｗ２が、２２０μｍとなっている。このように、本実施形態では、一対の第１辺部５０の間に、素子領域１２よりも外側のｐｎコラム領域２４の部分が位置するため、対向方向（延設方向）で見たときに、この部分の電荷が幅Ｗ２ずつ２等分されるようになっている。

また、エピ層２１のドレイン領域２０とは反対の面上のうち、外周領域１３よりも外側、換言すればｐｎコラム領域２４よりも外側に位置する部分には、ｎウェル３７が形成され、ｎウェル３７内における一面１１ａ側表層には、ｎ＋型のコンタクト領域３８が形成されている。そして、半導体基板１１の一面１１ａにおけるコンタクト領域３８上には、例えばアルミニウムからなる電極３９が形成されている。この電極３９は、半導体基板１１の裏面１１ｂ側に形成されたドレイン電極（図示せず）と同電位に固定される。

次に、上記した半導体装置１０の特徴部分である角部５３について説明する。

上記したように、角部５３は、ゲートパッド３５ａに対向する第１辺部５０と、ゲートパッド３５ａに対向せず外周領域１３と対向する第２辺部５２とを繋ぐ外側に凸となっている。また、素子領域１２の外側に位置しつつ第１辺部５０に対向するｐｎコラム領域２４の部分の、第２辺部５２に平行な方向の幅Ｗ２（第１辺部５０の対向距離の１／２の長さ）が、素子領域１２の外側に位置しつつ第２辺部５２に対向するｐｎコラム領域２４の部分の、第２辺部５２からｐｎコラム領域２４の外周端２４ａまでの幅Ｗ１（外周領域１３の幅Ｗ１）よりも広くなっている。換言すれば、外周領域１３に較べて幅の広いゲートパッド３５ａを、素子領域１２の外周端と対向させて設けている。このため、角部５３におけるボディコンタクト領域２９が電荷の引き抜きを受け持つｐｎコラム領域２４のエリアＡ１が、素子領域１２の他の外周端、例えば外周領域１３と対向する２つの辺部の間に形成された角部５４のエリアＡ２よりも大きくなっている。

ところで、ｐｎコラム領域２４の不純物濃度は５×１０^１５ｃｍ^−３程度となっており、ｐｎコラム領域を有さない構成（例えばスーパージャンクション構造を有さないＤＭＯＳＦＥＴを備える構成）のドリフト領域の不純物濃度（例えば１×１０^１４ｃｍ^−３）よりも１桁以上高くなっている。したがって、リカバリ（逆回復）時において、ｐｎコラム領域のｐｎ接合に逆電圧が印加され、空乏層が素子領域１２に対応する部分から外側（ゲートパッド３５ａに対応する部分及び外周領域１３）に広がる際に、素子領域外側のｐｎコラム領域２４の部分から大量の電荷が吐き出される。この吐き出された電荷は、ｐｎコラム領域のｐｎ接合の順方向動作（ダイオード動作）時に蓄積された過剰キャリアとともに、素子領域１２の外周端において近傍のトレンチゲート２７に引き寄せられて、ボディコンタクト領域２９から引き抜かれる。

これに対し、図７（ｂ）に示す従来の構成では、トレンチゲート２７の長さが互いに等しく、ボディコンタクト領域２９の長さも互いに等しくなっており、これにより素子領域１２の角部５３が略直角となっている。すなわち、角部５３に１つのボディコンタクト領域２９が位置する。したがって、角部５３に位置する並設方向端部のボディコンタクト領域２９には、上記したエリアＡ１に位置するｐｎコラム領域２４の部分から吐き出された大量の電荷（ホール電流）が集中する。また、トレンチゲート２７によって並設方向の電荷の移動が妨げられ、上記した電荷（電流）が複数のボディコンタクト領域２９に分散されにくい。以上の理由により、リカバリ時に、角部５３に位置する並設方向端部のボディコンタクト領域２９に電荷（ホール電流）が集中し、この結果リカバリ時の破壊耐量が低いという問題があった。

これに対し、本実施形態では、図２，図６，及び図７（ａ）に示すように、角部５３に複数のトレンチゲート２７及び複数のボディコンタクト領域２９が位置している。そして、角部５３は、第１辺部５０と第２辺部５２とをそれぞれ延長してなる仮想交点Ｃ１まで第１辺部を延長した仮想辺部５０ａとの距離Ｌ１が、第１辺部５０との連結部５３ａで最短、第２辺部５２との連結部５３ｂで最長、且つ、隣り合う任意のトレンチゲート２７において距離Ｌ１が互いに等しい又は連結部５３ｂに近い側のトレンチゲート２７のほうが長くなるように設けられている。なお、図６に示す例では、トレンチゲート２７の延設方向と第１辺部５０（仮想辺部５０ａ）が互いに直交する位置関係にあり、上記した距離Ｌ１は延設方向に沿う長さである。本実施形態では、上記条件を満たすように角部５３に位置する複数のトレンチゲート２７と複数のボディコンタクト領域２９の延設方向の長さをそれぞれ調整して、角部５３が弧状（換言すれば曲率形状、Ｒ形状）、より詳しくは中心角が９０度の円弧状となっている。なお、各第１辺部５０に対応する両角部５３が上記形状となっている。

このように、角部５３を１つのボディコンタクト領域２９で構成するのではなく、複数のボディコンタクト領域２９で構成している。したがって、図７（ａ）に示すように、角部５３が受け持つエリアＡ１の電荷を複数のボディコンタクト領域２９で分散し、並設方向端部のボディコンタクト領域２９に電荷が集中するのを抑制することができる。また。角部５３を構成する複数のトレンチゲート２７も複数本で上記条件（一例として円弧状）をなすように長さが調整されているので、トレンチゲート２７により電荷の移動が阻まれることが抑制される。以上により、本実施形態に係る半導体装置１０によれば、ＭＯＳＦＥＴの耐圧（素子領域１２の外側の耐圧）を確保しつつ、リカバリ時の破壊耐量を向上することができる。

なお、本発明者は、上記したように第１辺部５０の対向距離を４４０μｍ（Ｗ２を２２０μｍ）、並設方向のゲートパッド３５ａの長さを３００μｍ、トレンチゲート２７のピッチを１０μｍｍ、素子領域１２の第２辺部５２からｐｎコラム領域２４の外周端２４ａまでの長さ（幅Ｗ１）を８０μｍとした構成について確認した。その結果、円弧状の角部５３の曲率半径ｒを７０μｍ以上とすると、最も電流密度の高いボディコンタクト領域２９の電流量が、曲率半径ｒがゲートピッチと同じ１０μｍの場合に較べて１／３程度となった。

ところで、図７（ａ）に示すように、並設方向において端部（外側）のボディコンタクト領域２９ほど、該ボディコンタクト領域２９に対して並設方向内側で隣接するトレンチゲート２７との長さの差ΔＬ１が大きくなる。したがって、並設方向において端部側のボディコンタクト領域２９ほど、該ボディコンタクト領域２９よりも内側のボディコンタクト領域２９側への電荷の移動が、並設方向内側で隣接するトレンチゲート２７によって阻害されやすい。理想的には、エリアＡ１を、図７（ａ）に示す円弧状の角部５３の曲率中心からトレンチゲート２７の延設方向端部を通る仮想辺部で放射状に区画してなる各エリアの電荷を、各エリアに位置するボディコンタクト領域２９により引き抜くため、並設方向端部のボディコンタクト領域２９ほど、電荷が集中しやすくなる。

なお、本発明者が上記構成において確認したところ、曲率半径ｒが１８０μｍを超えると、最も電流密度の高いボディコンタクト領域２９の電流量が、曲率半径ｒが７０μｍ〜１８０μｍの範囲内に較べて上昇した。なお、曲率半径ｒが７０μｍ〜１８０μｍの範囲内では、最も電流密度の高いボディコンタクト領域２９の電流量がほぼ同一の値であった。

これに対し、本実施形態では、図８（及び図２）に示すように、並設方向における端部のボディコンタクト領域２９ａの幅を、端部よりも内側に位置する他のボディコンタクト領域２９の幅よりも広くしている。なお、図８では、端部のボディコンタクト領域２９ａを除く他のボディコンタクト領域２９の幅は互いに等しく、端部のボディコンタクト領域２９ａの幅が、他のボディコンタクト領域２９を２つ分と１つのトレンチゲート２７を合わせた幅となっている。そして、端部のボディコンタクト領域２９ａも延設方向端部が角部５３に応じた形状となっている。

このように、本実施形態では、電荷が集中しやすい端部のボディコンタクト領域２９ａの幅を広くしている。したがって、角部５３が電荷を受け持つエリアＡ１の面積が増加するものの、並設方向端部のボディコンタクト領域２９ａが広い面で電荷を受けることができるので、電荷の集中を抑制することができる。

なお、図８に示す例では、並設方向端部のボディコンタクト領域２９のみを幅広とする例を示したが、角部５３に位置する複数のボディコンタクト領域２９のうち、並設方向における端部から一部の範囲内のボディコンタクト領域２９の幅を、残りのボディコンタクト領域２９の幅よりも広い構成とすれば良い。例えば、並設方向端部から３本目までのボディコンタクト領域２９を、残りのボディコンタクト領域２９よりも幅の広い構成としても良い。これによれば、電荷の集中を抑制することができる。

なお、本実施形態では、第１辺部５０が並設方向と平行、第２辺部５２が延設方向に平行である例を示した。しかしながら、ゲートパッド３５ａと対向する第１辺部５０を延設方向と平行、外周領域１３と対向する第２辺部５２を並設方向に平行としても良い。

本実施形態では、弧状の角部５３の例として中心角９０度の円弧状を示した。しかしながら、楕円弧状を採用しても良い。また、中心角が９０度以外の円弧状を採用しても良い。

本実施形態では、並設方向における端部のボディコンタクト領域２９ａの幅が、端部よりも内側に位置する他のボディコンタクト領域２９の幅よりも広い例を示した。しかしながら、例えば図６及び図７（ａ）に示したように、全てのボディコンタクト領域２９の幅が等しい構成も採用することができる。

（第２実施形態）
本実施形態では、図９に示すように、素子領域１２の外周端が、平面矩形状のゲートパッド３５ａの２辺と対向している。それ以外の点は、第１実施形態と同じである。

図９では、素子領域１２が、垂直方向に沿う平面形状が矩形の隣り合う２つの辺部５５，５６において、該辺部５５，５６の角部を切り欠いてなる略Ｌ字状となっている。そして、素子領域１２の切り欠き部分にゲートパッド３５ａの一部が入り込む形で形成されている。

このように、素子領域１２は、平面矩形状のゲートパッド３５ａの２辺と対向している。そして、ゲートパッド３５ａとの対向する第１辺部として、素子領域１２の外周端のうち、並設方向に平行な辺部５７と、延設方向に平行な辺部５８を有している。これら第１辺部５７，５８の一端間には内向きに凸の角部が形成されている。また、第１辺部５７の他端と第２辺部として上記辺部５５との間、第１辺部５８の他端と第２辺部として上記辺部５６との間には、それぞれ外側に凸の角部５３が形成されている。すなわち、２つの第１辺部５７，５８の両端位置に、それぞれ外側に凸の角部５３が位置している。

また、素子領域１２の外側に位置しつつ第１辺部５７（５８）に対向するｐｎコラム領域２４の部分の、第２辺部５５（５６）に平行な方向の幅Ｗ２が、素子領域１２の外側に位置しつつ第２辺部５５（５６）に対向するｐｎコラム領域２４の部分の、第２辺部５５（５６）からｐｎコラム領域２４の外周端２４ａまでの幅Ｗ２よりも広くなっている。このため、角部５３におけるボディコンタクト領域２９が電荷の引き抜きを受け持つｐｎコラム領域２４のエリアＡ１が、図示しない角部５４のエリアＡ２よりも大きくなっている。

これに対し、本実施形態では、図１０に示すように、角部５３に複数のトレンチゲート２７及び複数のボディコンタクト領域２９が位置している。そして、角部５３は、第１辺部５８と第２辺部５６とをそれぞれ延長してなる仮想交点Ｃ１まで第１辺部５８を延長した仮想辺部５８ａとの距離Ｌ１が、第１辺部５８との連結部５３ａで最短、第２辺部５６との連結部５３ｂで最長、且つ、隣り合う任意のトレンチゲート２７において距離Ｌ１が互いに等しい又は連結部５３ｂに近い側のトレンチゲート２７のほうが長くなるように設けられている。本実施形態では、上記条件を満たすように角部５３に位置する複数のトレンチゲート２７と複数のボディコンタクト領域２９の延設方向の長さをそれぞれ調整して、角部５３が弧状、より詳しくは中心角が９０度の円弧状となっている。なお、各第１辺部５０に対応する両角部５３が上記形状となっている。

したがって、本実施形態においても、角部５３が受け持つエリアＡ１の電荷を複数のボディコンタクト領域２９で分散し、並設方向端部のボディコンタクト領域２９に電荷が集中するのを抑制することができる。また。角部５３を構成する複数のトレンチゲート２７も複数本で上記条件（一例として円弧状）をなすように長さが調整されているので、トレンチゲート２７により電荷の移動が阻まれることが抑制される。以上により、本実施形態に係る半導体装置１０によっても、ＭＯＳＦＥＴの耐圧（素子領域１２の外側の耐圧）を確保しつつ、リカバリ時の破壊耐量を向上することができる。

（第３実施形態）
上記した各実施形態では、角部５３が弧状（円弧状）の例を示した。これに対し、本実施形態では、角部５３が、第１辺部と第２辺部とを直線的に繋ぐ面取り形状となっている。

図１１に示す例は、角部５３の形状以外、第１実施形態（図７）と同じである。図１１では、素子領域１２の角部５３が、ゲートパッド３５ａ（導電領域）と対向する第１辺部５０と、ゲートパッド３５ａと対向せずに外周領域１３と対向する第２辺部５２とを直線的に繋ぐ面取り形状（換言すればテーパ形状）となっている。そして、角部５３と第１辺部５０，第２辺部５２とのなす角がともに１３５度となっている。

このように、複数のトレンチゲート２７と複数のボディコンタクト領域２９の延設方向の長さをそれぞれ調整して、角部５３を面取り形状としても、上記実施形態で示した弧状の角部５３同様、複数のボディコンタクト領域２９で電荷を分散し、並設方向における端部のボディコンタクト領域２９に電荷が集中するのを抑制することができる。また。角部５３を構成する複数のトレンチゲート２７も複数本でテーパ状をなすように長さが調整されているので、トレンチゲート２７により電荷の移動が阻まれることが抑制される。以上により、本実施形態に係る半導体装置１０によれば、ＭＯＳＦＥＴの耐圧（素子領域１２の外側の耐圧）を確保しつつ、リカバリ時の破壊耐量を向上することができる。

また、直線的に繋ぐ面取り形状であるため、ボディコンタクト領域２９と並設方向内側で隣接するトレンチゲート２７との長さの差ΔＬ１が、角部５３を構成する複数のトレンチゲート２７及びボディコンタクト領域２９で等しくなる。したがって、弧状の角部５３に較べて、並設方向端部のボディコンタクト領域２９に電荷が集中するのを抑制することができる。

なお、本実施形態では、角部５３と第１辺部５０，第２辺部５２とのなす角がともに１３５度の例を示した。しかしながら、角部５３と第１辺部５０のなす角と、角部５３と第２辺部５２のなす角が異なる構成を採用することもできる。例えば、角部５３と第１辺部５０のなす角が１３５度よりも大きく、角部５３と第２辺部５２のなす角が１３５度よりも小さくなるような面取り形状としても良い。

また、本実施形態の構成は、第２実施形態に示した構成にも適用することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態では、ｐｎコラム領域２４をドリフト領域とする縦型素子として、トレンチゲート２７を有するＭＯＳＦＥＴの例を示した。しかしながら、スーパージャンクション構造を有する半導体素子、例えばダイオードにも適用が可能である。この場合、導電領域としては、ポリシリコン層３３からなる感温ダイオードがある。

また、ソース領域２８及びドレイン領域２０と電気的に分離され、且つ、半導体基板１１の一面１１ａ側に配置される導電領域としては、ゲートパッド３５ａ、感温ダイオードの他にも、ツェナーダイオードやゲートドライバ（ゲート駆動回路）などを採用することができる。例えば感温ダイオードやツェナーダイオードは、上記したポリシリコン層３３に構成することができる。すなわち、ゲートパッド３５ａ同様、半導体基板１１の一面１１ａ上に配置される。なお、本出願人による特開２００８−１７７３２８号公報には、ツェナーダイオードをポリシリコン層３３で構成する例が示されている。

また、トレンチゲートを有するＭＯＳＦＥＴとして縦型の例を示したが、横型（ＬＤＭＯＳ）においても、適用することが可能である。

また、ｐｎコラム領域２４として、図２に示すストライプ状の例を示したが、ストライプ以外にも、矩形ドットや円形ドットの繰り返し構造を採用することもできる。

また、ｐ型コラム領域２２とｎ型コラム領域２３の並び方向も、トレンチゲート２７の延設方向に限定されるものではなく、例えば並設方向に上記並び方向が一致するようにしても良い。

また、トレンチゲート２７に対してボディコンタクト領域２９を交互に設けるのではなく、間引いて設けても良い。全てのトレンチゲート２７が所定ピッチで並設されるのではなく、ピッチを異ならせても良い。

また、導電領域としてのゲートパッド３５ａが平面矩形状の例を示したが、平面矩形状に限定されるものでもない。

また、角部５３の形状として、弧状、直線的な面取り形状の例を示した。しかしながら、仮想交点Ｃ１まで第１辺部５０（５７，５８）を延長した仮想辺部５０ａとの距離が、第１辺部５０との連結部５３ａで最短、第２辺部５２（５５，５６）との連結部５３ｂで最長、且つ、隣り合う任意のトレンチゲート２７において互いに等しい又は連結部５３ｂに近い側のトレンチゲート２７のほうが長くなるような形状であれば良い。例えば、上記条件を満たす階段状としても良い。

また、角部５３にて繋がれる第１辺部５０，５７，５８と第２辺部５２，５５，５６とが互いに直交する位置関係の例を示したが、直交する位置関係に限定されるものではない。

また、素子領域１２の外周端が、導電領域（ゲートパッド３５ａ）と対向する辺部を複数有する例を示したが、対向する辺部として第１辺部を１つのみ有する構成としても良い。例えば、図９において、２つの角部５３を、１つの第１辺部にて直線的に繋ぐとともに、ゲートパッド３５ａを平面三角形とした構成がある。

１０・・・半導体装置
１１・・・半導体基板
１２・・・素子領域
１３・・・外周領域
２０・・・ドレイン領域
２４・・・ｐｎコラム領域
２６・・・ボディ領域
２７・・・トレンチゲート
２８・・・ソース領域
２９・・・ボディコンタクト領域
２９ａ・・・（並設方向端部の）ボディコンタクト領域
３５ａ・・・ゲートパッド（導電領域）
５０，５７，５８・・・第１辺部（導電領域と対向する辺部）
５２，５５，５６・・・第２辺部（導電領域と対向せず外周領域と対向する辺部）
５３・・・角部

Claims (7)

1. 半導体基板に、縦型素子としてトレンチゲートを有するＭＯＳトランジスタが形成された半導体装置であって、
   前記半導体基板は、
   一面側表層に形成された第１導電型のボディ領域と、
   前記一面から前記ボディ領域を貫通し、前記半導体基板の厚さ方向に垂直な方向に延びて形成され、且つ、前記厚さ方向及び前記延設方向に垂直な方向に並設された複数の前記トレンチゲートと、
   前記ボディ領域内における一面側表層において、前記トレンチゲートの延設方向に沿って形成された第２導電型のソース領域と、
   前記ボディ領域内における一面側表層において、前記トレンチゲートの延設方向に沿って延び、前記ソース領域と同一の電極に電気的に接続された第１導電型のボディコンタクト領域と、
   前記ボディ領域よりも前記半導体基板の一面と反対の裏面側に位置し、前記厚さ方向に垂直な一方向において、第１導電型コラム領域と第２導電型コラム領域が並設されたｐｎコラム領域と、
   前記ｐｎコラム領域よりも前記半導体基板の裏面側であって裏面側表層に形成された第２導電型のドレイン領域と、を有し、
   前記ＭＯＳトランジスタは、前記ｐｎコラム領域をドリフト領域として有するとともに、前記ボディ領域、前記トレンチゲート、前記ソース領域、前記ボディコンタクト領域、及び前記ドレイン領域を有し、
   前記厚さ方向に垂直な方向において、前記ボディ領域、前記トレンチゲート、前記ソース領域、及び前記ボディコンタクト領域の形成領域を素子領域とすると、前記半導体基板の一面側において前記素子領域とは異なる位置に、前記ＭＯＳトランジスタのソース領域及びドレイン領域と電気的に分離された導電領域が設けられ、
   前記半導体基板は、前記ＭＯＳトランジスタの耐圧を確保するために、前記厚さ方向に垂直な方向において前記素子領域及び前記導電領域を一体的に取り囲むように設けられた外周領域を有し、
   前記ｐｎコラム領域は、前記厚さ方向に垂直な方向において、前記素子領域、前記導電領域、及び外周領域に対応して一体的に設けられ、
   前記厚さ方向に垂直な方向において、前記ボディ領域及び前記トレンチゲートにより画定される前記素子領域の外周端は、前記導電領域と少なくとも一部が対向する第１辺部及び前記導電領域と対向せずに前記外周領域と対向する第２辺部を繋ぐ、外向きに凸の角部を有し、
   前記素子領域の外側に位置しつつ前記第２辺部に対向する前記ｐｎコラム領域の部分の、前記第２辺部から前記ｐｎコラム領域の外周端までの幅よりも、前記素子領域の外側に位置しつつ前記第１辺部に対向する前記ｐｎコラム領域の部分の、前記第２辺部に平行な方向の幅のほうが広くされ、
   前記角部は、複数の前記トレンチゲート及び複数の前記ボディコンタクト領域が位置するとともに、前記素子領域の外周端をなす前記角部の外郭と、前記第１辺部と前記第２辺部とをそれぞれ延長してなる仮想交点まで前記第１辺部を延長した仮想辺部との該仮想辺部に直交する方向の距離が、前記角部の外郭と前記第１辺部との連結部で最短、前記角部の外郭と前記第２辺部との連結部で最長、且つ、隣り合う任意のトレンチゲートにおいて互いに等しい又は前記第２辺部との連結部に近い側のトレンチゲートのほうが長くなるように設けられていることを特徴とする半導体装置。
2. 前記導電領域は、前記トレンチゲートと電気的に接続されたゲートパッドであることを特徴とする請求項１に記載の半導体装置。
3. 前記導電領域は、前記厚さ方向に垂直な方向に沿う平面形状が矩形とされ、
   前記素子領域は、平面矩形の前記導電領域の相対する辺部とそれぞれ平行とされ、それぞれの一端に前記角部を介して前記第２辺部が連結された一対の前記第１辺部と、一対の前記第１辺部における角部と反対の端部を連結する第３辺部とを有し、
   一対の前記第１辺部の対向距離の１／２の長さが、前記素子領域の外側に位置しつつ前記第１辺部に対向する前記ｐｎコラム領域の部分の、前記第２辺部と平行な方向の幅であることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記導電領域は、前記厚さ方向に垂直な方向に沿う平面形状が矩形とされ、
   前記素子領域は、平面矩形の前記導電領域の隣り合う２辺部とそれぞれ平行とされ、一端が互いに連結されるとともに他端に前記角部を介して前記第２辺部がそれぞれ連結された一対の前記第１辺部を有し、
   前記第１辺部から該第１辺部に直交する方向において前記ｐｎコラム領域の外周端までの長さが、前記素子領域の外側に位置しつつ前記第１辺部に対向する前記ｐｎコラム領域の部分の、前記第２辺部と平行な方向の幅であることを特徴とする請求項１又は請求項２に記載の半導体装置。
5. 前記角部は、弧状をなしていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
6. 前記角部は、前記第１辺部と前記第２辺部とを直線的に繋ぐ面取り形状をなしていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
7. 前記角部に位置する複数の前記ボディコンタクト領域のうち、前記トレンチゲートの並設方向における端部から一部の範囲内のボディコンタクト領域の幅が、前記一部の範囲内のボディコンタクト領域を除く残りの前記ボディコンタクト領域の幅よりも広いことを特徴とする請求項１〜６いずれか１項に記載の半導体装置。

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