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KR20200090269A - 임베디드 리프레시에 의한 드리프트 완화 - Google Patents

임베디드 리프레시에 의한 드리프트 완화 Download PDF

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KR20200090269A
KR20200090269A KR1020207020703A KR20207020703A KR20200090269A KR 20200090269 A KR20200090269 A KR 20200090269A KR 1020207020703 A KR1020207020703 A KR 1020207020703A KR 20207020703 A KR20207020703 A KR 20207020703A KR 20200090269 A KR20200090269 A KR 20200090269A
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South Korea
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voltage
read
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KR1020207020703A
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이노센조 토르토렐리
아고스티노 피로바노
안드레아 레다엘리
파비오 펠리쩌
홍메이 왕
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마이크론 테크놀로지, 인크
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Publication date
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Abstract

임베디드 리프레시에 의한 드리프트 완화를 위한 방법들, 시스템들 및 장치들이 설명된다. 메모리 셀은 각각 다른 극성들인 기록 및 판독 전압들을 사용하여 기록 및 판독될 수 있다. 예를 들어, 메모리 셀은 제1 기록 전압을 인가함으로써 기록될 수 있으며, 이후 제1 극성의 제1 판독 전압을 인가함으로써 판독될 수 있다. 제2 극성의 적어도 하나의 추가(예: 제2) 판독 전압 - 세트백 전압 - 은 그 원래의 상태로 메모리 셀을 되돌리는 데 이용될 수 있다. 따라서 세트백 전압은 제1 판독 전압에 의해 야기되는 셀의 전압 분포의 시프트를 완화시킬 수 있다.

Description

임베디드 리프레시에 의한 드리프트 완화
상호 참조
특허를 위한 본 출원은, 양수인에게 양도된, 2017년 12월 28일자로 출원된 "Drift Mitigation with Embedded Refresh"이라는 명칭의 Tortorelli 등에 의한 미국 특허 출원 번호 제15/857,125호의 우선권을 주장하며, 이는 그 전체가 본원에 참조로서 명시적으로 통합된다.
다음은 일반적으로 메모리 셀의 논리 상태를 결정하는 것에 관한 것으로, 보다 구체적으로는 임베디드 리프레시(refresh)에 의한 드리프트 완화에 관한 것이다.
메모리 장치들은 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들에서 정보를 저장하는데 폭넓게 사용된다. 정보는 메모리 장치의 상이한 상태들을 프로그래밍함으로써 저장된다. 예를 들어, 이진(binary) 장치들은 종종 논리 1 또는 논리 0에 의해 표시되는 두 개의 상태들을 갖는다. 다른 시스템들에서, 둘 이상의 상태들이 저장될 수 있다. 저장된 정보에 액세스 하기 위해, 전자 장치의 컴포넌트는, 메모리 장치에 저장된 상태를 판독 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 장치의 컴포넌트는 메모리 장치에 상태를 기록 또는 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 읽기 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하여 다양한 유형의 메모리 장치들이 존재한다. 메모리 장치들은 휘발성 또는 비휘발성일 수 있다. PCM과 같은 비휘발성 메모리는 외부 전원이 없는 경우에도 저장된 논리 상태를 장기간 유지할 수 있다. DRAM과 같은 휘발성 메모리는 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 상실할 수 있다.
메모리 장치들을 개선하는 것에는, 일반적으로 다른 메트릭들 중에서, 메모리 셀 밀도 증가, 읽기/쓰기 속도 증가, 신뢰성 증가, 데이터 보존성 증가, 전력 소모 감소 또는 제조 비용 절감을 포함할 수 있다. 액세스 동작들은 메모리 셀의 임계 전압의 시프트(예: 드리프트)를 야기할 수 있다. 이러한 시프트는 메모리 셀의 후속 판독과 관련하여 신뢰성이 감소될 수 있고, 일부 경우에는 데이터 손실을 초래할 수 있다.
도 1은 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 메모리 어레이의 예를 예시한다.
도 2는 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 예시적인 메모리 어레이를 예시한다.
도 3 내지 5는 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 예시적인 타이밍도들을 예시한다.
도 6은 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 장치의 블록도를 도시한다.
도 7은 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 메모리 어레이를 포함하는 시스템의 블록도를 예시한다.
도 8 내지 11은 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 위한 방법들을 예시한다.
본 개시의 예들에 따르면, 메모리 셀은 제1 극성을 사용하여 기록되고 다른 제2(예를 들어, 반대) 극성을 사용하여 판독될 수 있다. 판독 동작과 같은 메모리 셀과 관련된 액세스 동작들은 특정 논리 상태를 저장 시 메모리의 임계 전압의 시프트(shift)를 야기할 수 있으며, 이러한 시프트는 후속 판독 동작에서 저장된 논리 상태를 판독하는 신뢰성을 감소시킬 수 있다. 일부 예에서, 시프트는 메모리 셀의 완전 또는 부분 데이터 손실을 초래할 수 있다. 따라서, 메모리 셀에 걸쳐 원래의 임계 전압을 리프레시(refreshing)함으로써 메모리 셀에 걸쳐 임계 전압의 시프트를 방지하거나 완화할 수 있는 프로세스는 동작(예: 판독 동작) 동안 신뢰성을 증가시킬 수 있으며, 메모리 셀의 데이터 손실을 방지할 수 있다.
제1 예에서, 제1 기록 전압은 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 인가될 수 있다. 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함할 수 있으며, 다른 예들에서, 메모리 셀은 자기 선택 메모리 셀(예를 들어, 선택기 및 메모리 소자 둘 다의 역할을 하도록 구성될 수 있는 단일의 자기 선택 물질을 포함함)일 수 있다. 일부 예들에서, 기록 전압을 적용(예를 들어, 메모리 셀에 논리 상태를 기록)한 후, 제1 판독 전압은 메모리 셀에 적용될 수 있다. 제1 판독 전압은, 예를 들어, 제1 극성으로 인가될 수 있으며, 기록 전압의 인가 후 인가될 수 있다. 일부 예들에서, 제1 극성은 양의 극성일 수 있으며, 다른 예들에서, 제1 극성은 음의 극성일 수 있다. 메모리 셀에 제1 판독 전압을 인가한 후, 제2 판독 전압 - 일부 예들에서 리프레시 동작과 연관될 수 있음 - 은 메모리 셀에 인가될 수 있다. 제2 판독 전압은 제1 극성과 다른 제2 극성으로 인가될 수 있으며, 일부 예들에서, 다시 이전 상태로의 메모리 셀의 조성의 복귀를 되돌리거나 용이하게 할 수 있다. 예를 들어, 제2 판독 전압의 인가는 메모리 셀의 조성을 이전 기록 동작과 동일한 상태로 다시 되돌릴 수 있다.
다른 예에서, 제1 기록 전압은 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 인가될 수 있다. 상기에 설명된 바와 같이, 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함할 수 있다. 기록 전압을 인가한 후, 제1 판독 전압은 메모리 셀에 인가될 수 있다. 제1 판독 전압은, 예를 들어, 제1 극성으로 인가될 수 있으며, 기록 전압의 인가 후 인가될 수 있다. 일부 예들에서, 제1 극성은 양의 극성일 수 있으며, 다른 예들에서, 제1 극성은 음의 극성일 수 있다. 메모리 셀에 제1 판독 전압을 인가한 후, 제2 판독 전압 - 일부 예들에서 메모리 셀의 리프레시 동작을 시작할 수 있음 - 은 메모리 셀에 인가될 수 있다. 제2 판독 전압은 제1 극성과 다른 제2 극성으로 인가될 수 있으며, 일부 예들에서, 다시 이전 상태로의 메모리 셀의 조성의 복귀에 도움이 될 수 있다. 제2 판독 전압을 인가한 후, 제3 판독 전압이 제1 극성으로 메모리 셀에 인가될 수 있다. 제3 판독 전압은 다시 이전 상태로의 메모리 셀의 구성의 복귀를 되돌리거나 용이하게 할 수 있다. 예를 들어, 제3 판독 전압의 인가는 메모리 셀의 구성을 포스트-기록 동작과 동일한 상태로 다시 되돌릴 수 있다.
또 다른 예에서, 제1 기록 전압은 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 인가될 수 있으며, 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함한다. 기록 전압을 인가한 후, 제1 판독 전압은 제1 극성으로 메모리 셀에 인가될 수 있다. 제1 판독 전압은 기록 전압 후 인가될 수 있다. 일부 예들에서, 제1 극성은 양의 극성일 수 있으며, 다른 예들에서, 제1 극성은 음의 극성일 수 있다. 메모리 셀에 제1 판독 전압을 인가한 후, 제2 판독 전압 - 메모리 셀의 리프레시 동작을 시작할 수 있음 - 은 메모리 셀에 인가될 수 있다. 제2 판독 전압은 제1 극성과 다른 제2 극성으로 인가될 수 있으며, 일부 예들에서, 다시 이전 상태로의 메모리 셀의 조성의 복귀에 도움이 될 수 있다. 제2 판독 전압을 인가한 후, 제3 판독 전압이 제1 극성으로 메모리 셀에 인가될 수 있다. 제3 판독 전압은 다시 이전 상태로의 메모리 셀의 조성의 복귀에 더 도움이 될 수 있다. 제3 판독 전압을 인가한 후, 제4 판독 전압은 메모리 셀에 인가될 수 있으며, 이는 다시 이전 상태로의 메모리 셀의 조성의 복귀를 되돌리거나 용이하게 할 수 있다. 예를 들어, 제3 판독 전압의 인가는 메모리 셀의 조성을 포스트-기록 동작과 동일한 상태로 다시 되돌릴 수 있다.
상기에 폭넓게 도입된 본 개시의 추가 특징들은 임베디드 리프레시에 의한 드리프트 완화를 지원하는 메모리 어레이의 맥락에서 하기에 설명된다. 본 개시의 이들 및 다른 특징들은 임베디드 리프레시에 의한 드리프트 완화에 관한 장치 도면들, 시스템 도면들 및 흐름도들에 의해 예시되고 이들을 참조하여 설명된다.
도 1은 본 개시의 다양한 예들에 따은 임베디드 리프레시에 의한 드리프트 완화를 지원하는 메모리 어레이(100)를 예시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로도 불릴 수 있다. 메모리 어레이(100)는 다른 논리 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함한다. 각 메모리 셀(105)은 논리 0 및 논리 1로 나타낼 수 있는 두 개의 논리 상태들을 저장하도록 프로그래밍될 수 있다. 일부 경우, 메모리 셀(105)은 둘 이상의 논리 상태들을 저장하도록 구성될 수 있다.
일부 예들에서, 메모리 셀(105)은 다른 논리 상태들을 나타내는 가변적이고 구성 가능한 전기 저항을 갖는, 메모리 소자 또는 메모리 저장 소자로 지칭될 수 있는 물질 부분을 포함할 수 있다. 예를 들어, 결정질 원자 구성 또는 비정질 원자 구성의 형태를 취할 수 있는(예를 들어, 실온과 같은 동작 온도 범위에 걸쳐 결정질 상태 또는 비정질 상태를 유지할 수 있는) 물질은 원자 구성에 따라 다른 전기 저항을 가질 수 있다. 물질의 더 결정질 상태(예를 들어, 단결정, 또는 실질적으로 결정질인 비교적 큰 결정립의 집합)는 비교적 낮은 전기 저항을 가질 수 있으며, "SET" 논리 상태로 지칭될 수 있다. 물질의 더 비정질 상태(예를 들어, 전체 비정질 상태, 또는 실질적으로 비정질인 비교적 작은 결정립의 일부 분포)는 비교적 높은 전기 저항을 가질 수 있으며, "RESET" 논리 상태로 지칭될 수 있다. 따라서, 이러한 메모리 셀(105)에 인가된 전압은 메모리 셀(105)의 물질 부분이 더 결정질 상태에 있는지 또는 더 비정질 상태에 있는지에 따라 다른 전류 흐름을 야기할 수 있다. 따라서, 메모리 셀(105)에 판독 전압을 인가함으로써 발생하는 전류의 크기는 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는 데 사용될 수 있다.
일부 예들에서, 메모리 소자는 중간 저항을 야기할 수 있는 다양한 비율의 결정질 및 비정질 영역(예를 들어, 원자 질서도 및 무질서도의 다양한 정도)으로 구성될 수 있으며, 이는 다른 논리 상태들(예를 들어, 각각의 메모리 셀(105)에 둘 이상의 논리 상태들을 지원함)을 나타낼 수 있다. 또한, 일부 예들에서, 물질 또는 메모리 소자는 비정질 구성 및 두 개의 상이한 결정질 구성들과 같은 둘 이상의 원자 구성들을 가질 수 있다. 상이한 원자 구성들의 전기 저항과 관련하여 본원에 설명되었지만, 메모리 장치는 원자 구성, 또는 원자 구성의 조합에 대응되는 저장된 논리 상태를 결정하기 위해 메모리 소자의 일부 다른 특성을 사용할 수 있다.
일부 경우, 더 비정질 상태의 메모리 소자는 임계 전압과 연관될 수 있으며, 여기서 임계 전압이 메모리 소자에 걸쳐 초과될 때 전류가 메모리 소자를 통해 흐른다. 더 비정질 상태에서 메모리 소자에 걸쳐 인가된 전압이 임계 전압보다 낮으면, 전류가 메모리 소자를 통해 흐르지 않을 수 있다. 일부 경우, 더 결정질 상태의 메모리 소자는 임계 전압과 연관되지 않을 수 있으며(예를 들어, 임계 전압 0과 연관될 수 있으며), 전류는 메모리 소자에 걸쳐 0이 아닌 전압에 응답하여 메모리 소자를 통해 흐를 수 있다. 하기에 더 상세히 논의된 바와 같이, 이러한 메모리 소자를 갖는 메모리 셀(105)의 논리 상태는 특정 원자 구성 또는 원자 구성들의 조합을 형성하는 것을 지원하는 시간 경과에 따른 온도 프로파일로 메모리 소자를 가열함으로써 설정될 수 있다. 따라서, 일부 예들에서, 메모리 셀(105)은 메모리 저장 소자 및 선택기 장치를 포함할 수 있다. 다른 예들에서, 메모리 셀(105)은 단일의 자기 선택 물질을 포함하는 자기 선택 메모리 셀일 수 있다.
메모리 어레이(100)는 3차원(3D) 메모리 어레이일 수 있으며, 여기서 2차원(2D) 메모리 계층들(예: "레벨들")이 서로의 위에 형성된다. 이러한 계층들의 배열은 2D 어레이들과 비교하여 단일 다이 또는 기판에 형성될 수 있는 다수의 메모리 셀들(105)을 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나, 메모리 어레이의 성능을 증가시키거나, 또는 둘 다 할 수 있다. 도 1에 도시된 예에 따르면, 메모리 어레이(100)는 두 가지 레벨들의 메모리 셀들(105)을 포함할 수 있으며, 따라서 3D 메모리 어레이로 간주될 수 있다. 다른 예들 또는 본 개시에 따른 메모리 어레이(100)는 단일 계층 또는 둘 이상의 계층을 가질 수 있다. 일부 예들에서, 각 레벨은 메모리 셀들(105)이 레벨들에 걸쳐 서로 대략 정렬되어, 메모리 셀 스택(145)을 형성할 수 있도록 정렬되거나 위치될 수 있다.
메모리 어레이(100)의 예에서, 메모리 셀들(105)의 각 행은 복수의 제1 액세스 라인들(110) 중 하나(예: 워드 라인)에 연결되며, 메모리 셀들(105)의 각 열은 제2 복수의 액세스 라인들(115) 중 하나(예: 비트 라인)에 연결된다. 액세스 라인들(110 및 115)은 액세스 라인 어레이를 생성하도록 실질적으로 서로 수직일 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)의 두 메모리 셀들(105)은 개별 액세스 라인들(110)에 의해 액세스될 수 있으며, 공통 액세스 라인(115)을 공유할 수 있다. 즉, 액세스 라인(115)은 상위 메모리 셀(105-a)의 하부 전극 및 하위 메모리 셀(105-b)의 상부 전극과 결합될 수 있다(예를 들어, 전자 통신할 수 있다). 다른 구성들이 가능할 수 있다. 예를 들어, 제3 계층은 하위 계층과 액세스 라인(110)을 공유할 수 있다.
일반적으로, 하나의 메모리 셀(105)은 액세스 라인(100)과 액세스 라인(115)의 (예를 들어, 사이에 결합된) 교차점에 위치될 수 있다. 이 교차점은 메모리 셀(105)의 주소로 지칭될 수 있다. 타겟 메모리 셀(105)은 통전된 액세스 라인(110)과 통전된 액세스 라인(115)의 교차점에 위치된 메모리 셀(105)일 수 있다. 즉, 액세스 라인(110)과 액세스 라인(115)은 그 교차점에서 메모리 셀(105)을 판독 또는 기록하기 위해 통전되거나 아니면 선택될 수 있다. 동일한 액세스 라인(110 또는 115)과 전자 통신하는 다른 메모리 셀들(105)은 타겟되지 않은 메모리 셀들(105)로 지칭될 수 있다.
일부 예들에서, 메모리 셀(105)과 액세스 라인(110) 사이에 또는 메모리 셀(105)과 액세스 라인(115) 사이에 전극이 결합될 수 있다. 전극이라는 용어는 전기적 도전체 또는 컴포넌트들 간 다른 전기적 인터페이스를 지칭할 수 있으며, 일부 경우에는 메모리 셀(105)에 대한 전기 콘택(electrical contact)으로 사용될 수 있다. 전극은 메모리 장치(100)의 소자들 또는 컴포넌트들 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층, 전도성 패드 등을 포함할 수 있다.
판독 또는 기록과 같은 동작들은 액세스 라인들(110 및 115)을 활성화시키거나 아니면 선택함으로써 메모리 셀들(105)에서 수행될 수 있다. 워드 라인들, 비트 라인들, 디지트 라인들 또는 그 유사체들에 대한 참조는 이해나 동작의 손실 없이 상호 교환 가능하다. 액세스 라인(110) 또는 액세스 라인(115)를 활성화시키거나 선택하는 것은 각각의 액세스 라인에 전압을 인가하는 것을 포함할 수 있다. 액세스 라인들(110) 및 액세스 라인들(115)은 금속(예: 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W) 등), 금속 합금, 카본, 전도성으로 도핑된 반도체 또는 기타 전도성 물질들, 합금, 화합물 등과 같은 전도성 물질들로 만들어질 수 있다.
일부 아키텍처에서, 셀의 논리 저장 부분(예: 캐패시터, 저항성 메모리 소자)는 선택 컴포넌트에 의해 액세스 라인으로부터 전기적으로 절연될 수 있다. 예를 들어, 액세스 라인(110)은 이러한 선택 컴포넌트(예: 메모리 셀(105)의 선택 컴포넌트)에 연결될 수 있으며 이를 제어할 수 있다. 일부 예들에서, 선택 컴포넌트는 트랜지스터일 수 있으며, 액세스 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 따라서, 액세스 라인(110)을 활성화시키는 것은 메모리 셀(105)의 논리 저장 부분과 그에 대응되는 액세스 라인(115) 사이에 전기적 연결 또는 폐쇄 회로를 생성할 수 있다. 그런 다음, 액세스 라인(115)은 메모리 셀(105)의 판독 또는 기록하기 위해 액세스될 수 있다. 메모리 셀(105)을 선택한 후, 결과 신호가 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는 데 사용될 수 있다. 예를 들어, 전압은 메모리 셀(105)에 인가될 수 있으며, 결과 전류는 메모리 셀(105)의 상 변화 물질의 원자 구성들(예: 저항 상태들) 사이를 구별하는 데 사용될 수 있다. 일부 경우, 제1 논리 상태는 전류가 없거나 무시할 정도로 작은 전류에 대응될 수 있는 반면, 제2 논리 상태는 일부 유한 전류에 대응될 수 있다.
메모리 셀들(105)에 액세스하는 것은 행(row) 디코더(120)와 열(column) 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 컨트롤러(140)로부터 행 어드레스를 수신하고 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시키거나 아니면 선택할 수 있다. 마찬가지로, 열 디코더(130)는 메모리 컨트롤러(140)로부터 열 어드레스를 수신하며, 적절한 액세스 라인(115)을 활성화시키거나 아니면 선택할 수 있다.
메모리 컨트롤러(140)는 다양한 컴포넌트들(예: 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125))을 통해 메모리 셀들(105)의 동작(예: 판독 동작들, 기록 동작들, 재기록 동작들, 리프레시 동작들 또는 방전 동작들)을 제어할 수 있다. 일부 경우, 행 디코더(120), 열 디코더(130) 및 감지 컴포넌트(125) 중 하나 이상은 메모리 컨트롤러(140)와 같은 장소에 배치될 수 있다. 메모리 컨트롤러(140)는 원하는 액세스 라인(110) 및 액세스 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 컨트롤러(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압들 또는 전류들을 생성 또는 제어할 수 있다. 예를 들어, 메모리 컨트롤러(140)는 하나 이상의 메모리 셀들(105)에 액세스한 후 액세스 라인(110) 또는 액세스 라인(115)에 방출 전압을 인가할 수 있다.
일반적으로, 본원에 따라 인가된 전압, 전류 또는 전하의 크기, 형태 또는 지속시간은 조정되거나 변경되며, 메모리 어레이(100)를 구동하는데 있어 논의된 다양한 동작들에 대해 상이할 수 있다. 또한, 메모리 어레이(100) 내에서 하나, 다수 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있다. 예를 들어, 메모리 어레이(100)의 다수 또는 모든 메모리 셀들(105)은 모든 메모리 셀들(105) 또는 메모리 셀(105) 그룹이 단일 논리 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
메모리 셀(105)은 메모리 셀(105)이 메모리 셀(105)의 저장된 상태를 결정하기 위해 액세스될 때 감지 컴포넌트(125)에 의해 판독(예: 감지)될 수 있다. 예를 들어, 메모리 셀(105)에 액세스한 후에, 메모리 셀(105)의 논리 저장부는 방전하거나, 아니면 대응되는 액세스 라인(115)을 통해 전류가 흐르게 할 수 있다. 이러한 전류는 메모리 어레이(100)의 하나 이상의 전압원들(도시되지 않음)로부터 메모리 셀(105)에 전압을 바이어싱 또는 인가에 기인할 수 있으며, 이러한 전압원들은 감지 컴포넌트(125)의 일부 또는 일부 다른 컴포넌트(예: 바이어싱 컴포넌트)일 수 있다. 일부 예들에서, 메모리 셀(105)의 방전은 액세스 라인(115)의 전압의 변화를 야기할 수 있으며, 감지 컴포넌트(125)가 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압과 비교할 수 있다. 일부 예들에서, 전압이 (대응되는 액세스 라인(110) 및 액세스 라인(115)을 사용하여) 메모리 셀(105)에 인가될 수 있으며, 결과적인 전류의 존재는 인가된 전압과 메모리 셀(105)의 메모리 소자의 저항 상태에 따라 달라질 수 있다.
일부 경우, 하나 이상의 전압은 메모리 셀(105) 판독 시(예: 판독 동작의 복수의 전압들) 인가될 수 있다. 예를 들어, 인가된 판독 전압이 전류 흐름을 발생시키지 않는 경우, 전류가 감지 컴포넌트(125)에 의해 검출될 때까지 다른 판독 전압들이 인가될 수 있다. 전류 흐름을 발생시키는 판독 전압에 액세스함으로써, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 일부 경우, 전류 흐름이 감지 컴포넌트(125)에 의해 감지될 때까지 판독 전압이 더 큰 크기로 램핑(ramped)될 수 있다. 다른 경우, 미리 결정된 판독 전압들은 전류가 검출될 때까지 순차적으로 인가될 수 있다. 마찬가지로, 판독 전류가 메모리 셀(105)에 인가될 수 있으며, 판독 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 총 임계 전압에 따라 달라질 수 있다.
감지 컴포넌트(125)는 판독 신호들(예: 판독 전압, 판독 전류 또는 메모리 어레이(100)의 컴포넌트들 사이에 공유된 판독 전하)의 차이를 검출 및 증폭시키기 위한 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있으며, 이는 일부 예들에서는 래칭(latching)으로 지칭될 수 있다. 감지 컴포넌트(125)는 판독 동작에 응답하여 메모리 셀(105)을 통해 전류 또는 전하를 감지하고, 메모리 셀(105)에 의해 저장된 논리 상태를 나타내는 출력 신호를 제공하도록 구성될 수 있다. 감지 컴포넌트(125)는 메모리 어레이(100)를 포함하는 메모리 장치에 포함될 수 있다. 예를 들어, 감지 컴포넌트(125)는 메모리 어레이(100)에 결합될 수 있는 메모리의 다른 판독 및 기록 회로들, 디코딩 회로들 또는 레지스터 회로들에 포함될 수 있다. 일부 예들에서, 메모리 셀(105)의 검출된 논리 상태는 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 예들에서, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 일부 예들에서, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)에 연결되거나 이들과 전자 통신될 수 있다.
일부 예들에서, 판독 펄스(예: 판독 전압)가 제1 논리 상태(예: 더 결정질 원자 구성과 연관된 SET 상태)를 저장하는 메모리 소자를 갖는 메모리 셀(105)에 인가될 때, 메모리 셀은 메모리 셀(105)의 임계 전압을 초과하는 판독 펄스로 인해 전류를 전도한다. 따라서, 감지 컴포넌트(125)는 저장된 논리 상태를 결정하는 것의 일부로서 메모리 셀(105)을 통해 전류를 검출할 수 있다. 메모리 소자가 제2 논리 상태(예: 더 비정질 원자 구성과 관련된 RESET 상태)를 저장한 메모리 셀(105)에 판독 펄스가 인가될 경우, 메모리 셀은 메모리 셀의 임계 전압을 초과하지 않는 판독 펄스로 인해 전류를 전도하지 않을 수 있다. 따라서, 감지 컴포넌트(125)는 저장된 논리 상태를 결정하는 것의 일부로서 메모리 셀(105)을 통해 전류를 거의 또는 전혀 검출하지 않을 수 있다.
일부 예들에서, 임계 전류는 메모리 셀(105)에 의해 저장된 논리 상태를 감지하기 위해 정의될 수 있다. 임계 전류는 메모리 셀(105)이 판독 펄스에 응답하여 임계값이 아닐 때 메모리 셀(105)을 통과할 수 있는 전류보다 높게 설정될 수 있지만, 메모리 셀(105)이 판독 펄스에 응답하여 임계값일 때 메모리 셀(105)을 통한 예상 전류 이하로 설정될 수 있다. 예를 들어, 임계 전류는 연관된 액세스 라인들(110 또는 115)의 누설 전류 이상일 수 있다. 일부 예들에서, 메모리 셀(105)에 의해 저장된 논리 상태는 판독 펄스에 의해 구동되는 전류로부터의 결과 전압에 기초하여(예를 들어, 션트 저항에 걸쳐) 결정될 수 있다. 예를 들어, 결과 전압은 결과 전압이 제1 논리 상태에 대응되는 기준 전압보다 낮고 결과 전압이 제2 논리 상태에 대응되는 기준 전압보다 큰 기준 전압에 대해 비교될 수 있다.
일부 메모리 아키텍처들에서, 메모리 셀(105)에 액세스하는 것은 저장된 논리 상태를 저하시키거나 파괴할 수 있으며, 메모리 셀(105)에 대한 원래의 논리 상태로 되돌리도록 재기록(re-write) 또는 리프레시(refresh) 동작들이 수행될 수 있다. DRAM 또는 FeRAM에서, 예를 들어, 메모리 셀(105)의 캐패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 논리 상태를 손상시킬 수 있다. PCM에서, 예를 들어, 감지 동작들은 메모리 셀(105)의 원자 구성의 변화를 일으킬 수 있으며, 그에 따라 메모리 셀(105)의 저항 상태를 변화시킬 수 있다. 따라서, 일부 예들에서, 메모리 셀(105)에 저장된 논리 상태는 액세스 동작 후에 재기록될 수 있다. 또한, 단일 액세스 라인(110 또는 115)을 활성화하면 액세스 라인(110 또는 115)과 결합된 모든 메모리 셀들 (105)의 방전 발생될 수 있다. 따라서, 액세스 동작의 액세스 라인(110 또는 115)과 결합된 몇몇 또는 모든 메모리 셀들(105)(예를 들어, 액세스된 행의 모든 셀들 또는 액세스된 열의 모든 셀들)은 액세스 동작 후 재기록될 수 있다.
일부 예들에서, 메모리 셀(105)를 판독하는 것은 비파괴적(non-destructive)일 수 있다. 즉, 메모리 셀(105)의 논리 상태는 메모리 셀(105)이 판독된 후에 재기록될 필요가 없을 수 있다. 예를 들어, PCM과 같은 비휘발성 메모리에서, 메모리 셀(105)을 액세스하는 것은 논리 상태를 파괴하지 않을 수 있으며, 따라서 메모리 셀(105)은 액세스한 후 재기록을 필요로 하지 않을 수 있다. 그러나, 다양한 예들에서, 액세스 동작들이 없는 경우 메모리 셀(105)의 논리 상태를 리프레싱하는 것은 필요하거나 필요하지 않을 수 있다. 예를 들어, 메모리 셀(105)에 의해 저장된 논리 상태는 저장된 논리 상태를 유지하기 위해 적절한 기록 또는 리프레시 펄스를 인가함으로써 주기적 간격으로 리프레시될 수 있다. 메모리 셀(105)을 리프레시하는 것은 전하 누설 또는 시간에 따른 메모리 소자의 원자 구성의 변화로 인한 판독 장애 에러 또는 논리 상태 손상을 줄이거나 제거할 수 있다.
메모리 셀(105)은 관련 액세스 라인들(예를 들어, 액세스 라인(110) 및 액세스 라인(115))을 활성화시키거나 아니면 선택함으로써 논리 상태로 기록될 수 있다. 즉, 논리 값은 메모리 셀(105)에 대응되는 액세스 라인(110) 및 액세스 라인(115)을 통한 기록 동작에 의해 메모리 셀(105)에 저장될 수 있다. 열 디코더(130) 또는 행 디코더(120)는 메모리 셀들(105)에 기록될 데이터(예를 들어, 입력/출력(135)을 통해)를 수용할 수 있다. PCM의 경우, 메모리 셀(105)은 메모리 소자를 통해 전류를 전달하여 메모리 셀(105)의 메모리 소자를 가열시킴으로써 기록될 수 있다. 메모리 셀(105)에 전류를 인가하는 데 사용되는 전압들은 메모리 소자들의 다양한 임계 전압들에 따라 달라질 수 있으며, 일부 경우, 선택 컴포넌트와 관련된 임계 전압에 따라 달라질 수 있다.
일부 예들에서, 메모리 셀은 자기 선택 메모리 물질을 포함할 수 있다. 즉, 메모리 셀은 선택기 및 메모리 소자 둘 다의 역할을 하도록 구성될 수 있는 단일의 자기 선택 물질을 포함할 수 있다. 일부 경우, 자기 선택 메모리는 일례로 상 변화를 겪지 않는 칼코게나이드 물질일 수 있거나 이를 포함할 수 있다. 자기 선택 메모리를 포함하는 메모리 셀의 경우, 메모리 셀(105)은 메모리 셀(105)에 다른 극성들의 프로그래밍 펄스들을 인가함으로써 프로그래밍될 수 있다. 예를 들어, 논리 "1" 상태를 프로그래밍하기 위해, 제1 극성이 인가될 수 있고, 논리 "0" 상태를 프로그래밍하기 위해, 제2 극성이 인가될 수 있다. 제1 극성 및 제2 극성은 반대 극성들일 수 있다.
자기 선택 메모리 저장 소자를 갖는 메모리 셀(105)을 판독하기 위해, 전압이 메모리 셀(105)에 걸쳐 인가될 수 있으며, 전류가 흐르기 시작하는 결과 전류 또는 임계 전압은 논리 "1" 또는 논리 "0" 상태를 나타낼 수 있다. 일부 예들에서, 셀의 임계 전압은 셀을 프로그래밍하는데 사용된 극성에 따라 달라질 수 있다. 예를 들어, 하나의 극성으로 프로그래밍된 자기 선택 메모리 셀은 특정 저항 특성들을 가질 수 있으며 따라서 하나의 임계 전압을 가질 수 있다. 그리고 그 자기 선택 메모리 셀은 셀의 다른 저항 특성 및 이에 따른 다른 임계 전압을 야기할 수 있는 다른 극성으로 프로그래밍될 수 있다. 따라서, 자기 선택 메모리 셀이 프로그래밍될 경우, 셀 내의 소자들이 분리되어, 이온 이동을 일으킬 수 있다. 이온들은 소정의 셀의 극성에 따라 특정 전극을 향해 이동할 수 있다. 예를 들어, 자기 선택 메모리 셀에서, 일부 이온들은 음의 전극을 향해 이동할 수 있다. 그런 다음, 메모리 셀은 어느 전극 이온들이 이동했는지를 감지하기 위해 셀에 걸쳐 전압을 인가함으로써 판독될 수 있다.
일부 경우, 메모리 셀(105)를 기록할 때 하나 이상의 전압이 인가될 수 있다. 예를 들어, 상이한 논리 상태들과 관련된 상이한 원자 구성들을 갖는 메모리 소자를 기록할 때, 기록 전압은 메모리 셀을 통해 흐르는 관련 전류에 의해 야기된 가열이 하나의 원자 구성으로부터 다른 원자 구성으로 천이하도록 인가될 수 있다. 일 실시예에서, 더 결정질 원자 구성과 관련된 논리 상태를 기록하기 위해, 기록 동작의 제1 기록 전압은 초기에 무질서한 원자 구성을 형성하는 것(예를 들어, 비교적 랜덤하고 때로는 불안정한 원자 분포에 일반적으로 "용융"하기 위해 비교적 고온을 지원하는 것)과 관련될 수 있으며, 기록 동작의 제2 기록 전압은 더 결정질 원가 구성을 형성하는 것(예를 들어, 비교적 정렬된 원자 구성의 안정한 형태의 핵 형성 및 성장을 지원하는 것)과 관련될 수 있다.
논리 상태는 관련 액세스 라인(110) 또는 액세스 라인(115) 중 하나 또는 둘 모두에 기록 전압을 인가함으로써 메모리 셀(105)에 기록될 수 있다. 예를 들어, 논리 상태는 메모리 셀(105)에 걸쳐 제1 극성(예: 양의 극성)을 갖는 기록 전압을 인가함으로써 메모리 셀(105)에 기록될 수 있다. 제1 극성을 갖는 기록 전압을 인가하기 위해, 제1 전압(예: 양의 전압)은 연관된 액세스 라인(115)에 인가될 수 있으며, 연관된 액세스 라인(110)은 접지되거나 아니면 더 낮거나 음의 전압을 가질 수 있다. 다른 예들에서, 논리 상태는 음의 극성과 같이, 메모리 셀(105)에 걸쳐 상이한 극성을 갖는 기록 전압을 인가함으로써 메모리 셀(105)에 기록될 수 있다. 이러한 다른 극성으로 기록 전압을 인가하기 위해, 제2 전압(예: 양의 전압)은 액세스 라인(110)에 인가될 수 있으며, 액세스 라인(115)은 접지되거나 아니면 더 낮거나 음의 전압을 가질 수 있다. 메모리 셀(105)을 기록한 후, 메모리 셀(105)의 저장된 상태를 판독하기 위해 후속 판독 전압들이 인가될 수 있다.
본 개시의 예들에 따르면, 기록 동작은 메모리 셀(105)에 걸쳐 상이한 전압 극성들을 갖는 상이한 부분들로 분할될 수 있다. 일부 예들에서, 논리 상태는 메모리 셀(105)에 걸쳐 제1 극성을 갖는 제1 기록 전압을 인가하는 것 및 메모리 셀(105)에 걸쳐 제1 극성과 다른 제2 극성(예: 반대 극성)을 갖는 제2 기록 전압을 인가하는 것을 포함하는 기록 동작을 수행함으로써 메모리 셀(105)에 기록될 수 있다. 일부 예들에서, 이러한 기록 동작은 기록 동작 동안 액세스 라인(110)과 액세스 라인(115) 간 전압 인가의 극성을 스위칭함으로써 대응되는 액세스 라인(110) 및 대응되는 액세스 라인(115)을 통해 메모리 셀(105)에 복수의 기록 전압들을 인가하는 것을 포함할 수 있다. 일 예에서, 본 개시에 따른 동작 기록은 액세스 라인(110)에서의 전압이 액세스 라인(115)에서의 전압보다 큰 제1 기록 전압을 인가한 후 액세스 라인(110)에서의 전압이 액세스 라인(115)에서의 전압보다 작은 제2 기록 전압을 인가하는 것을 포함할 수 있다. 다른 예에서, 본 개시에 따른 기록 동작은 액세스 라인(110)에서의 전압이 액세스 라인(115)에서의 전압보다 작은 제1 기록 전압을 인가한 후 액세스 라인(110)에서의 전압이 액세스 라인(115)에서의 전압보다 큰 제2 기록 전압을 인가하는 것을 포함할 수 있다. 반대 극성들 또는 아니면 다른 극성들을 갖는 적어도 두 개의 기록 전압들을 인가하는 것을 포함하는 기록 동작을 수행하는 것은 동일한 극성의 기록 전압들만을 포함하는 것보다 더 빠른 기록 동작을 지원할 수 있다.
메모리 셀(105)에 대한 기록 동작(예를 들어, 메모리 셀(105)에 걸쳐 단일 극성으로 인가된 하나 이상의 전압들을 갖는 기록 동작, 또는 메모리 셀(105)에 걸쳐 하나 이상의 극성으로 인가된 하나 이상의 전압들을 갖는 기록 동작)을 수행한 후, 판독 동작은 메모리 셀(105)의 저장된 상태를 판독하기 위해 수행될 수 있다. 일부 예들에서, 판독 동작은 메모리 셀(105)에 걸쳐 상이한 극성들을 갖는 상이한 판독 전압들을 인가하는 단계를 포함할 수 있다. 일부 예들에서, 메모리 셀(105)은 메모리 셀(105)에 걸쳐 제1 극성을 갖는 제1 판독 전압을 인가함으로써 판독될 수 있으며, 제1 극성은 양의 또는 음의 극성일 수 있다. 일부 예들에서, 제1 판독 전압은 선행 기록 동작의 기록 전압보다 작은 크기를 가질 수 있다. 제1 판독 전압을 인가한 후, 판독 동작은 메모리 셀(105)에 걸쳐 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압을 인가하는 단계를 더 포함할 수 있다. 제2 극성은 반대 극성일 수 있거나, 아니면 제1 극성과 다른 극성일 수 있다. 따라서, 일부 예들에서, 제1 극성은 메모리 셀(105)에 걸친 양의 극성일 수 있으며, 제2 극성은 음의 극성일 수 있다. 다른 예들에서, 메모리 셀(105)에 걸친 제1 극성은 음의 극성일 수 있으며, 제2 극성은 양의 극성일 수 있다. 반대 극성들 또는 아니면 다른 극성들을 갖는 적어도 2개의 판독 전압을 인가하는 것을 포함하는 판독 동작을 수행하는 것은 동일한 극성의 판독 전압들만을 포함하는 판독 동작과 비교하여 메모리 셀(105)에 걸친 전압 분포의 감소된 시프트를 지원할 수 있다.
일부 예들에서, 메모리 컨트롤러(140)는 (예를 들어, 액세스 라인들(110 또는 115)을 이네이블시키거나, 아니면 메모리 셀(105)과 하나 이상의 전압 소스들을 결합시킴으로써) 상기에 설명된 바와 같은 판독 및 기록 전압들을 인가하도록 동작 가능할 수 있다. 예를 들어, 메모리 컨트롤러(140)는 상이한 극성들의 기록 전압들을 포함하는 기록 동작을 수행하도록 동작 가능할 수 있다. 대안으로 언급된 바와 같이, 메모리 컨트롤러(140)는 먼저 제1 극성을 갖는 제1 기록 전압을 메모리 셀(105)에 인가하고, 이어서 제1 기록 전압을 인가한 후 메모리 셀(105)에 제2 극성(예를 들어, 제1 극성과 반대)을 갖는 제2 기록 전압을 인가하도록 동작 가능할 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 서로 다른 극성들의 판독 전압들을 포함하는 판독 동작을 수행하도록 동작할 수 있다. 대안으로 언급된 바와 같이, 메모리 컨트롤러(140)는 먼저 제1 극성을 갖는 제1 판독 전압을 메모리 셀(105)에 인가하고, 이어서 제1 판독 전압을 인가한 후 메모리 셀(105)에 제2 극성(예를 들어, 제1 극성과 반대)을 갖는 제2 판독 전압을 인가하도록 동작 가능할 수 있다. 메모리 컨트롤러(140)에 의해 상이한 극성들의 판독 전압들의 인가는 상이한 극성들의 전압들의 인가에 적어도 부분적으로 기초하여 감지 컴포넌트(125)가 메모리 셀(105)의 논리 상태를 결정하는 것을 용이하게 할 수 있다. 일부 예들에서, 메모리 컨트롤러(140)는 메모리 셀(105)의 논리 상태를 결정하기 위해 감지 컴포넌트(125)를 활성화시키거나, 감지 컴포넌트에 인디케이션을 전송할 수 있다.
본 개시에 다른 다양한 예들에서, 상이한 액세스 라인들 또는 상이한 전압원들은 상이한 전압 극성들을 갖는 판독 또는 기록 동작을 지원하는 데 사용될 수 있다. 예를 들어, 제3 액세스 라인(도시되지 않음)은 판독 또는 기록 동작의 제1 전압이 메모리 셀을 통해 제1 방향으로 인가되고 판독 또는 기록 동작의 제2 전압이 제2의 다른 방향(예: 직교 방향)으로 인가되도록 메모리 셀(105)에 결합될 수 있다. 따라서, 본 개시에 따른 상이한 극성들을 갖는 전압들을 인가하는 것은 반대 극성들로 제한될 필요는 없다. 오히려, 일부 예들에서, 이러한 전압들을 인가하는 것은 2D 또는 3D 좌표계의 상이한 방향들로 메모리 셀(105)에 인가되는 전기장을 더 광범위하게 지칭할 수 있다.
도 2는 본 개시의 다양한 예들에 따른 예시적인 메모리 어레이(200)를 예시한다. 메모리 어레이(200)는 도 1을 참조하여 설명된 메모리 어레이(100)의 예일 수 있다. 메모리 어레이(200)는 복수의 메모리 셀들(예: 메모리 셀(105-a)), 복수의 액세스 라인들(110)(예: 액세스 라인(110-a)) 및 복수의 액세스 라인들(110)(예: 액세스 라인(115-a))을 포함하며, 도 1을 참조하여 설명된 메모리 셀들(105), 액세스 라인들(110) 및 액세스 라인(115)의 예일 수 있다. 일부 경우, 3D 메모리 어레이는 서로에 대해 다수의 메모리 어레이들(200)을 적층함으로써 형성될 수 있다. 일부 예들에서, 2개의 적층된 어레이들은 각각의 레벨이 도 1을 참조하여 설명된 바와 같이 액세스 라인들(110) 또는 액세스 라인들(115)을 공유할 수 있도록 공통 도전성 라인들을 가질 수 있다.
메모리 어레이(200)의 예에서, 메모리 셀(105-a)은 본원에 설명된 바와 같은 상 변화 메모리 소자의 예일 수 있는 메모리 소자(220)를 포함한다. 메모리 셀(105-a)은 또한 상부 전극으로 지칭될 수 있는 제1 전극(205-a)(예를 들어, 메모리 소자(220)와 액세스 라인(115-a) 사이에 결합됨) 및 하부 전극으로 지칭될 수 있는 제2 전극(210)(예를 들어, 메모리 소자(220)와 액세스 라인(110-a) 사이에 결합됨)을 포함한다. 일부 예들에서, 메모리 셀(105-a)은 또한 선택기 장치(215)를 포함할 수 있다. 이러한 실시예들에서, 메모리 셀(105-a)은 전극(205-c)(예를 들어, 메모리 소자(220)과 선택기 장치(215) 사이에 결합됨)을 포함할 수 있으며, 이는 중간 전극으로 지칭될 수 있다. 다른 예들(도시되지 않음)에서, 메모리 셀(105-a)은 각각 하부 전극과 상부 전극 사이의 자기 선택 메모리를 포함할 수 있다. 메모리 셀(105-a)은 자기 선택 메모리와 액세스 라인들(110-a 또는 115-a) 중 하나 사이에 결합될 수 있다.
본 개시의 예들에 따르면, 논리 상태는 메모리 소자(220)의 원자 구성(예를 들어, 전기 저항)을 구성함으로써 메모리 셀(105-a)에 의해 저장될 수 있다. 일부 경우, 이 구성은 메모리 셀(105-a)을 통해 기록 동작과 관련된 전류를 통과시켜 메모리 셀(105-a)을 가열(예를 들어, 메모리 소자(220)를 가열)할 수 있으며, 이는 메모리 소자(220)에서 완전히 또는 부분적으로 상이한 원자 구성을 형성(예를 들어, 비정질 펄스를 형성 또는 결정질 상을 형성, 또는 비정질 및 결정질 상의 조합을 형성)한다.
메모리 어레이(200)는 교차(cross-point) 아키텍처로 지칭될 수 있다. 이는 또한, 제1 전도성 라인(예를 들어, 액세스 라인(110-a)) 및 제2 전도성 라인(예를 들어, 액세스 라인 (115-a))과 접촉할 수 있는 필라 구조(pillar structure)로 지칭될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 필라는 제2 전극(210)(예: 하부 전극), 선택기 장치(215), 제3 전극(205-a)(예: 중간 전극), 메모리 소자(220) 및 제1 전극(205)(예: 상부 전극)을 포함할 수 있다. 이러한 필러 아키텍처는 다른 메모리 아키텍처들에 비해 생산 비용이 저렴한 비교적 고밀도 데이터 저장소를 제공할 수 있다.
일부 예들에서, 액세스 라인(110-a) 및 액세스 라인(115-a)은 메모리 셀(105-a)에 액세스 하기 전에 금지 전압(예: 메모리 셀 방전을 방지하거나 아니면 제한하는 전압)으로 유지될 수 있다. 예를 들어, 액세스 라인(110-a) 및 액세스 라인(115-a) 둘 다는 접지 또는 가상 접지와 동등한 금지 전압으로 유지될 수 있다(예를 들어, 액세스 라인(110-a) 및 액세스 라인(115-a)은 접지 전압원 또는 가상 접지 전압원과 결합될 수 있다). 메모리 셀(105-a)에 액세스하기 위해, 액세스 라인(110-a) 또는 액세스 라인(115-a) 중 하나 또는 둘 다는 이들에게 전압을 인가합으로써 통전될 수 있으며, 타겟 메모리 셀(105-a)에 인가된 결과 전압은 셀 액세스 전압으로 지칭될 수 있다. 일부 예들에서, 액세스 라인(110-a) 및 액세스 라인(115-a)에 인가된 액세스 전압들은 접지 또는 가상 접지와 비교하여 반대 극성들을 가질 수 있어, 액세스 라인(110-a) 및 액세스 라인(115-a)에 인가된 전압들의 크기는 메모리 셀(105-a)에 걸쳐 더해진다.
일부 예들에서, 기록 전압은 액세스 라인(110-a) 또는 액세스 라인(115-a) 중 하나 또는 둘 다에 전압을 인가함으로써 메모리 셀(105-a)에 인가될 수 있다. 기록 전압은 메모리 셀(105-a)에 걸쳐 양의 극성 또는 음의 극성과 정렬될 수 있다. 예를 들어, 양의 극성을 갖는 기록 전압을 인가할 때, 양의 전압이 액세스 라인(115-a)에 인가될 수 있고, 액세스 라인(110-a)은 접지되거나 아니면 액세스 라인(115-a)에 인가된 양의 전압보다 낮을 수 있다. 음의 극성을 갖는 기록 전압을 인가할 때, 양의 전압이 액세스 라인(110-a)에 인가될 수 있고, 액세스 라인(115-a)은 접지되거나 액세스 라인(110-a)에 인가된 양의 전압보다 낮을 수 있다.
일부 예들에서, 금지 전압은 중간 전압(예: 중간 바이어스 전압)일 수 있다. 일부 예들에서, 가상 접지에 대해 양의 액세스 라인 액세스 전압 및 음의 액세스 라인 액세스 전압을 인가하는 대신에, 전압이 이러한 중간 전압에 대해 액세스 라인(110 또는 115)에 인가될 수 있다. 예를 들어, 메모리 어레이(200)는 (예를 들어, 접지 또는 가상 접지와 관련하여) 양의 전압원만을 사용하여 동작될 수 있고, 중간 전압은 양의 전압원과 접지 또는 가상 접지 사이에 있을 수 있다.
일부 예들에서, 액세스 라인(110 또는 115)에 인가된 전압들은 메모리 셀(105-a)의 액세스 동작 전의 중간 전압으로 유지될 수 있다. 예시적인 액세스 동작 동안, 액세스 라인 (115-a)에 인가되는 전압은 (예를 들어, 양의 공급 레일로) 증가될 수 있는 반면 액세스 라인(110-a)에 인가되는 전압은 (예를 들어, 가상 접지로) 감소될 수 있어, (예를 들어, 양의 극성으로) 메모리 셀(105-a)에 걸친 전압을 생성한다.
선택기 장치(215)는 일부 경우에 메모리 소자(220)와 전도성 라인(예를 들어, 액세스 라인(110-a) 또는 액세스 라인(115-a) 중 적어도 하나) 사이에 직렬로 연결될 수 있다. 예를 들어, 메모리 어레이(200)에 도시된 바와 같이, 선택기 장치(215)는 제2 전극(210)(예: 하부 전극)과 제3 전극(205-a)(예: 중간 전극) 사이에 위치된다. 따라서, 선택기 장치(215)는 메모리 소자(220)와 액세스 라인(110-a) 사이에 직렬로(예를 들어, 결합되어) 위치된다. 다른 구성들이 가능하다. 예를 들어, 선택기 장치(215)는 메모리 소자(220)와 액세스 라인(115-a) 사이에 직렬로 위치될 수 있다. 다른 예들에서, 선택기 장치(215)는 메모리 셀(105)의 일부가 아니지만, 메모리 셀(105)과 액세스 라인(예를 들어, 액세스 라인(110 또는 115)) 사이에 결합될 수 있다.
선택기 장치(215)는 특정 메모리 셀(105)을 선택하는 데 도움이 될 수 있거나, 선택된 메모리 셀(105)에 인접한 비선택된 메모리 셀들(105)을 통해 표류 전류(stray currents)가 흐르는 것을 방지하는 것을 도울 수 있다. 선택기 장치(215)는 또한 타겟되지 않은 메모리 셀들(105)에 걸친 바이어스(예를 들어, 전압)를 감소시킬 수 있다. 예를 들어, 선택기 장치(215)는 임계 전압이 충족되거나 초과될 때 전류가 선택기 장치(215)를 통해 흐르도록 임계 전압을 가질 수 있다.
선택기 장치(215)는 다이오드와 같은 다른 유형의 2-단자 선택 컴포넌트들 중에서, 금속-절연체-금속(MIM) 접합, 오보닉 임계 스위치(OTS) 또는 금속-반도체-금속(MSM) 스위치와 같은 전기적으로 비선형 컴포넌트(예: 비옴(non-Ohmic) 컴포넌트)일 수 있다. 일부 경우, 선택기 장치(215)는 칼코게나이드 필름, 예를 들어, 셀레늄(Se), 비소(As) 및 게르마늄(Ge)의 합금을 포함한다. 선택기 장치(215)는 제3 전극(205-a)과 같은 전극에 의해 메모리 소자(220)로부터 물리적으로 분리될 수 있다. 이와 같이, 제3 전극(205-a)은 전기적으로 플로팅될 수 있다 - 즉, 전하는 전기 접지나 가상 접지, 또는 전기적으로 접지될 수 있는 다른 컴포넌트에 직접 연결되지 않을 수 있기 때문에 제3 전극(205-a)에서 축적될 수 있다.
메모리 어레이(200)는 물질 형성 및 제거의 다양한 조합들(예를 들어, 가산 및 감산 동작들)에 의해 형성될 수 있다. 예를 들어, 액세스 라인들(110 또는 115), 전극들(205), 선택기 장치들(215), 또는 메모리 소자들(220)에 대응되는 물질의 계층들이 증착될 수 있다. 메모리 어레이(200)에 도시된 필라 구조와 같은, 원하는 특징들을 생성하기 위해 물질이 선택적으로 제거 수 있다. 예를 들어, 특징들은 포토레지스트를 패터닝하기 위해 포토리소그래피를 사용하여 정의될 수 있으며, 그런 다음 물질이 에칭과 같은 기술들에 의해 제거될 수 있다. 그런 다음, 액세스 라인들(115)은 메모리 어레이(200)에 도시된 라인 구조를 형성하기 위해 예를 들어, 물질층을 증착시키고 선택적으로 에칭함으로써 형성될 수 있다. 일부 경우, 전기 절연 영역들 또는 층들이 형성되거나 증착될 수 있다. 전기 절연 물질들은 실리콘 산화물, 실리콘 질화물과 같은 산화물 또는 질화물 물질들, 또는 다른 전기 절연 물질들을 포함할 수 있다.
다양한 기술들은 메모리 어레이(200)의 물질들 또는 컴포넌트들을 형성하는 데 사용될 수 있다. 이는 예를 들어, 다른 박막 성장 기술들 중에서, 화학 기상 증착(CVD), 금속 유기 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 스퍼터 증착, 원자층 증착(ALD) 또는 분자 빔 에피택시(MBE)가 포함될 수 있다. 예를 들어, 물질은 화학적 에칭("습식 에칭"이라고도 함), 플라즈마 에칭("건식 에칭"이라고도 함) 또는 화학-기계적 평탄화를 포함할 수 있는 다수의 기술들을 사용하여 제거될 수 있다.
상기에 논의된 바와 같이, 메모리 어레이(200)의 메모리 셀들(105)은 구성 가능한 원자 구성(예: 구성 가능한 저항)과 연관된 메모리 소자(200)를 포함할 수 있다. 구성 가능한 저항을 지원하는 물질들은 예를 들어 금속 산화물, 칼코게나이드 등을 포함할 수 있다. 칼코게나이드 물질들은 황(S), 텔루륨(Te) 또는 셀레늄(Se) 중 적어도 하나를 포함하는 물질들 또는 합금들이다. 많은 칼코게나이드 합금은 메모리 소자(220)의 구성 가능한 저항을 지원하는 데 사용될 수 있다. 예를 들어, 메모리 소자(220)는 게르마늄-안티몬-텔루륨 합금(Ge-Sb-Te)을 포함할 수 있다. 여기서 명시적으로 인용되지 않은 다른 칼코게나이드 합금들도 메모리 소자(220)에 사용될 수 있다.
PCM 시스템들은 특정 상 변화 물질들에서 원자 구성들 사이(예를 들어, 더 결정질 상태와 더 비정질 상태 사이)에서 비교적 큰 저항 차이를 이용할 수 있다. 예를 들어, 결정질 상태의 이러한 물질들은 비교적 주기적인 구조로 배열된 원자들을 가질 수 있으며, 이는 (예를 들어, SET 상태에서) 비교적 낮은 전기 저항과 연관될 수 있다. 반대로, 비정질 상태의 이러한 물질들은 주기적 원자 구조(예를 들어, 비교적 임의의 원자 구조)를 갖지 않거나 거의 갖지 않을 수 있으며, 이는 (예를 들어, RESET 상태에서) 비교적 높은 전기 저항과 관련될 수 있다.
물질의 더 비정질 상태와 더 결정질 상태 사이의 전기 저항의 차이가 중요할 수 있다. 예를 들어, 비정질 상태의 물질은 결정 상태의 물질의 저항보다 하나 이상의 크기 정도가 큰 저항을 가질 수 있다. 일부 경우, 비정질 상태는 임계 전압이 초과될 때까지 전류가 물질을 통해 흐르지 않을 수 있도록 임계 전압과 관련될 수 있다. 일부 경우, 물질은 비정질 부분 및 결정질 부분의 분포를 가질 수 있고, 물질의 저항은 완전한 결정질 상태와 관련된 저항과 완전한 비정질 상태와 관련된 저항 사이에 있을 수 있다. 일부 예들에서, 이진 저장 어플리케이션들 이외의 저장 어플리케이션들을 위해 물질이 사용될 수 있다(예를 들어, 물질에 저장된 가능한 논리 상태의 수는 2보다 클 수 있다).
특정 논리 상태를 메모리 셀(105-a)에 기록하기 위해, 메모리 소자(220)는 특정 논리 상태와 관련된 특정 원자 구성 또는 원자 구성들의 조합을 우선적으로 형성하는 방식으로 가열될 수 있다. 일부 예들에서, 이러한 가열은 메모리 셀(105-a)을 통해 전류를 전달함으로써 제공될 수 있다. 한정된 저항을 통해 흐르는 전류로 인한 가열은 줄(Joule) 또는 옴(Ohmic) 가열로 지칭될 수 있다. 따라서 메모리 셀(105-a)에서의 줄 가열은 전극(205), 메모리 소자(220), 선택기 장치(215) 또는 이들의 다양한 조합들의 전기 저항과 관련될 수 있다. 다른 예들에서, 메모리 소자(220)는 줄 가열 이외의 수단들로 (예를 들어, 레이저 또는 다른 방사선, 마찰 또는 음향 진동을 사용하여) 가열될 수 있다.
메모리 소자(220)의 물질에 형성된 원자 구성은 기록 동작을 통해 시간에 따른 물질의 온도와 관련될 수 있다. 예를 들어, 더 비정질 원자 구성과 관련된 고 저항 상태(예: RESET 상태)를 설정하기 위해, 물질은 먼저 물질의 비정질 상태를 형성하는 것과 관련된 온도보다 높은 온도로 가열될 수 있으며, 이는 용융 온도 또는 임계 온도로 지칭될 수 있다. 물질이 용융 온도 또는 임계 온도보다 높은 경우, 물질은 비교적 무질서한 원자 구성일 수 있다. 기록 동작이 완료된 후 무질서한 원자 구성을 유지하기 위해, 메모리 소자(220)에 인가된 가열은 물질의 온도가 비교적 빠르게 떨어지도록 비교적 빠르게 제거될 수 있다. 따라서, 물질의 요소들은 실질적으로 정렬되기에 충분한 시간을 갖지 않을 수 있으며 (예를 들어, 실질적으로 결정화하기 위한 시간이 없으며), 물질은 더 비정질 상태와 관련된 무질서한 구성에서 비교적 "잠금" 또는 "냉동"될 수 있다. 본원에 사용된 바와 같이, "더 비정질" 상태 또는 원자 구성은 전체적으로 비정질 상태 또는 비교적 작은 결정성(예를 들어, 원자 주기성을 갖는 물질 요소의 비교적 적은 및/또는 비교적 작은 부분들)을 갖는 실질적으로 비정질 상태로 지칭될 수 있다.
일부 예들에서, RESET 동작에서 메모리 소자(220)에 인가된 전류는 "RESET 펄스"와 관련될 수 있거나, 아니면 "RESET 펄스"로 지칭될 수 있으며, RESET 펄스를 제거하는 것은 메모리 소자(220)에서 충분히 빠른 냉각이 220에서 더 비정질 상태를 형성할 수 있게 한다. 따라서, 일부 예들에서, RESET 상태에 대한 기록 동작은 기록 동작의 후속 기록 펄스없이 단일 RESET 펄스(예를 들어, 단일 기록 전류 또는 전압 인가)를 포함할 수 있다.
다른 예에서, 더 결정질 원자 구성과 관련된 저 저항 상태(예: SET 상태)를 설정하기 위해, 물질은 먼저 물질의 비정질 상태를 형성하는 것과 관련된 온도보다 높은 온도(예: 용융 온도 또는 임계 온도)로 가열될 수 있다. 더 질서 있는 원자 구성(예: 더 결정질 상태)을 형성하기 위해, 메모리 소자(220)에 인가된 가열은 물질의 온도가 상대적으로 천천히 떨어지도록 비교적 느리게 제거될 수 있다. 비교적 느린 냉각은 결정질 상의 요소들의 "핵 형성(nucleation)" 및 "성장(growth)" 또는 간단히 "결정화"로 지칭될 수 있는 물질의 요소들의 상대적으로 정렬된 상태의 형성을 지원할 수 있다. 즉, 무질서 상태를 형성하는 것과 관련된 상승된 온도로부터의 비교적 느린 냉각으로, 더 결정질 상태는 저 저항 상태를 기록하기 위해 메모리 소자(220)에 형성될 수 있다. 본원에 사용된 바와 같이, "더 결정질" 상태 또는 원자 구성은 전체적으로 결정질 상태(예: 단일 결정) 또는 비교적 상당한 결정성(예를 들어, 원자 주기성을 갖는 물질 요소의 비교적 큰 부분들)을 갖는 실질적으로 결정질 상태로 지칭될 수 있다.
냉각 속도에 따라, 결정질 원자 구조의 핵 형성은 메모리 소자(220)의 비교적 많거나 적은 부분들에서 발생할 수 있으며, 메모리 소자가 "입자(grains)"로 지칭될 수 있는 결정질 물질의 개별 부분들을 형성하게 할 수 있다. 일부 예들에서, 메모리 소자(220)를 통한 이러한 그레인(grains)의 상대 크기 및/또는 상대적인 그레인 수는 메모리 소자(220)에서 상이한 레벨의 저항에 기여할 수 있다. 일부 예들에서, 결정질 원자 구성의 이러한 세분화(granularity)는 메모리 소자에서 2개 이상의 논리 상태들을 지원하도록 구체적으로 구성될 수 있다.
일부 예들에서, SET 동작에서 메모리 소자(220)에 인가된 초기 전류는 또한 "RESET 펄스"(예를 들어, RESET 기록 동작에서 인가된 동일한 펄스)와 관련되거나 아니면 "RESET 펄스"로 지칭될 수 있다. 그러나, SET 동작에서, 메모리 소자(220)에서 더 결정질 상태를 형성하기에 충분히 느린 메모리 소자(220)의 냉각을 지원할 수 있는 "SET 펄스"와 관련되거나 아니면 이로 지칭될 수 있는 메모리 소자(220)에 걸친 전류 또는 전압의 후속 인가에 의해 RESET 펄스가 후속된다. 따라서, 일부 예들에서, SET 상태에 대한 기록 동작은 RESET 펄스(예: 단일 기록 전류 또는 전압 인가)를 포함할 수 있으며, 후속 SET 펄스도 포함한다.
이러한 가열 및 냉각 프로파일들을 지원하기 위해 메모리 소자(220)를 통해 흐르는 전류는 (예를 들어, 액세스 라인(110) 및 액세스 라인(115)을 통해) 메모리 셀(105-a)에 전압을 인가하는 것으로부터 발생될 수 있다. 일부 예들에서, 인가된 전압은 메모리 소자(220)의 임계 전압, 선택기 장치(215)의 임계 전압 또는 이들의 조합에 기초할 수 있다. 예를 들어, 메모리 소자(220)가 RESET 상태에 있는 경우, 전류는 인가된 전압이 선택기 장치(215) 및 메모리 소자(220)의 임계 전압들의 합보다 크지 않으면 메모리 셀(105-a)을 통해 흐르지 않을 수 있다.
기록 전압(예: RESET 펄스, 또는 RESET 펄스 및 SET 펄스)을 인가한 후, 메모리 셀(105-a)은 메모리 셀(105-a)에 판독 전압을 인가함으로써 판독될 수 있다. 기록 전압을 인가하는 것과 마찬가지로, 판독 전압의 인가는 메모리 셀(105-a)에 걸친 전류가 흐를 수 있다. 전류의 크기는 메모리 소자(220)의 저항에 따라 달라질 수 있으며(예를 들어, 더 비정질 상태로 기록되거나 더 결정질 상태로 기록됨), 따라서 전류의 크기는 메모리 셀(105-a)에 의해 저장된 논리 상태를 결정하는 데 사용될 수 있다.
도 3은 본 개시의 다양한 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 타이밍도(300)의 예를 예시한다. 타이밍도(300)는 시간을 나타내는 수평축, 및 메모리 셀(예를 들어, 도 2를 참조하여 설명된 메모리 셀(105-a))에 걸친 전류를 나타내는 수직 축을 포함할 수 있다. 타이밍도(300)는 또한 기록 동작과 관련된 지속시간(301), 감지 동작과 관련된 지속시간(310), 및 세트백(setback) 동작과 관련된 지속시간(315)을 포함할 수 있으며, 여기서 지속시간(310) 및 지속시간(315)은 집합적으로 판독 동작과 관련될 수 있다. 일부 예들에서, 지속시간(301)과 관련된 기록 전압 또는 전류는 기록 펄스로 지칭될 수 있고, 지속시간(310)과 관련된 감지 전압 또는 전류는 감지 펄스로 지칭될 수 있으며, 지속시간(315)과 관련된 세트백 전압 또는 전류가 세트백 펄스로 지칭될 수 있다. 다른 예들에서, 감지 전압 또는 전류는 판독 동작의 제1 판독 전압, 제1 판독 전류 또는 제1 판독 펄스로 지칭될 수 있고, 세트백 전압은 제2 판독 동작의 제2 판독 전압, 제2 판독 전류, 또는 제2 판독 펄스로 지칭될 수 있다.
메모리 셀은, 일부 예들에서, 메모리 소자(예: 도 2를 참조하여 설명된 바와 같은 메모리 소자(220))를 포함할 수 있으며, 제1 액세스 라인(예: 도 1 및 2를 참조하여 설명된 액세스 라인(110)) 및 제2 액세스 라인(예: 도 1 및 2를 참조하여 설명된 액세스 라인(115))과 결합될 수 있다. 일부 예들에서, 메모리 셀은 선택기 장치(예: 도 2를 참조하여 설명된 선택기 장치(215))를 더 포함할 수 있다. 다른 예들에서, 메모리 셀은 도 1 및 2를 참조하여 상기에 설명된 자기 선택 메모리를 포함할 수 있다.
논리 상태는 지속시간(301) 동안 메모리 셀에 걸쳐 기록 전압을 인가함으로써 메모리 셀에 기록될 수 있으며, 이는 제1 액세스 라인 및 제2 액세스 라인을 통해 인가될 수 있다. 지속시간(301) 동안 기록 전압은 메모리 셀을 통해 전류를 구동할 수 있으며, 이는 더 결정질 상태, 더 비정질 상태 또는 이들의 일부 조합으로 구성될 수 있다. 메모리 소자의 조성(예: 무정형 및/또는 결정성의 정도 및/또는 결정 그레인들의 세분화 정도)은 다른 논리 상태들(예: 논리 1 또는 논리 0)에 대응될 수 있다.
메모리 셀을 통한 전류 흐름의 방향은 지속시간(301) 동안 인가된 기록 전압의 극성에 따라 달라질 수 있다. 예를 들어, (예를 들어, 타이밍도(300)에 도시된 바와 같이) 양의 전류로 메모리 셀에 기록하기 위해, 양의 극성을 갖는 전압이 지속시간(301) 동안 제2 액세스 라인에 최대 기록 전압(예: VMAX) 및 제1 액세스 라인에 대한 접지 또는 가상 접지 전압, 또는 제1 액세스 라인에 대한 일부 다른 비교적 낮은 전압을 인가함으로써 메모리 셀에 걸쳐 인가될 수 있다. 따라서, 메모리 셀에 걸쳐 양의 극성을 갖는 기록 전압은 메모리 셀에 걸쳐 흐르는 양의 전압을 초래할 수 있다. 일부 예들에서, 지속시간(301) 동안 기록 전압을 인가한 후, 기록 전압이 지속시간(305) 동안 제거될 수 있다. 대안으로 말하면, 지속시간(305) 동안 메모리 셀에 걸쳐 순 전압이 인가되지 않을 수 있다. 다른 예들에서, 판독 동작은 (예를 들어, 메모리 셀에 걸쳐 인가된 제로 전압의 지속시간 없이) 지속시간(305)으로부터 지속시간(310)까지 직접 진행될 수 있다.
메모리 셀은 지속시간(310) 동안 제1 판독 전압(예: 감지 전압)을 인가함으로써 후속적으로 판독(예: 감지)될 수 있다. 제1 판독 전압은 메모리 셀에 걸쳐 제1 극성을 가질 수 있으며, 일부 예들에서, 제1 극성은 지속시간(310) 동안 기록 전압의 극성과 비교하여 메모리 셀에 걸쳐 반대이거나 아니면 다른 극성일 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 기록 전압은 메모리 셀에 걸쳐 음의 극성으로 인가될 수 있으며, 이는 지속시간(301) 동안 양의 극성과 반대일 수 있다. 메모리 셀에 걸쳐 음의 극성으로 제1 판독 전압을 인가하기 위해, 최대 판독 전압(예: VMAX)은 제1 액세스 라인에 인가될 수 있으며, 제2 액세스 라인은 접지될 수 있다. 다른 예들(도시되지 않음)에서, 제1 판독 전압은 이전 기록 전압과 다른 극성을 갖지 않을 수 있다. 예를 들어, 다른 실시예에서, 제1 판독 전압은 제2 액세스 라인에 VMAX를 인가하고 제1 액세스 라인을 접지시킴으로써 양의 극성으로 인가될 수 있다. 어느 예에서든, 메모리 셀에 걸쳐 인가된 전압은 메모리 셀에 걸쳐 전류를 발생시킬 수 있다. 지속시간(310) 동안 제1 판독 전압으로부터 발생된 메모리 셀에 걸친 전류는, 도 3에 도시된 바와 같이, 메모리 셀에 의해 저장된 특정 논리 상태를 나타낼 수 있다.
지속시간(310) 동안 제1 판독 전압의 인가 동안, 감지 증폭기 또는 감지 컴포넌트(예: 도 1을 참조하여 설명된 감지 컴포넌트(125))가 활성화될 수 있다. 활성화 기간 동안, 감지 증폭기는 메모리 셀에 걸쳐 인가된 판독 전압의 차이를 검출 및 증폭할 수 있으며, 이는 래칭으로 지칭될 수 있다. 따라서, 메모리 셀에 의해 저장된 논리 상태는 (예를 들어, 지속 시간(310) 동안) 메모리 셀(105)에 걸쳐 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 결정될 수 있다.
일부 예들에서, 제2 판독 전압은 지속시간(315) 동안 (예를 들어, 메모리 셀(105)의 논리 상태를 결정한 후) 메모리 셀(105)에 걸쳐 인가될 수 있다. 제2 판독 전압은 메모리 셀에 걸쳐 제1 극성과 다른 제2 극성으로 인가될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제2 판독 전압은 지속시간(310) 동안 인가된 제1 판독 전압의 극성과 반대인, 양의 극성으로 인가될 수 있다. 다양한 예들에서, 지속시간(315) 동안 인가된 제2 판독 전압은 지속시간(301) 동안 인가된 기록 전압과 동일한 극성을 가질 수 있거나, 지속시간(301) 동안 인가된 기록 전압과 다른 극성을 가질 수 있다. 제2 판독 전압의 크기는 기록 전압의 크기와 다를 수 있다. 예를 들어, 지속시간(315) 동안 메모리 셀에 걸쳐 인가된 제2 판독 전압의 크기는 지속시간(301) 동안 메모리 셀에 걸쳐 인가된 기록 전압의 크기보다 작을 수 있다.
지속시간(315)은 메모리 셀(105)의 리프레시 동작과 관련될 수 있다. 일부 예들에서, 제2 판독 전압은 세트백 전압으로 지칭될 수 있으며, 메모리 셀에 걸쳐 전류를 발생시킬 수 있다. 전류는, 일부 예들에서, 메모리 셀의 원래의 상태를 다시 도입하거나 아니면 리프레시할 수 있다. 예를 들어, 지속시간(315) 동안 세트백 전압의 인가는 제1 판독 전압이 지속시간(310) 동안 인가되기 전에 동일한 더 비정질 또는 더 결정질 상태로 메모리 셀을 다시 되돌릴 수 있다. 예를 들어, 메모리 셀은 지속시간(301) 동안 기록 전압의 인가에 의해 형성된 바와 같은 동일한 더 결정질 또는 더 비정질 상태로 다시 되돌릴 수 있다. 제1 판독 전압이 인가되기 전과 같은 이전의 기록 상태(예를 들어, 더 비정질 상태 또는 더 결정질 상태)로 메모리 셀을 되돌림으로써, 제1 판독 전압을 인가함으로써 야기되는 메모리 셀의 원자 구성(예: 비정질 또는 결정질 영역의 조성 또는 결정질 세분화)의 모든 시프트(예: 드리프트)가 완화될 수 있다. 달리 말하면, 기록 전압과 반대 극성으로 제1 판독 전압을 인가함으로써, 메모리 셀의 전압 분포는 판독 전압의 역 극성 효과(inverse polarity effects)로 인해 시프트될 수 있다. 따라서, 제2 전압의 인가는 유사한 상태 포스트-기록 동작으로 메모리 셀의 분포를 리프레시(예: "스냅 백(snap back)")할 수 있다. 일부 예들에서, 제2 판독 전압은 지속시간(310) 동안 인가된 제1 판독 전압의 극성과 반대인, 양의 극성으로 인가될 수 있다. 상기에 설명된 바와 같이, 메모리 셀은 자기 선택 메모리를 포함할 수 있으며, 따라서 지속시간(315)은 리프레시 동작과 관련될 수 있다.
제1 판독 전압이 인가된 후와 같은 원래의 비정질 또는 결정질 상태로 셀을 다시 되돌림으로써, 제1 판독 전압을 인가함으로써 야기되는 메모리 셀의 전압 분포의 모든 시프트(예: 드리프트)가 완화될 수 있다. 대안으로 말하면, 기록 전압과 반대 극성으로 제1 판독 전압을 인가함으로써, 메모리 셀의 전압 분포는 판독 전압의 역 극성 효과로 인해 시프트될 수 있다. 따라서, 제2 전압의 인가는 유사한 상태 포스트-기록 동작으로 메모리 셀의 분포를 리프레시(예: "스냅 백")할 수 있다.
다른 예(도시되지 않음)에서, 메모리 셀에 걸쳐 기록 및 판독 전압들의 극성들은 본 기술분야에서 통상의 기술을 가진 자에 의해 이해되는 바와 같이 반전될 수 있다. 예를 들어, 기록 전압은 메모리 셀에 걸쳐 음의 극성으로 인가될 수 있으며, 이는 양의 극성으로 제1 판독 전압을 인가하고, 음의 극성으로 제2 판독 전압을 인가하는 것이 수반될 수 있다. 이러한 예에서, 대안적인 예들을 참조하여 전술한 바와 같이 동일한 이점(예를 들어, 메모리 셀의 전압 분포의 시프트를 완화시키는 것)이 실현될 수 있다.
지속시간(301) 동안 인가된 기록 전압이 전압의 단계 변화로서 도시되어 있지만, 기록 동작(예: 극성-조절 된 메모리 셀 기록 동작)의 다양한 예들은 시간 경과에 따라 상이한 프로파일들을 갖는 하나 이상의 전압들을 인가하는 것을 포함할 수 있다. 예를 들어, 기록 전압은 전압의 단계 변화, 전압의 직사각형 또는 사각형 변화, 전압의 경사 변화, 전압의 삼각형 변화, 전압의 선형 또는 비선형 변화, 전압의 지수 변화, 전압의 로그 변화, 전압의 다른 변화들의 일부 조합 또는 임의의 다른 프로파일로 인가될 수 있다.
또한, 타이밍도(300)에 의해 예시된 전압들은 메모리 셀(예: 도 1을 참조하여 설명된 메모리 셀(105))을 포함하는 회로의 다양한 부분들을 지칭할 수 있다. 예를 들어, 예시된 전압들은 메모리 셀의 단자들에 걸친, 즉 메모리 셀의 전극들(예: 도 2를 참조하여 설명된 전극(205)) 사이의, 제1 액세스 라인(예: 도 1을 참조하여 설명된 액세스 라인(115))의 위치와 제2 액세스 라인(예: 도 1을 참조하여 설명된 액세스 라인(110))의 위치 사이의, 메모리 셀의 메모리 소자(예: 도 2를 참조하여 설명된 메모리 소자(220))에 걸친 전압들 또는 메모리 셀에 결합된 소스 전압들(예: 메모리 셀과 전자 통신하는 두 전압원들 사이의 차이)을 지칭할 수 있다.
도 4는 본 개시의 다양한 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 타이밍도(400)의 예를 예시한다. 타이밍도(400)는 시간을 나타내는 수평(예: "X") 축, 및 메모리 셀(예: 도 2를 참조하여 설명된 메모리 셀 (105-a))에 걸친 결과 전류를 나타내는 수직(예: "Y") 축을 포함할 수 있다. 타이밍도(400)는 또한 도 3을 참조하여 설명된 바와 같은 지속시간(301) 동안 기록 전압의 예일 수 있는 지속시간(401) 동안의 기록 전압; 도 3을 참조하여 설명된 바와 같은 지속시간(310) 동안 감지 전압의 예일 수 있는 지속시간(410) 동안의 감지 전압; 지속시간(415) 동안의 성장 전압; 도 3을 참조하여 설명된 바와 같은 지속시간(315) 동안 세트백 전압의 예일 수 있는 지속시간(420) 동안의 세트백 전압; 및 지속시간(425) 동안의 비트 라인 전압을 포함할 수 있다.
일부 예들에서, 지속시간(401) 동안의 기록 전압은 기록 펄스로 지칭될 수 있으며, 지속시간(410) 동안의 감지 전압은 감지 펄스로 지칭될 수 있으며, 지속시간(415) 동안의 성장 전압은 성장 펄스로 지칭될 수 있으며, 지속시간(420) 동안의 세트백 전압은 세트백 펄스로 지칭될 수 있다. 다른 예들에서, 감지 전압은 제1 판독 전압 또는 제1 판독 펄스로 지칭될 수 있으며, 성장 전압은 제2 판독 전압 또는 제2 판독 펄스로 지칭될 수 있으며, 세트백 전압은 제3 판독 전압 또는 제3 판독 펄스로 지칭될 수 있다.
메모리 셀(예: 도 2를 참조하여 설명된 바와 같은 메모리 셀(105-a))은 지속시간(401) 동안 기록 전압을 인가함으로써 기록될 수 있다. 메모리 셀은, 일부 예들에서, 메모리 소자(예: 도 2를 참조하여 설명된 바와 같은 메모리 소자(220)) 및 선택기 장치(예: 도 2를 참조하여 설명된 바와 같은 선택기 장치(215))를 포함할 수 있으며, 제1 액세스 라인(예: 도 2를 참조하여 설명된 워드 라인(110-a)) 및 제2 액세스 라인(예: 도 2를 참조하여 설명된 디지트 라인(115-a))과 결합될 수 있다.
지속시간(401) 동안, 기록 전압은 기록 전압의 극성에 따라 제1 액세스 라인 또는 제2 액세스 라인 중 하나에 인가될 수 있으며, 이는 메모리 셀이 결정질 및/또는 비정질 영역들의 조합을 가질 수 있다. 메모리 셀의 조성 - 셀의 비정질 및/또는 결정질 특성의 조성 -은 상이한 논리 상태들(예: 논리 "1" 또는 논리 "0")에 대응될 수 있다. 양의 극성으로 메모리 셀에 기록하기 위해, 도 4에 도시된 바와 같이, 최대 기록 전압(VMAX)은 지속시간(401) 동안의 제2 액세스 라인에 인가될 수 있으며, 제1 액세스 라인은 접지될 수 있다. 제2 액세스 라인에 인가된 전압은 메모리 셀에 걸친 전류를 발생시킬 수 있으며, 이는 메모리 셀의 조성(예: 비정질 또는 결정질 특성)을 바꿀 수 있다. 일부 예들에서, 지속시간(401) 동안 기록 전압을 인가한 후, 기록 전압이 지속시간(405) 동안 제거될 수 있다. 대안으로 말하면, 지속시간(405) 동안 메모리 셀에 전압이 인가되지 않을 수 있다.
일부 예들에서, 메모리 셀은 지속시간(410) 동안 제1 판독 전압을 인가함으로써 후속적으로 판독(예: 감지)될 수 있다. 제1 판독 전압은 제1 극성을 가질 수 있으며, 일부 예들에서, 제1 극성은 기록 전압의 극성과 동일한 극성일 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 기록 전압은 양의 극성으로 인가될 수 있으며, 제1 판독 전압은 또한 양의 극성으로 인가될 수 있다. 다른 예들(도시되지 않음)에서, 제1 기록 전압 및 제1 판독 전압은 반대 극성들로 인가될 수 있다. 음의 극성으로 제1 판독 전압을 인가하기 위해, 최대 판독 전압(예: VMAX)은 제1 액세스 라인에 인가될 수 있으며, 제2 액세스 라인은 접지될 수 있다. 다른 예들(도시되지 않음)에서, 제1 판독 전압은 제2 액세스 라인에 VMAX를 인가하고 제1 액세스 라인을 접지시킴으로써 양의 극성으로 인가될 수 있다. 어느 예에서든, 인가된 전압은 메모리 셀에 걸친 전류를 발생시킬 수 있다. 따라서, 도 4에 도시된 바와 같이, 메모리 셀에 걸친 전류의 증가는 메모리 셀의 특정 논리 상태를 나타낼 수 있다.
지속시간(410) 동안 제1 판독 전압의 인가 동안, 감지 증폭기 또는 감지 컴포넌트(예: 도 1을 참조하여 설명된 감지 컴포넌트(125))가 활성화될 수 있다. 활성화 기간 동안, 감지 증폭기는 메모리 셀에 걸쳐 인가된 판독 전압의 차이를 검출 및 증폭할 수 있으며, 이는 래칭으로 지칭될 수 있다. 이후, 예를 들어, 메모리 셀의 논리 상태는 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 결정될 수 있다. 메모리 셀의 논리 상태를 결정한 후, 제2 판독 전압은 지속시간(415) 동안 인가될 수 있다.
일부 예들에서, 제2 판독 전압은 지속시간(415) 동안 인가될 수 있다. 제2 판독 전압은, 예를 들어 메모리 셀에 제1 극성과 다른 제2 극성으로 인가될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 기록 전압은 양의 극성으로 인가될 수 있으며, 제1 판독 전압은 양의 극성으로 인가될 수 있으며, 제2 판독 전압은 음의 극성으로 인가될 수 있다. 일부 예들에서, 제1 판독 전압 및 제2 판독 전압의 크기는 각각 다를 수 있거나, 도 4의 예에서, 기록 전압의 크기보다 작을 수 있다.
지속시간(415) 동안, 메모리 셀의 리프레시 동작이 시작될 수 있다. 일부 예들에서, 제2 판독 전압은 성장 전압으로 지칭될 수 있으며, 이는 메모리 셀에 걸쳐 전류를 발생시킬 수 있다. 전류는, 일부 예들에서, 더 비정질 상태에서 더 결정질 상태로 메모리 셀의 상태를 천이하는 것을 시작할 수 있다. 예를 들어, 제1 판독 펄스의 인가 동안, 메모리 셀의 조성은 더 비정질이 될 수 있다. 따라서, 제2 판독 전압을 인가함으로써, 메모리 셀의 조성은 더 비정질에서 더 결정질로 다시 시프트될 수 있다. 제1 판독 전압의 반대 극성으로 제2 판독 전압을 인가함으로써, 메모리 셀은 비정질 단계에서 결정질 단계로 더 효율적으로 천이될 수 있다. 일부 예들에서, 제2 판독 전압은 지속시간(410) 동안 인가된 제1 판독 전압의 극성과 반대인, 양의 극성으로 인가될 수 있다. 상기에 설명된 바와 같이, 메모리 셀은 자기 선택 메모리를 포함할 수 있으며, 따라서 지속시간(415)은 리프레시 동작과 관련될 수 있다.
지속시간(420) 동안, 메모리 셀의 리프레시 동작은 지속될 수 있다. 예를 들어, 지속시간(420) 동안, 제1 극성을 갖는 제3 판독 전압은 메모리 셀에 인가될 수 있다. 대안으로 말하면, 지속시간(420) 동안, 제1 극성을 갖는 제3 판독 전압은 제2 판독 전압을 인가한 후 메모리 셀에 인가될 수 있으며, 제3 판독 전압을 인가하는 것은 메모리 셀의 리프레시 동작과 관련될 수 있다. 일부 예들에서, 제3 판독 전압은 세트백 전압으로 지칭될 수 있으며, 이는 메모리 셀의 원래의 상태를 재도입할 수 있다. 예를 들어, 세트백 전압은 메모리 셀을 제1 판독 전압이 인가된 후와 동일한 비정질 또는 결정질 상태로 다시 되돌릴 수 있다. 세트백 전압은 또한 메모리 셀의 결정질 상태를 개선시킬 수 있으며 메모리 셀의 선택기 장치의 원래의 상태를 재도입할 수 있다.
제1 판독 전압이 인가된 후와 같은 원래의 비정질 또는 결정질 상태로 셀을 다시 되돌림으로써, 제1 판독 전압을 인가함으로써 야기되는 메모리 셀의 전압 분포의 모든 시프트(예: 드리프트)가 완화될 수 있다. 대안으로 말하면, 기록 전압과 반대 극성으로 제1 판독 전압을 인가함으로써, 메모리 셀의 전압 분포는 판독 전압의 역 극성 효과로 인해 시프트될 수 있다. 따라서, 제2 전압의 인가는 유사한 상태 포스트-기록 동작으로 메모리 셀의 분포를 리프레시(예: "스냅 백")할 수 있다. 일부 예들에서, 지속기간(425) 동안, 제2 액세스 라인은 접지될 수 있으며, 그 결과 메모리 셀에 걸친 모든 전류를 제거(예: 전류가 0A로 복귀)할 수 있다.
다른 예(도시되지 않음)에서, 기록 및 판독 전압들의 극성들은 본 기술분야에서 통상의 기술을 가진 자에 의해 이해되는 바와 같이 반전될 수 있다. 예를 들어, 기록 전압은 음의 극성으로 인가될 수 있으며, 제1 판독 전압은 음의 극성으로 인가되고, 제2 판독 전압은 양의 극성으로 인가되고, 제3 판독 전압은 음의 극성으로 인가된다. 이러한 예에서, 대안적인 예들을 참조하여 전술한 바와 같이 동일한 이점들(예를 들어, 메모리 셀의 전압 분포의 시프트를 완화시키는 것)이 실현될 수 있다.
지속시간(401) 동안 인가된 기록 전압이 전압의 단계 변화로서 도시되어 있지만, 기록 동작(예: 극성-조절 된 메모리 셀 기록 동작)의 다양한 예들은 시간 경과에 따라 상이한 프로파일들을 갖는 하나 이상의 전압들을 인가하는 것을 포함할 수 있다. 예를 들어, 기록 전압은 전압의 단계 변화, 전압의 직사각형 또는 사각형 변화, 전압의 경사 변화, 전압의 삼각형 변화, 전압의 선형 또는 비선형 변화, 전압의 지수 변화, 전압의 로그 변화, 전압의 다른 변화들의 일부 조합 또는 임의의 다른 프로파일로 인가될 수 있다.
또한, 타이밍도(400)에 의해 예시된 전압들은 메모리 셀(예: 도 1을 참조하여 설명된 메모리 셀(105))을 포함하는 회로의 다양한 부분들을 지칭할 수 있다. 예를 들어, 예시된 전압들은 메모리 셀의 단자들에 걸친, 즉 메모리 셀의 전극들(예: 도 2를 참조하여 설명된 전극(205)) 사이의, 제1 액세스 라인(예: 도 1을 참조하여 설명된 액세스 라인(115))의 위치와 제2 액세스 라인(예: 도 1을 참조하여 설명된 액세스 라인(110))의 위치 사이의, 메모리 셀의 메모리 소자(예: 도 2를 참조하여 설명된 메모리 소자(220))에 걸친 전압들 또는 메모리 셀에 결합된 소스 전압들(예: 메모리 셀과 전자 통신하는 두 전압원들 사이의 차이)을 지칭할 수 있다.
도 5는 본 개시의 다양한 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 타이밍도(500)의 예를 예시한다. 타이밍도(500)는 시간을 나타내는 수평(예: "X") 축, 및 메모리 셀(예: 도 2를 참조하여 설명된 메모리 셀 (105-a))에 걸친 결과 전류를 나타내는 수직(예: "Y") 축을 포함할 수 있다. 타이밍도(500)는 또한 도 4를 참조하여 설명된 지속시간(401) 동안 기록 전압의 예일 수 있는 지속시간(501) 동안의 기록 전압; 도 4를 참조하여 설명된 지속시간(410) 동안의 감지 전압의 예일 수 있는 지속시간(510) 동안의 감지 전압; 지속시간(515) 동안의 중간 전압; 도 4를 참조하여 설명된 지속시간(415) 동안 성장 전압의 예일 수 있는 지속시간(520) 동안의 성장 전압; 도 4를 참조하여 설명된 지속시간(420) 동안의 세트백 전압의 예일 수 있는 지속시간(525) 동안의 세트백 전압; 및 도 4를 참조하여 설명된 지속시간(425) 동안의 비트 라인 전압의 예일 수 있는 지속시간(530) 동안의 비트 라인 전압을 포함할 수 있다.
일부 예들에서, 지속시간(501) 동안의 기록 전압은 기록 펄스로 지칭될 수 있으며, 지속시간(510) 동안의 감지 전압은 감지 펄스로 지칭될 수 있으며, 지속시간(515) 동안의 중간 전압은 중간 펄스로 지칭될 수 있으며, 지속시간(520) 동안의 성장 전압은 성장 펄스로 지칭될 수 있으며, 지속시간(525) 동안의 세트백 전압은 세트백 펄스로 지칭될 수 있다. 다른 예들에서, 지속시간(510) 동안의 감지 전압은 제1 판독 전압 또는 제1 판독 펄스로 지칭될 수 있으며, 지속시간(515) 동안의 중간 전압은 제2 판독 전압 또는 제2 판독 펄스로 지칭될 수 있으며, 지속시간(520)의 성장 전압은 제3 판독 전압 또는 제3 판독 펄스로 지칭될 수 있으며, 지속시간(525) 동안의 세트백 전압은 제4 판독 전압 또는 제4 판독 펄스로 지칭될 수 있다.
메모리 셀(예: 도 2를 참조하여 설명된 바와 같은 메모리 셀(105-a))은 지속시간(501) 동안 기록 전압을 인가함으로써 기록될 수 있다. 메모리 셀은, 일부 예들에서, 메모리 소자(예: 도 2를 참조하여 설명된 바와 같은 메모리 소자(220)) 및 선택기 장치(예: 도 2를 참조하여 설명된 바와 같은 선택기 장치(215))를 포함할 수 있으며, 제1 액세스 라인(예: 도 2를 참조하여 설명된 워드 라인(110)) 및 제2 액세스 라인(예: 도 2를 참조하여 설명된 디지트 라인(115))과 결합될 수 있다.
지속시간(501) 동안, 기록 전압은 기록 전압의 극성에 따라 제1 액세스 라인 또는 제2 액세스 라인 중 하나에 인가될 수 있으며, 이는 메모리 셀이 결정질 및/또는 비정질 영역들의 조합을 가질 수 있다. 메모리 셀의 조성 - 셀의 비정질 및/또는 결정질 특성의 조성 -은 상이한 논리 상태들(예: 논리 "1" 또는 논리 "0")에 대응될 수 있다. 양의 극성으로 메모리 셀에 기록하기 위해, 도 5에 도시된 바와 같이, 최대 기록 전압(VMAX)은 지속시간(501) 동안의 제2 액세스 라인에 인가될 수 있으며, 제1 액세스 라인은 접지될 수 있다 제2 액세스 라인에 인가된 전압은 메모리 셀에 걸친 전류를 발생시킬 수 있으며, 이는 메모리 셀의 조성(예: 비정질 또는 결정질 특성)을 바꿀 수 있다. 일부 예들에서, 지속시간(501) 동안 기록 전압을 인가한 후, 기록 전압이 지속시간(505) 동안 제거될 수 있다 대안으로 말하면, 지속시간(505) 동안 메모리 셀에 전압이 인가되지 않을 수 있다.
일부 예들에서, 메모리 셀은 지속시간(510) 동안 제1 판독 전압을 인가함으로써 후속적으로 판독(예: 감지)될 수 있다. 제1 판독 전압은 제1 극성을 가질 수 있으며, 일부 예들에서, 제1 극성은 기록 전압의 극성과 반대 또는 다른 극성일 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 기록 전압은 양의 극성으로 인가될 수 있으며, 제1 판독 전압은 음의 극성으로 인가될 수 있다. 음의 극성으로 제1 판독 전압을 인가하기 위해, 최대 판독 전압(예: VMAX)은 제1 액세스 라인에 인가될 수 있으며, 제2 액세스 라인은 접지될 수 있다. 다른 예들(도시되지 않음)에서, 제1 판독 전압은 제2 액세스 라인에 VMAX를 인가하고 제1 액세스 라인을 접지시킴으로써 양의 극성으로 인가될 수 있다. 어느 예에서든, 인가된 전압은 메모리 셀에 걸친 전류를 발생시킬 수 있다. 따라서, 메모리 셀에 걸친 전류의 증가는, 도 5에 도시된 바와 같이, 메모리 셀의 특정 논리 상태를 나타낼 수 있다.
지속시간(510) 동안 제1 판독 전압의 인가 동안, 감지 증폭기 또는 감지 컴포넌트(예: 도 1을 참조하여 설명된 감지 컴포넌트(125))가 활성화될 수 있다. 활성화 기간 동안, 감지 증폭기는 메모리 셀에 걸쳐 인가된 판독 전압의 차이를 검출 및 증폭할 수 있으며, 이는 래칭으로 지칭될 수 있다. 이후, 예를 들어, 메모리 셀의 논리 상태는 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 결정될 수 있다. 메모리 셀의 논리 상태를 결정한 후, 지속시간(515) 동안 제2 판독 전압이 인가될 수 있다.
일부 예들에서, 지속시간(515) 동안 제2 판독 전압이 인가될 수 있다. 제2 판독 전압은, 예를 들어 메모리 셀에 제1 극성과 다른 제2 극성으로 인가될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 기록 전압은 양의 극성으로 인가될 수 있으며, 제1 판독 전압은 양의 극성으로 인가될 수 있으며, 제2 판독 전압은 음의 극성으로 인가될 수 있다. 일부 예들에서, 제1 판독 전압 및 제2 판독 전압의 크기는 각각 다를 수 있거나, 도 5의 예에서, 기록 전압의 크기보다 작을 수 있다.
지속시간(515) 동안, 메모리 셀의 리프레시 동작이 시작될 수 있다. 일부 예들에서, 제2 판독 전압은 중간 전압 또는 반대 스파이크 전압으로 지칭될 수 있으며, 이는 제1 판독 전압에 의해 야기된 임의의 조성 변화들에 기초하여 메모리 셀을 재분배할 수 있다. 대안으로 말하면, 지속시간(515) 동안, 중간 전압은 제1 판독 전압에 의해 야기된 비정질 단계 분리를 재분배할 수 있으며, 이후 단계들에서 메모리 셀의 결정화를 개선할 수 있다.
지속시간(520) 동안, 메모리 셀의 리프레시 동작이 지속될 수 있으며 제3 판독 전압이 메모리 셀에 인가될 수 있다. 일부 예들에서, 제3 판독 전압은 제1 극성을 가질 수 있으며 제2 판독 전압을 인가한 후 인가될 수 있다. 제3 판독 전압은 성장 전압으로 지칭될 수 있으며, 메모리 셀에 걸친 전류를 발생시킬 수 있다. 일부 예들에서, 전류는 메모리 셀의 상태를 더 비정질에서 더 결정질로 천이시키는 것을 시작할 수 있다. 예를 들어, 제1 판독 펄스의 인가 동안, 메모리 셀의 조성은 더 비정질이 될 수 있다. 제2 판독 전압의 인가는 다시 결정질 상태로의 메모리 셀의 조성의 천이를 용이하게 할 수 있다. 그리고, 제3 판독 전압을 인가함으로써, 메모리 셀의 조성은 더 비정질에서 더 결정질로 다시 시프트될 수 있다. 제2 판독 전압의 반대 극성으로 - 또는 제1 판독 전압과 동일한 전압으로 - 제3 판독 전압을 인가함으로써 메모리 셀은 비정질 단계에서 결정질 단계로 더욱 효율적으로 천이될 수 있다.
지속시간(525) 동안, 메모리 셀의 리프레시 동작은 지속될 수 있다. 예를 들어, 지속시간(525) 동안, 제1 극성을 갖는 제4 판독 전압은 메모리 셀에 인가될 수 있다. 대안으로 말하면, 지속시간(525) 동안, 제1 극성을 갖는 제4 판독 전압은 제3 판독 전압을 인가한 후 메모리 셀에 인가될 수 있다. 일부 예들에서, 제4 판독 전압은 세트백 전압으로 지칭될 수 있으며, 이는 메모리 셀의 원래의 상태를 재도입할 수 있다. 예를 들어, 세트백 전압은 성장 펄스로부터 메모리 셀의 결정을 더 개선시킬 수 있다.
제1 판독 전압이 인가된 후와 같은 원래의 비정질 또는 결정질 상태로 셀을 다시 되돌림으로써, 제1 판독 전압을 인가함으로써 야기되는 메모리 셀의 전압 분포의 모든 시프트(예: 드리프트)가 완화될 수 있다. 대안으로 말하면, 기록 전압과 반대 극성으로 제1 판독 전압을 인가함으로써, 메모리 셀의 전압 분포는 판독 전압의 역 극성 효과로 인해 시프트될 수 있다. 따라서, 제2 전압의 인가는 유사한 상태 포스트-기록 동작으로 메모리 셀의 분포를 리프레시(예: "스냅 백")할 수 있다. 일부 예들에서, 지속기간(530) 동안, 제2 액세스 라인은 접지될 수 있으며, 그 결과 메모리 셀에 걸친 모든 전류를 제거(예: 전류가 0A로 복귀)할 수 있다. 일부 예들에서, 지속시간(530) 동안, 제2 액세스 라인의 접지는 제4 판독 전압을 제5 전압으로 감소시키는 것으로 지칭될 수 있다. 따라서, 제4 판독 전압은 메모리 셀의 논리 상태를 결정한 후에 제5 전압으로 감소될 수 있다.
다른 예(도시되지 않음)에서, 기록 및 판독 전압들의 극성들은 본 기술분야에서 통상의 기술을 가진 자에 의해 이해되는 바와 같이 반전될 수 있다. 예를 들어, 기록 전압은 음의 극성으로 인가될 수 있으며, 그 결과 제1 판독 전압은 음의 극성으로 인가되고, 제2 판독 전압은 양의 극성으로 인가되고, 제3 판독 전압은 음의 극성으로 인가되고, 제4 판독 전압은 음의 극성으로 인가될 수 있다. 이러한 예에서, 대안적인 예들을 참조하여 전술한 바와 같이 동일한 이점들(예를 들어, 메모리 셀의 전압 분포의 시프트를 완화시키는 것)이 실현될 수 있다.
지속시간(501) 동안 인가된 기록 전압이 전압의 단계 변화로서 도시되어 있지만, 기록 동작(예: 극성-조절 된 메모리 셀 기록 동작)의 다양한 예들은 시간 경과에 따라 상이한 프로파일들을 갖는 하나 이상의 전압들을 인가하는 것을 포함할 수 있다. 예를 들어, 기록 전압은 전압의 단계 변화, 전압의 직사각형 또는 사각형 변화, 전압의 경사 변화, 전압의 삼각형 변화, 전압의 선형 또는 비선형 변화, 전압의 지수 변화, 전압의 로그 변화, 전압의 다른 변화들의 일부 조합 또는 임의의 다른 프로파일로 인가될 수 있다.
또한, 타이밍도(500)에 의해 예시된 전압들은 메모리 셀(예: 도 1을 참조하여 설명된 메모리 셀(105))을 포함하는 회로의 다양한 부분들을 지칭할 수 있다. 예를 들어, 예시된 전압들은 메모리 셀의 단자들에 걸친, 즉 메모리 셀의 전극들(예: 도 2를 참조하여 설명된 전극(205)) 사이의, 제1 액세스 라인(예: 도 1을 참조하여 설명된 액세스 라인(115))의 위치와 제2 액세스 라인(예: 도 1을 참조하여 설명된 액세스 라인(110))의 위치 사이의, 메모리 셀의 메모리 소자(예: 도 2를 참조하여 설명된 메모리 소자(220))에 걸친 전압들 또는 메모리 셀에 결합된 소스 전압들(예: 메모리 셀과 전자 통신하는 두 전압원들 사이의 차이)을 지칭할 수 있다.
도 6은 본 개시의 예들에 따르면 임베디드 리프레시에 의한 드리프트 완화를 지원하는 메모리 컨트롤러(605)의 블록도(600)를 도시한다. 메모리 컨트롤러(605)는 도 1을 참조하여 설명된 바와 같은 메모리 컨트롤러(140)의 측면들의 예일 수 있다. 메모리 컨트롤러(605)는 바이어싱 컴포넌트(610), 타이밍 컴포넌트(615), 어플리케이션 컴포넌트(620), 결정 컴포넌트(625), 감소 컴포넌트(630) 및 접지 컴포넌트(635)를 포함할 수 있다. 각각의 이러한 모듈들은 (예를 들어, 하나 이상의 버스들을 통해) 서로 직접적으로 또는 간접적으로 통신할 수 있다.
어플리케이션 컴포넌트(620)는 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 기록 전압을 인가할 수 있다. 일부 예들에서, 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함할 수 있다. 다른 예들에서, 어플리케이션 컴포넌트(620)는 기록 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제1 판독 전압을 인가할 수 있다. 추가로 또는 대안으로, 예를 들어, 어플리케이션 컴포넌트(620)는 제1 판독 전압을 인가한 후 메모리 셀에 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압을 인가할 수 있다. 일부 예들에서, 어플리케이션 컴포넌트(620)는 제2 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제3 판독 전압을 인가할 수 있다. 제3 판독 전압의 인가는 메모리 셀의 리프레시 동작과 관련될 수 있다. 다른 예들에서, 어플리케이션 컴포넌트(620)는 제3 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제4 판독 전압을 인가할 수 있다. 제4 판독 전압의 인가는 메모리 셀의 리프레시 동작과 관련될 수 있다. 일부 예들에서, 어플리케이션 컴포넌트(620)는 판독 전압들 중 어느 하나를 동시에 인가할 수 있다. 다른 예들에서, 어플리케이션 컴포넌트(620)는 판독 전압들 중 어느 하나를 연속적으로 인가할 수 있다. 추가로 또는 대안으로, 예를 들어, 어플리케이션 컴포넌트(620)는 제1 판독 전압을 인가한 후 메모리 셀에 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압을 인가할 수 있다. 추가로 또는 대안으로, 예를 들어, 판독 전압들 중 어느 하나는 메모리 셀의 리프레시 동작과 관련될 수 있다.
다른 예들에서, 어플리케이션 컴포넌트(620)는 제2 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제3 판독 전압을 인가할 수 있다. 일부 예들에서, 제2 판독 전압은 제3 판독 전압보다 클 수 있다. 다른 예에서, 제3 판독 전압은 메모리 셀의 리프레시 동작과 관련될 수 있다. 다른 예들에서, 어플리케이션 컴포넌트(620)는 제3 판독 전압을 인가한 후 제1 극성을 갖는 제4 판독 전압을 메모리 셀에 인가할 수 있다. 일부 예들에서, 제3 판독 전압은 제4 판독 전압보다 클 수 있다. 다른 예들에서, 제4 판독 전압은 메모리 셀의 리프레시 동작과 관련될 수 있다.
다른 예에서, 어플리케이션 컴포넌트(620)는 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 기록 펄스를 인가할 수 있다. 일부 예들에서, 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함할 수 있다. 다른 예에서, 어플리케이션 컴포넌트(620)는 기록 펄스의 인가에 적어도 부분적으로 기초하여 기록 펄스와 반대 극성을 갖는 제1 판독 펄스를 메모리 셀에 인가할 수 있다. 일부 예들에서, 제1 판독 펄스는 감지 동작과 관련될 수 있다. 추가로 또는 대안으로, 예를 들어, 어플리케이션 컴포넌트(620)는 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 기록 펄스와 동일한 극성을 갖는 제2 판독 펄스를 메모리 셀에 인가할 수 있다. 다른 예들에서, 어플리케이션 컴포넌트(620)는 제2 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 기록 펄스와 동일한 극성을 갖는 제3 판독 펄스를 메모리 셀에 인가할 수 있다. 일부 예들에서, 어플리케이션 컴포넌트(620)는 제3 판독 펄스를 인가한 후 기록 펄스와 같은 동일한 극성을 갖는 제4 판독 펄스를 메모리 셀에 인가할 수 있다. 제3 판독 펄스 및 제4 판독 펄스는 각각 메모리 셀의 리프레시 동작과 관련될 수 있다.
결정 컴포넌트(625)는 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 결정할 수 있다. 다른 예들에서, 결정 컴포넌트(625)는 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 결정할 수 있다.
감소 컴포넌트(630)는 메모리 셀의 논리 상태를 결정한 후 제4 판독 전압을 제5 전압으로 감소시킬 수 있다.
접지 컴포넌트(635)는 제4 판독 펄스를 인가한 후 제1 액세스 라인 또는 제2 액세스 라인 중 적어도 하나를 접지시킬 수 있다.
도 7는 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 지원하는 장치(705)를 포함하는 시스템(700)의 도면을 도시한다. 장치(705)는 예를 들어, 도 1 및 2를 참조하여 상기에 설명된 바와 같은 메모리 어레이(100 또는 200)의 컴포넌트들의 예일 수 있거나 이들을 포함할 수 있다. 장치(705)는 메모리 컨트롤러(715), 메모리 셀들(720), 기본 입/출력 시스템(BIOS) 컴포넌트(725), 프로세서(730), I/O 컨트롤러(735) 및 주변 컴포넌트들(740)을 포함하여, 통신들을 송수신하기 위한 컴포넌트들을 포함하는 양방향 음성 및 데이터 통신들을 위한 컴포넌트들을 포함할 수 있다. 이러한 컴포넌트들은 하나 이상의 버스들(예를 들어, 버스(710))을 통해 전자 통신될 수 있다.
메모리 컨트롤러(715)는 본원에 설명된 바와 같은 하나 이상의 메모리 셀들을 동작시킬 수 있다. 구체적으로, 메모리 컨트롤러(715)는 임베디드 리프레시에 의한 드리프트 완화를 지원하도록 구성될 수 있다. 일부 경우, 메모리 컨트롤러(715)는 본원에 설명된 바와 같은, 행 디코더, 열 디코더 또는 둘 다(도시되지 않음)를 포함할 수 있다.
메모리 셀들(720)은 본원에 설명된 바와 같은 정보(즉, 메모리 셀들(720) 중 각각의 메모리 셀들에 의해 저장된 논리 상태의 형태)를 저장할 수 있다.
BIOS 컴포넌트(725)는 다양한 하드웨어 컴포넌트들을 초기화하고 실행할 수 있는 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 컴포넌트이다. BIOS 컴포넌트(725)는 또한 프로세서와 다양한 다른 컴포넌트들, 예를 들어 주변 컴포넌트들, 입/출력 제어 컴포넌트들 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(725)는 읽기 전용 메모리(ROM), 플래시 메모리 또는 임의의 다른 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(730)는 지능형 하드웨어 장치(예를 들어, 범용 프로세서, DSP, 중앙 처리 유닛(CPU), 마이크로 컨트롤러, ASIC, FPGA, 프로그램 가능 로직 장치, 이산 게이트 또는 트랜지스터 로직 컴포넌트, 이산 하드웨어 컴포넌트 또는 이들의 임의의 조합)를 포함할 수 있다. 일부 경우, 프로세서(730)는 메모리 컨트롤러를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 일부 경우, 메모리 컨트롤러는 프로세서(730)로 통합될 수 있다. 프로세서(730)는 다양한 기능들(예를 들어, 임베디드 리프레시에 의한 드리프트 완화를 지원하는 기능들 또는 작업들)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 인스트럭션들을 실행하도록 구성될 수 있다.
I/O 컨트롤러(735)는 장치(705)에 대한 입력 및 출력 신호들을 관리할 수 있다. I/O 컨트롤러(735)는 또한 장치(705)로 통합되지 않는 주변기기들을 관리할 수 있다. 일부 경우, I/O 컨트롤러(735)는 외부 주변기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우, I/O 컨트롤러(735)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 이용할 수 있다. 다른 경우에, I/O 컨트롤러(735)는 모뎀, 키보드, 마우스, 터치스크린 또는 유사한 장치를 나타내거나 상호 작용할 수 있다. 일부 경우, I/O 컨트롤러(735)는 프로세서의 일부로 구현될 수 있다. 일부 경우, 사용자는 I/O 컨트롤러(735)를 통해 또는 I/O 컨트롤러(735)에 의해 제어된 하드웨어 컴포넌트들을 통해 장치(705)와 상호작용할 수 있다.
주변 컴포넌트들(740)은 임의의 입력 또는 출력 장치, 또는 이러한 장치들에 대한 인터페이스를 포함할 수 있다. 예들은 디스크 컨트롤러들, 사운드 컨트롤러, 그래픽 컨트롤러, 이더넷 컨트롤러, 모뎀, 범용 직렬 버스(USB) 컨트롤러, 직렬 또는 병렬 포트, 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯들과 같은 주변 카드 슬롯들을 포함할 수 있다.
입력(745)은 장치(705) 또는 그 컴포넌트들에 입력을 제공하는 장치(705) 외부의 장치 또는 신호를 나타낼 수 있다. 이는 사용자 인터페이스 또는 다른 장치들과의 인터페이스 또는 다른 장치들 간의 인터페이스를 포함할 수 있다. 일부 경우, 입력(745)은 I/O 컨트롤러(735)에 의해 관리될 수 있으며, 주변 컴포넌트(740)를 통해 장치(705)와 상호작용할 수 있다.
출력(750)은 또한 장치(705) 또는 그 임의의 컴포넌트들로부터 출력을 수신하도록 구성된 장치(705) 외부의 장치 또는 신호를 나타낼 수 있다. 출력(750)의 예들은 디스플레이, 오디오 스피커, 인쇄 장치, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(750)은 주변 구성 요소(들)(740)를 통해 장치(705)와 인터페이싱하는 주변 요소일 수 있다. 일부 경우, 출력(750)은 I/O 컨트롤러(735)에 의해 관리될 수 있다.
장치(705)의 컴포넌트들은 그 기능들을 수행하도록 설계된 회로를 포함할 수 있다. 이는 다양한 회로 소자들, 예를 들어, 전도성 라인들, 트랜지스터들, 캐패시터들, 인덕터들, 저항들, 증폭기들 또는 본원에 기술된 기능들을 수행하도록 구성된 다른 능동 또는 비활성 소자들을 포함할 수 있다. 장치(705)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 모바일 폰, 웨어러블 전자 장치, 개인용 전자 장치 등일 수 있다. 또는 장치(705)는 이러한 장치의 일부 또는 측면일 수 있다.
도 8은 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 위한 방법(800)을 예시하는 흐름도를 도시한다. 방법(800)의 동작들은 본원에 설명된 바와 같은 메모리 컨트롤러 또는 그 컴포넌트들에 의해 구현되거나 용이하게 될 수 있다. 예를 들어, 방법(800)의 동작들은 도 1 내지 7을 참조하여 설명된 바와 같은 메모리 컨트롤러에 의해 수행될 수 있다. 일부 예들에서, 메모리 컨트롤러는 장치의 기능 요소들을 제어하여 본원에 설명된 기능들을 수행하도록 하는 인스트럭션 세트를 실행(예를 들어, 타겟 메모리 셀과 통신하는 액세스 라인들을 활성화, 전압원들을 인에이블(enabling)시키거나 제어, 타겟 메모리 셀(105)과 통신하는 액세스 라인들에 전압원들을 결합, 감지 컴포넌트와 통신 등)할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
805에서, 기록 전압이 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 인가될 수 있다. 805의 동작들은 본 명세서에 설명된 방법들에 따라 (예를 들어, 도 3 내지 5를 참조하여 설명된 타이밍도(300, 400 및 500)의 측면들에 따라) 수행될 수 있다. 특정 예들에서, 805의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
810에서, 제1 극성을 갖는 제1 판독 전압이 기록 전압을 인가한 후 메모리 셀에 인가될 수 있다. 810의 동작들은 본원에 설명된 방법들에 따라(예를 들어, 도 3 내지 5를 참조하여 설명된 타이밍도들(300, 400 및 500)에 따라) 수행될 수 있다. 특정 예들에서, 805의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
815에서, 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압은 제1 판독 전압을 인가한 후 메모리 셀에 인가될 수 있다. 815의 동작들은 본원에 설명된 방법들에 따라 (예를 들어, 도 3 내지 5를 참조하여 설명된 타이밍도들(300, 400 및 500)에 따라) 수행될 수 있다. 특정 예들에서, 810의 동작들의 측면들은 도 6을 참조하여 설명된 어플리케이션 컴포넌트에 의해 수행될 수 있다.
820에서, 메모리 컨트롤러는 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 결정할 수 있다. 820의 동작들은 본원에 설명된 방법들에 따라 (예를 들어, 도 3 내지 5를 참조하여 설명된 타이밍도들(300, 400 및 500)에 따라) 수행될 수 있다. 특정 예들에서, 820의 동작들의 측면들은 도 1을 참조하여 설명된 바와 같은 감지 컴포넌트(125) 또는 도 6을 참조하여 설명된 결정 컴포넌트에 의해 수행될 수 있다.
일부 예들에서, 제2 판독 전압은 메모리 셀의 리프레시 동작과 관련될 수 있다. 다른 예들에서, 방법은 제1 판독 전압을 인가한 후 메모리 셀에 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압을 인가하는 단계를 포함할 수 있다. 추가로 또는 대안으로, 방법은 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 결정하는 단계를 포함할 수 있다.
일부 경우, 방법은 제2 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제3 판독 전압을 인가하는 단계를 포함할 수 있다. 일부 예들에서, 제3 판독 전압은 메모리 셀의 리프레시 동작과 관련될 수 있다. 다른 경우, 방법은 제3 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제4 판독 전압을 인가하는 단계를 포함할 수 있다. 일부 예들에서, 제4 판독 전압은 메모리 셀의 리프레시 동작과 관련될 수 있다. 일부 경우, 방법은 메모리 셀의 논리 상태를 결정한 후 제4 판독 전압을 제5 전압으로 감소시키는 단계를 포함할 수 있다.
다른 예들에서, 방법은 기록 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제1 판독 전압을 인가하는 단계를 포함할 수 있다. 일부 경우, 제3 판독 전압은 제4 판독 전압보다 클 수 있다. 일부 예들에서, 제1 극성은 양의 극성일 수 있으며, 제2 극성은 음의 극성일 수 있다. 다른 경우, 제1 극성은 음의 극성일 수 있으며, 제2 극성은 양의 극성일 수 있다. 일부 경우, 기록 전압은 제2 극성일 수 있다. 추가로 또는 대안으로, 예를 들어, 메모리 셀은 칼코게나이드를 포함하는 다중 레벨 셀(multi-level cell; MLC)일 수 있다. 다른 경우, 기록 전압은 제1 판독 전압, 제2 판독 전압, 제3 판독 전압 및 제4 판독 전압보다 클 수 있다.
장치가 개시된다. 장치는 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 기록 전압을 인가하기 위한 수단, 기록 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제1 판독 전압을 인가하기 위한 수단, 제1 판독 전압을 인가한 후 메모리 셀에 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압을 인가하기 위한 수단, 및 제1 판독 전압을 인가하는 것에 기초하여 메모리 셀의 논리 상태를 결정하기 위한 수단을 포함할 수 있다.
본원에 설명된 장치의 일부 예들은 제2 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제3 판독 전압을 인가하기 위한 수단을 더 포함할 수 있으며, 여기서 제3 판독 전압을 인가하는 단계는 메모리 셀의 리프레시 동작과 관련될 수 있다. 본원에 설명된 장치의 일부 예들은 제3 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제4 판독 전압을 인가하기 위한 수단을 더 포함할 수 있으며, 여기서 제4 판독 전압을 인가하는 단계는 메모리 셀의 리프레시 동작과 관련될 수 있다.
본원에 설명된 장치의 일부 예들은 메모리 셀의 논리 상태를 결정한 후 제4 판독 전압을 제5 전압으로 감소시키기 우한 수단을 더 포함할 수 있다. 본원에 설명된 장치의 일부 예들에서, 기록 전압은 제1 판독 전압, 제2 판독 전압, 제3 판독 전압 및 제4 판독 전압보다 클 수 있다. 본원에 설명된 장치의 일부 실시예들에서, 제3 판독 전압은 제4 판독 전압보다 클 수 있다.
본원에 설명된 장치의 일부 예들에서, 제1 극성은 양의 극성을 포함하고 제2 극성은 음의 극성을 포함한다. 본원에 설명된 장치의 일부 예들에서, 제1 극성은 음의 극성을 포함하고, 제2 극성은 양의 극성을 포함한다. 본원에 설명된 장치의 일부 예들에서, 기록 전압은 제1 극성을 가질 수 있다. 본원에 설명된 장치의 일부 예들에서, 기록 전압은 제2 극성을 가질 수 있다. 본원에 설명된 장치의 일부 예들에서, 메모리 셀은 칼코게나이드를 포함하는 다중 레벨 셀(MLC)를 포함한다. 본원에 설명된 장치의 일부 예들에서, 제2 판독 전압을 인가하는 것은 메모리 셀의 리프레시 동작과 관련될 수 있다. 본원에 설명된 장치의 일부 예들에서, 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함한다.
도 9는 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 위한 방법(900)을 예시하는 흐름도를 도시한다. 방법(900)의 동작들은 본원에 설명된 바와 같은 메모리 컨트롤러 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(900)의 동작들은 도 1 내지 7을 참조하여 설명된 바와 같은 메모리 컨트롤러에 의해 수행될 수 있다. 일부 예들에서, 메모리 컨트롤러는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
905에서, 기록 펄스는 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 인가될 수 있다. 905의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 905의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
910에서, 기록 펄스를 인가하는 것에 적어도 부분적으로 기초하여 기록 펄스와 동일한 극성을 갖는 제1 판독 펄스가 메모리 셀에 인가될 수 있다. 일부 예들에서, 제1 판독 펄스는 감지 동작과 관련될 수 있다. 910의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 910의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
915에서, 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 기록 펄스와 반대 극성을 갖는 제2 판독 펄스가 메모리 셀에 인가될 수 있다. 915의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 915의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
920에서, 메모리 셀의 논리 상태는 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 결정될 수 있다. 920의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 920의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 결정 컴포넌트에 의해 수행될 수 있다.
장치가 개시된다. 장치는 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 기록 펄스를 인가하기 위한 수단, 기록 펄스를 인가하는 것에 기초한 메모리 셀에 기록 펄스와 동일한 극성을 갖는 제1 판독 펄스를 인가하기 위한 수단, 감지 동작과 관련된 제1 판독 펄스, 제1 판독 펄스를 인가하는 것에 기초하여 메모리 셀에 기록 펄스와 반대 극성을 갖는 제2 판독 펄스를 인가하기 위한 수단, 및 제1 판독 펄스를 인가하는 것에 기초하여 메모리 셀이 논리 상태를 결정하기 위한 수단을 포함할 수 있다.
본원에 설명된 장치의 일부 예들은 제2 판독 펄스를 인가하는 것에 기초하여 메모리 셀에 기록 펄스와 동일한 극성을 갖는 제3 판독 펄스를 인가하고, 제3 판독 펄스를 인가한 후 메모리 셀에 기록 펄스와 동일한 극성을 갖는 제4 판독 펄스를 인가하기 위한 수단을 더 포함할 수 있으며, 여기서 제3 판독 펄스 및 제4 판독 펄스를 인가하는 것은 메모리 셀의 리프레시 동작과 관련될 수 있다.
본원에 설명된 장치의 일부 예들은 제4 판독 펄스를 인가한 후 제1 액세스 라인 또는 제2 액세스 라인 중 적어도 하나를 접지시키기 위한 수단을 더 포함할 수 있다.
일부 경우, 방법은 기록 펄스를 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 기록 펄스와 동일한 극성을 갖는 제1 판독 펄스를 인가하는 것을 포함할 수 있다. 일부 예들에서, 제1 판독 펄스는 감지 동작과 관련될 수 있다. 다른 경우, 방법은 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 기록 펄스와 반대 극성을 갖는 제2 판독 펄스를 인가하는 것을 포함할 수 있다. 일부 예들에서, 방법은 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 결정하는 것을 포함할 수 있다. 추가로 또는 대안으로, 예를 들어, 방법은 제2 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 기록 펄스와 동일한 극성을 갖는 제3 판독 펄스를 인가하는 것을 포함할 수 있다. 일부 예들에서, 방법은 제3 판독 펄스를 인가한 후 메모리 셀에 기록 펄스와 동일한 극성을 갖는 제4 판독 펄스를 인가하는 것을 포함할 수 있다. 제3 판독 펄스 및 제4 판독 펄스는 메모리 셀의 리프레시 동작과 관련될 수 있다. 일부 예들에서, 방법은 제4 판독 펄스를 인가한 후 제1 액세스 라인 또는 제2 액세스 라인 중 적어도 하나를 접지시키는 것을 포함할 수 있다.
도 10은 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 위한 방법(1000)을 예시하는 흐름도를 도시한다. 방법(1000)의 동작들은 본원에 설명된 바와 같은 메모리 컨트롤러 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작들은 도 1을 참조하여 설명된 바와 같은 메모리 컨트롤러에 의해 수행될 수 있다. 일부 예들에서, 컨트롤러는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코트 세트를 실행할 수 있다. 추가로 또는 대안으로, c는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
1005에서, 기록 전압이 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 인가될 수 있다. 1005의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1005의 동작들의 측면들은 도 1을 참조하여 설명된 바와 같은 컨트롤러에 의해 수행될 수 있다.
1010에서, 기록 전압을 인가한 후 제1 극성을 갖는 제1 판독 전압이 메모리 셀에 인가될 수 있다. 1010의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1010의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1015에서, 제1 판독 전압을 인가한 후 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압이 메모리 셀에 인가될 수 있다. 1015의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1015의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1020에서, 제1 극성을 갖는 제3 판독 전압은 제2 판독 전압을 인가한 후 메모리 셀에 인가될 수 있으며, 제3 판독 전압을 인가하는 것은 메모리 셀의 리프레시 동작과 관련될 수 있다. 1020의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1020의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1025에서, 제3 판독 전압을 인가한 후 제1 극성을 갖는 제4 판독 전압이 메모리 셀에 인가될 수 있다. 1025의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1025의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1030에서, 메모리 셀의 논리 상태는 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 결정될 수 있다. 1030의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1030의 동작들의 측면들은 도 6을 참조하여 설명된 결정 컴포넌트에 의해 수행될 수 있다.
도 11은 본 개시의 예들에 따른 임베디드 리프레시에 의한 드리프트 완화를 위한 방법(1100)을 예시하는 흐름도를 도시한다. 방법(1100)의 동작들은 본원에 설명된 메모리 컨트롤러 또는 그 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작들은 도 1을 참조하여 설명된 바와 같은 메모리 컨트롤러에 의해 수행될 수 있다. 일부 예들에서, 메모리 컨트롤러는 하기에 설명된 기능들을 수행하도록 장치의 기능 요소들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가로 또는 대안으로, 메모리 컨트롤러는 특수 목적 하드웨어를 사용하여 하기에 설명된 기능들의 측면들을 수행할 수 있다.
1105에서, 기록 펄스는 제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 인가될 수 있다. 1105의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1105의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1110에서, 기록 펄스와 동일한 극성을 갖는 제1 판독 펄스는 기록 펄스를 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 인가될 수 있으며, 제1 판독 펄스는 감지 동작과 관련된다. 1110의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1110의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1115에서, 기록 펄스와 반대 극성을 갖는 제2 판독 펄스는 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 메모리 셀에 인가될 수 있다. 1115의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1115의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1120에서, 제2 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 기록 펄스와 동일한 극성을 갖는 제3 판독 펄스가 메모리 셀에 인가될 수 있다. 1120의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1120의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1125에서, 기록 펄스와 동일한 극성을 갖는 제4 판독 펄스가 제3 판독 펄스를 인가한 후 메모리 셀에 인가될 수 있으며, 제3 판독 펄스 및 제4 판독 펄스를 인가하는 것은 메모리 셀의 리프레시 동작과 관련된다. 1125의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1125의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 어플리케이션 컴포넌트에 의해 수행될 수 있다.
1130에서, 제1 액세스 라인 또는 제2 액세스 라인 중 적어도 하나는 제4 판독 펄스를 인가한 후 접지될 수 있다. 1130의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1130의 동작들의 측면들은 도 6을 참조하여 설명된 접지 컴포넌트에 의해 수행될 수 있다.
1135에서, 메모리 셀의 논리 상태는 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 결정될 수 있다. 1135의 동작들은 본원에 설명된 방법들에 따라 수행될 수 있다. 특정 예들에서, 1135의 동작들의 측면들은 도 6을 참조하여 설명된 바와 같은 결정 컴포넌트에 의해 수행될 수 있다.
장치가 개시된다. 일부 예들에서, 장치는 메모리 셀, 메모리 셀에 결합된 제1 액세스 라인, 메모리 셀에 결합된 제2 액세스 라인, 메모리 셀에 기록 전압을 인가하기 위한 수단, 기록 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제1 판독 전압을 인가하기 위한 수단, 제1 판독 전압을 인가한 후 메모리 셀에 제2 극성을 갖는 제2 판독 전압을 인가하기 위한 수단, 및 제1 판독 전압의 인가에 적어도 부분적으로 기초하여 메모리 셀의 논리 상태를 결정하기 위한 수단을 포함할 수 있다.
일부 예들에서, 기록 전압은 제1 극성 또는 제2 극성을 포함한다. 일부 예들에서, 장치는 제2 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제3 판독 전압을 인가하기 위한 수단을 포함할 수 있으며, 제2 판독 전압은 제3 판독 전압보다 크고, 제3 판독 전압을 인가하는 것은 메모리 셀의 리프레시 동작과 관련된다.
일부 예들에서, 장치는 제3 판독 전압을 인가한 후 메모리 셀에 제1 극성을 갖는 제4 판독 전압을 인가하기 위한 수단을 포함할 수 있으며, 제3 판독 전압은 제4 판독 전압보다 크고, 제4 판독 전압을 인가하는 것은 메모리 셀의 리프레시 동작과 관련된다. 일부 예들에서, 메모리 셀은 칼코게나이드를 포함한다. 일부 예들에서, 메모리 셀은 다중 레벨 셀(MLC)을 포함한다.
위에 설명된 방법들은 가능한 구현예들을 설명하고, 동작들 및 단계들은 재배치되거나 아니면 수정될 수 있으며 다른 구현예들이 가능하다는 것에 유의해야 한다. 또한, 둘 이상의 방법들로부터의 실시예들이 조합될 수 있다.
본원의 설명은 예들을 제공하며, 청구 범위에 제시된 범위, 적용성 또는 예들을 제한하지 않는다. 본 개시의 범위를 벗어나지 않고 논의된 요소들의 기능 및 배열에서 변경이 이루어질 수 있다. 다양한 예들은 다양한 절차들 또는 컴포넌트들을 적절히 생략, 대체 또는 추가할 수 있다. 또한, 일부 예들에 대해 설명된 특징들은 다른 예들에 결합될 수 있다.
본원에 설명된 정보 및 신호들은 임의의 다양한 다른 기술들 및 기법들을 사용하여 나타낼 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 인스트럭션들, 커맨드들, 정보, 신호들, 비트들, 기호들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 광학 입자들 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면들은 단일 신호로서 신호들을 예시할 수 있다; 그러나, 신호는 신호 버스를 나타낼 수 있으며, 버스는 다양한 비트 폭들을 가질 수 있다는 것이 당업자에 의해 이해될 것이다.
본원에 사용된 바와 같이, 용어 "가상 접지"는 대략 제로 볼트(0V)의 전압에서 유지되거나, 보다 일반적으로는 전기 회로를 포함하는 전기 회로 또는 장치의 기준 전압을 나타내는 전기 회로 노드를 지칭할 수 있으며, 이는 접지와 직접 연결되거나 연결되지 않을 수 있다. 따라서, 가상 접지의 전압이 일시적으로 변동될 수 있으며 정상 상태에서 대략 0V 또는 가상 0V로 복귀될 수 있다. 가상 접지는 연산 증폭기 및 저항으로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현될 수 있다. 다른 구현예들도 가능하다. "가상 접지(Virtual grounding)" 또는 "사실상 접지(virtually grounded)"는 약 0V에 연결된 것을 의미하거나, 또는 장치의 일부 다른 기준 전압에 연결된 것을 의미한다.
"전자 통신(electronic communication)" 및 "결합된(coupled)"이라는 용어는 컴포넌트들 사이의 전자 흐름을 지원하는 컴포넌트들 간의 관계를 지칭한다. 이는 컴포넌트들 간의 직접 연결 또는 결합을 포함할 수 있거나 중간 컴포넌트들(intermediate components)을 포함할 수 있다. 즉, "연결된(connected with)" 또는 "결합된(coupled with)" 컴포넌트들은 서로 전자 통신한다. 전자 통신하는 컴포넌트들은 (예를 들어, 통전 회로에서의) 전자들 또는 신호들을 능동적으로 교환하거나, (예를 들어, 무전압 회로(de-energized circuit)에서의) 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만, 회로가 통전될 시 전자들 또는 신호들을 교환하도록 구성되어 동작될 수 있다. 예로서, 스위치(예: 트랜지스터)를 통해 물리적으로 연결되거나 결합된 두 컴포넌트들은 스위치의 상태(즉, 개방 또는 폐쇄)와 관계없이 통신할 수 있다.
"절연된(isolated)"이라는 용어는 전자들이 현재 그들 사이에 흐를 수 없는 컴포넌트들 사이의 관계를 지칭하며; 컴포넌트들은 컴포넌트들 간에 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위치에 의해 물리적으로 연결된 2개의 컴포넌트들은 스위치가 개방될 때 서로 절연될 수 있다.
본원에 사용된 바와 같이, "단락(shorting)"이라는 용어는 문제의 두 컴포넌트들 사이에서 단일 중개자 컴포넌트의 활성화를 통해 컴포넌트들 사이에 전도성 경로가 확립되는 컴포넌트들 사이의 관계를 지칭한다. 예를 들어, 제2 컴포넌트에 대해 단락된 제1 컴포넌트는 2개의 컴포넌트들 사이의 스위치가 닫힐 때 제2 컴포넌트와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신 중에 있는 컴포넌트들(또는 라인들) 사이의 전압의 인가 및/또는 전하 흐름을 가능하게 하는 동적 동작일 수 있다.
본원에 사용된 바와 같이, "전극(electrode)"이라는 용어는 전기 전도체를 지칭할 수 있으며, 일부 경우에는, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트에 대한 전기 콘택(electrical contact)으로서 사용될 수 있다. 전극은 메모리 장치(100)의 소자들 또는 컴포넌트 사이에 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
본원에 사용된 바와 같이, "단자(terminal)"라는 용어는 회로 소자의 물리적 경계 또는 연결 지점을 제안할 필요는 없다. 오히려, "단자"는 회로 소자와 관련된 회로의 기준점을 지칭할 수 있으며, 이는 "노드" 또는 "기준점"으로도 지칭될 수 있다.
본원에 사용된 "계층(layer)"이라는 용어는 기하학적인 구조의 계층 또는 시트를 지칭한다. 각 계층은 3창원(예: 높이, 폭 및 깊이)을 가질 수 있으며, 표면의 일부 또는 전부를 커버할 수 있다. 예를 들어, 계층은 두 개의 치수들이 제3 치수, 예를 들어, 박막보다 큰 3차원 구조일 수 있다. 계층들은 다른 소자들, 컴포넌트들 및/또는 물질들을 포함할 수 있다. 일부 경우, 하나의 계층은 둘 이상의 서브 계층들로 구성될 수 있다. 첨부 도면들의 일부에서, 3차원 계층 중 2개의 치수들이 예시 목적으로 도시된다. 그러나, 본 기술의 숙련자들은 계층들이 사실상 3차원적이라는 것을 알 것이다.
칼코게나이드 물질들은 원소 S, Se 및 Te 중 적어도 하나를 포함하는 물질들 또는 합금들일 수 있다. 본원에서 논의된 상 변화 물질들은 칼코게나이드 물질들일 수 있다. 칼코게나이드 물질들은, S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금들을 포함할 수 있다. 예시적인 칼코게나이드 물질들 및 합금들은, 제한하는 것은 아니나, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있다. 하이픈 화학 조성물 표기법은, 본원에 사용된 바와 같이, 특정 화합물 또는 합금에 포함된 원소들을 나타내며, 표시된 원소들을 포함하는 모든 화학량론(stoichiometries)을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 물질들의 다른 예들로는 이종 금속 산화물 물질들 또는 둘 이상의 금속들, 예를 들어 전이 금속들, 알칼리 토류 금속 및/또는 희토류 금속들을 포함하는 혼합 원자가 산화물(mixed valence oxide)을 포함할 수 있다. 예들은 특정 가변 저항 물질 또는 메모리 셀들의 메모리 소자들과 관련된 물질들로 제한되지 않는다. 예를 들어, 가변 저항 물질들의 다른 예들은 메모리 소자들을 형성하는데 사용될 수 있으며, 그 중에서도 칼코게나이드 물질들, 거대 자기 저항(colossal magnetoresistive) 물질들 또는 폴리머계 물질들을 포함할 수 있다.
도 1 및 2를 참조하여 설명된 메모리 어레이들(100 및 200)을 포함하여 본원에 논의된 장치들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 나이트라이드 등과 같은 반도체 기판에 형성될 수 있다. 일부 경우, 기판은 반도체 웨이퍼이다. 다른 경우, 기판은 실리콘-온-유리(silicon-on-glass; SOG) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOP)와 같은 실리콘-온-절연체(silicon-on-insulator; SOI) 기판, 또는 다른 기판 상의 반도체 물질들의 에피택셜 층들(epitaxial layers)일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은, 제한하는 것은 아니나, 인, 붕소 또는 비소를 포함하는, 다양한 화학 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3 단자 장치를 포함할 수 있다. 단자들은 전도성 물질들, 예를 들어, 금속들을 통해 다른 전자 소자들에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있으며, 고농도로 도핑된, 예를 들어 축퇴(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(즉, 다수 캐리터들이 전자임)일 경우, FET는 n-형 FET로 지칭될 수 있다. 채널이 p-형(즉, 다수의 캐리어들이 홀(hole)들임)인 경우, FET는 p-형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압 이상의 전압이 트랜지스터 게이트에 인가될 때 "온(on)" 또는 "활성화(activated)"될 수 있다. 트랜지스터는 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 "오프(off)" 또는 "비활성화(deactivated)"될 수 있다.
첨부된 도면들과 관련하여 본원에 명시된 설명은 예시적인 구성들을 설명하며, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예들을 나타내지는 않는다. 본원에 사용된 "예시적인(exemplary)" 이라는 용어는 "예, 실례 또는 예시로서 제공되는(serving as an example, instance, or illustration)"을 의미하며, "바람직한(preferred)" 또는 "다른 예보다 유리한(advantageous over other examples)"을 의미하는 것은 아니다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항들을 포함한다. 그러나, 이러한 기술들은 이들 특정 세부 사항들 없이도 실시될 수 있다. 일부 예들에서, 잘 알려진 구조들 및 장치들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 기준 라벨을 가질 수 있다. 또한, 동일한 유형의 다양한 컴포넌트들은 유사한 컴포넌트들 사이를 구별하는 대시(dash) 및 제2 라벨에 의해 기준 라벨을 따라 구별될 수 있다. 명세서에서 제1 기준 라벨만 사용되는 경우, 설명은 제2 기준 라벨에 상관없이 동일한 제1 기준 라벨을 갖는 유사한 컴포넌트들 중 어느 하나에 적용될 수 있다.
본원에서 본 개시와 관련하여 설명된 다양한 예시 블록들과 모듈들은 범용 프로세서, DSP, ASIC, FPGA 또는 기타 프로그래밍 가능한 로직 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 본원에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합을 사용하여 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로 컨트롤러, 또는 상태 머신일 수 있다. 프로세서는 또한 컴퓨팅 장치들의 조합(예를 들어, DSP(digital signal processor) 및 마이크로 프로세서, 다중 마이크로 프로세서들, DSP 코어와 관련된 하나 이상의 마이크로 프로세서들, 또는 임의의 다른 구성)의 조합으로 구현될 수 있다.
본원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 인스트럭션들 또는 코드로 저장되거나 전송될 수 있다. 다른 예들 및 구현예들은 본 개시 및 첨부된 청구의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 위에 설명된 기능들은 프로세서, 하드웨어, 펌웨어, 하드 와이어링(hardwiring) 또는 이들 중 임의의 조합들에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 특징들은 기능들의 일부가 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여 다양한 위치들에 물리적으로 위치될 수 있다. 또한, 청구 범위를 포함하여 본원에 사용된 바와 같이, 항목들의 목록에 사용된 바와 같은 "또는(or)"(예를 들어, "~ 중 적어도 하나(at least one of)" 또는 "~ 중 하나 이상(one or more of)"과 같은 문구로 시작되는 항목들의 목록)은 예를 들어, A, B 또는 C 중 적어도 하나가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC를 의미하는 포괄적인 리스트(즉, A 및 B 및 C)를 나타낸다.
본원에 사용된 바와 같이, "실질적으로(substantially)"라는 용어는 수정된 특성들(예를 들어, 실질적으로 용어에 의해 수정된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 가까울 수 있다는 것을 의미한다.
본원에 사용된 바와 같이, "~에 기초하는(based on)"이라는 구문은 닫힌 조건 세트에 대한 참조로 해석되지 않아야 한다. 예를 들어, "조건 A에 기초하여" 기술된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 다에 기초할 수 있다. 다시 말해, 본원에 사용된 바와 같이, "~에 기초하는"이라는 구문은 "~에 적어도 부분적으로 기초하는(based at least in part on)" 이라는 구문과 동일한 방식으로 해석되어야 한다.
본원의 설명은 당업자가 본 개시를 실시하거나 사용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 명백할 것이며, 본원에 정의된 일반적인 원리들은 본 개시의 범위를 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본원에 설명된 예들 및 설계들에 제한되지 않으며, 본원에 개시된 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (24)

  1. 방법에 있어서,
    제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 기록 전압을 인가하는 단계;
    상기 기록 전압을 인가한 후 상기 메모리 셀에 제1 극성을 갖는 제1 판독 전압을 인가하는 단계;
    상기 제1 판독 전압을 인가한 후 상기 메모리 셀에 상기 제1 극성과 다른 제2 극성을 갖는 제2 판독 전압을 인가하는 단계; 및
    상기 제1 판독 전압을 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리 상태를 결정하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 판독 전압을 인가한 후 상기 메모리 셀에 상기 제1 극성을 갖는 제3 판독 전압을 인가하는 단계를 더 포함하며, 상기 제3 판독 전압을 인가하는 단계는 상기 메모리 셀의 리프레시 동작과 관련되는, 방법.
  3. 제2항에 있어서,
    상기 제3 판독 전압을 인가한 후 상기 메모리 셀에 상기 제1 극성을 갖는 제4 판독 전압을 인가하는 단계를 더 포함하며, 상기 제4 판독 전압을 인가하는 단계는 상기 메모리 셀의 리프레시 동작과 관련되는, 방법.
  4. 제3항에 있어서,
    상기 메모리 셀의 상기 논리 상태를 결정한 후 상기 제4 판독 전압을 제5 전압으로 감소시키는 단계를 더 포함하는, 방법.
  5. 제3항에 있어서, 상기 기록 전압은 상기 제1 판독 전압, 상기 제2 판독 전압, 상기 제3 판독 전압 및 상기 제4 판독 전압보다 큰, 방법.
  6. 제3항에 있어서, 상기 제3 판독 전압은 상기 제4 판독 전압보다 큰, 방법.
  7. 제1항에 있어서, 상기 제1 극성은 양의 극성을 포함하고 상기 제2 극성은 음의 극성을 포함하는, 방법.
  8. 제1항에 있어서, 상기 제1 극성은 음의 극성을 포함하고 상기 제2 극성은 양의 극성을 포함하는, 방법.
  9. 제1항에 있어서, 상기 기록 전압은 상기 제1 극성을 갖는, 방법.
  10. 제1항에 있어서, 상기 기록 전압은 상기 제2 극성을 갖는, 방법.
  11. 제1항에 있어서, 상기 메모리 셀은 칼코게나이드(chalcogenide)를 포함하는 다중 레벨 셀(MLC)을 포함하는, 방법.
  12. 제1항에 있어서, 상기 제2 판독 전압을 인가하는 단계는 상기 메모리 셀의 리프레시 동작과 관련되는, 방법.
  13. 제1항에 있어서, 상기 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함하는, 방법.
  14. 메모리 장치에 있어서,
    메모리 셀;
    상기 메모리 셀과 결합된 제1 액세스 라인;
    상기 메모리 셀과 결합된 제2 액세스 라인; 및
    상기 제1 액세스 라인 및 상기 제2 액세스 라인과 결합된 메모리 컨트롤러로서, 상기 메모리 컨트롤러는,
    상기 메모리 셀에 기록 전압을 인가하고;
    상기 기록 전압을 인가한 후 상기 메모리 셀에 제1 극성을 갖는 제1 판독 전압을 인가하고;
    상기 제1 판독 전압을 인가한 후 상기 메모리 셀에 제2 극성을 갖는 제2 판독 전압을 인가하고;
    상기 제1 판독 전압의 상기 인가에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리 상태를 결정하도록 동작 가능한, 상기 메모리 컨트롤러를 포함하는, 메모리 장치.
  15. 제14항에 있어서, 상기 기록 전압은 상기 제1 극성 또는 상기 제2 극성을 포함하는, 메모리 장치.
  16. 제15항에 있어서, 상기 메모리 컨트롤러는,
    상기 제2 판독 전압을 인가한 후 상기 메모리 셀에 상기 제1 극성을 갖는 제3 판독 전압을 인가하도록 더 동작 가능하며, 상기 제2 판독 전압은 상기 제3 판독 전압보다 크고, 상기 제3 판독 전압을 인가하는 것은 상기 메모리 셀의 리프레시 동작과 관련되는, 메모리 장치.
  17. 제16항에 있어서, 상기 메모리 컨트롤러는,
    상기 제3 판독 전압을 인가한 후 상기 메모리 셀에 상기 제1 극성을 갖는 제4 판독 전압을 인가하도록 더 동작 가능하며, 상기 제3 판독 전압은 상기 제4 판독 전압보다 크고, 상기 제4 판독 전압을 인가하는 것은 상기 메모리 셀의 리프레시 동작과 관련되는, 메모리 장치.
  18. 제14항에 있어서, 상기 메모리 셀은 칼코게나이드를 포함하는, 메모리 장치.
  19. 제14항에 있어서, 상기 메모리 셀은 다중 레벨 셀(MLC)을 포함하는, 메모리 장치.
  20. 제14항에 있어서, 상기 메모리 셀은 메모리 소자 및 선택기 장치를 포함하는, 메모리 장치.
  21. 방법에 있어서,
    제1 액세스 라인 및 제2 액세스 라인과 결합된 메모리 셀에 기록 펄스를 인가하는 단계;
    상기 기록 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 상기 기록 펄스와 동일한 극성을 갖는 제1 판독 펄스를 인가하는 단계로서, 상기 제1 판독 펄스는 감지 동작과 관련되는, 상기 제1 판독 펄스를 인가하는 단계;
    상기 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 상기 기록 펄스와 반대 극성을 갖는 제2 판독 펄스를 인가하는 단계; 및
    상기 제1 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀의 논리 상태를 결정하는 단계를 포함하는, 방법.
  22. 제21항에 있어서,
    상기 제2 판독 펄스를 인가하는 것에 적어도 부분적으로 기초하여 상기 메모리 셀에 상기 기록 펄스와 동일한 극성을 갖는 제3 판독 펄스를 인가하는 단계; 및
    상기 제3 판독 펄스를 인가한 후 상기 메모리 셀에 상기 기록 펄스와 동일한 극성을 갖는 제4 판독 펄스를 인가하는 단계로서, 상기 제3 판독 펄스 및 상기 제4 판독 펄스를 인가하는 단계는 상기 메모리 셀의 리프레시 동작과 관련되는, 상기 제4 판독 펄스를 인가하는 단계를 더 포함하는, 방법.
  23. 제22항에 있어서,
    상기 제4 판독 펄스를 인가한 후 상기 제1 액세스 라인 또는 상기 제2 액세스 라인 중 적어도 하나를 접지시키는 단계를 더 포함하는, 방법.
  24. 제21항에 있어서, 상기 메모리 셀은 메모리 저장 소자 및 선택기 장치를 포함하는, 방법.
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