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KR20240045572A - 자가 선택형 메모리의 데이터 독출 방법 및 이를 수행하는 자가 선택형 메모리 - Google Patents

자가 선택형 메모리의 데이터 독출 방법 및 이를 수행하는 자가 선택형 메모리 Download PDF

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KR20240045572A
KR20240045572A KR1020220125050A KR20220125050A KR20240045572A KR 20240045572 A KR20240045572 A KR 20240045572A KR 1020220125050 A KR1020220125050 A KR 1020220125050A KR 20220125050 A KR20220125050 A KR 20220125050A KR 20240045572 A KR20240045572 A KR 20240045572A
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KR
South Korea
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read
read pulse
edge
pulse
self
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Pending
Application number
KR1020220125050A
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English (en)
Inventor
김환
전수희
송슬지
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US18/303,937 priority patent/US12237047B2/en
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Pending legal-status Critical Current

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Abstract

자가 선택형 메모리(self-selecting memory)의 데이터 독출 방법에서, 자가 선택형 메모리에 포함되는 대상 메모리 셀에 데이터를 기입하는데 이용된 기입 펄스(pulse)와 반대 극성을 가지는 독출 펄스를 생성한다. 독출 펄스를 대상 메모리 셀에 인가한다. 독출 펄스는 독출 펄스의 시작 부분을 나타내는 제1 에지 및 독출 펄스의 종료 부분을 나타내는 제2 에지를 가진다. 독출 펄스의 제2 에지 상에서 언더슈트(undershoot) 또는 오버슈트(overshoot)가 증가하도록 독출 펄스의 제2 에지의 기울기를 조절한다.

Description

자가 선택형 메모리의 데이터 독출 방법 및 이를 수행하는 자가 선택형 메모리{METHOD OF READING DATA FROM SELF-SELECTING MEMORY AND SELF-SELECTING MEMORY PERFORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 자가 선택형 메모리의 데이터 독출 방법 및 상기 데이터 독출 방법을 수행하는 자가 선택형 메모리에 관한 것이다.
메모리 장치는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치에 정보를 저장하는데 널리 사용된다. 정보는 메모리 장치의 다양한 상태를 프로그래밍하여 저장될 수 있다. 예를 들어, 이진 장치에는 논리 "1" 또는 논리 "0"으로 표시되는 두 가지 상태가 저장될 수 있고, 다른 시스템에서는 두 개 이상의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해 전자 장치의 구성 요소는 메모리 장치의 저장된 상태를 독출하거나 감지할 수 있다. 또한, 정보를 저장하기 위해 전자 장치의 구성 요소는 메모리 장치의 상태를 기입하거나 프로그램할 수 있다.
DRAM(dynamic random access memory), 플래시 메모리(flash memory), MRAM(magnetic random access memory), RRAM(resistive random access memory), PCM(phase change memory) 등과 같은 다양한 타입의 메모리 장치들이 존재할 수 있으며, 이러한 메모리 장치들은 휘발성 또는 비휘발성일 수 있다. 일부 타입의 메모리 장치는 다양한 논리 상태를 프로그래밍하고 감지하기 위해 메모리 셀의 저항 또는 전압 강하의 변화를 사용할 수 있다. 예를 들어, 자가 선택형 메모리(self-selecting memory)는 서로 다른 프로그램 상태들 사이에서 메모리 셀의 임계 전압의 차이를 향상시킬 수 있다. 또한, 자가 선택형 메모리는 메모리와 스위치의 특성이 결합된 하나의 물질을 이용하여 구현되며, 이에 따라 구조가 단순하면서도 높은 집적도를 가질 수 있다. 또한, 동작 전류가 낮고 동작 속도가 빨라 차세대 메모리로 연구되고 있다.
본 발명의 일 목적은 독출 디스터브(read disturb) 문제를 효과적으로 개선할 수 있는 자가 선택형 메모리의 데이터 독출 방법을 제공하는 것이다.
본 발명의 일 목적은 상기 데이터 독출 방법을 수행하는 자가 선택형 메모리를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 자가 선택형 메모리(self-selecting memory)의 데이터 독출 방법에서, 상기 자가 선택형 메모리에 포함되는 대상 메모리 셀에 데이터를 기입하는데 이용된 기입 펄스(pulse)와 반대 극성을 가지는 독출 펄스를 생성한다. 상기 독출 펄스를 상기 대상 메모리 셀에 인가한다. 상기 독출 펄스는 상기 독출 펄스의 시작 부분을 나타내는 제1 에지 및 상기 독출 펄스의 종료 부분을 나타내는 제2 에지를 가진다. 상기 독출 펄스의 상기 제2 에지 상에서 언더슈트(undershoot) 또는 오버슈트(overshoot)가 증가하도록 상기 독출 펄스의 상기 제2 에지의 기울기를 조절한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 자가 선택형 메모리(self-selecting memory)는 자가 선택형 메모리 셀 어레이 및 기입/독출 회로를 포함한다. 상기 자가 선택형 메모리 셀 어레이는 복수의 자가 선택형 메모리 셀들을 포함한다. 상기 기입/독출 회로는 상기 자가 선택형 메모리 셀 어레이에 대한 데이터 기입 동작 및 데이터 독출 동작을 제어한다. 상기 기입/독출 회로는, 상기 자가 선택형 메모리 셀 어레이에 포함되는 대상 메모리 셀에 대한 상기 데이터 독출 동작에서, 상기 대상 메모리 셀에 데이터를 기입하는데 이용된 기입 펄스(pulse)와 반대 극성을 가지는 독출 펄스를 생성하고, 상기 독출 펄스를 상기 대상 메모리 셀에 인가한다. 상기 독출 펄스는 상기 독출 펄스의 시작 부분을 나타내는 제1 에지 및 상기 독출 펄스의 종료 부분을 나타내는 제2 에지를 가진다. 상기 독출 펄스의 상기 제2 에지 상에서 언더슈트(undershoot) 또는 오버슈트(overshoot)가 증가하도록 상기 독출 펄스의 상기 제2 에지의 기울기를 조절한다.
상기와 같은 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법 및 자가 선택형 메모리에서는, 독출 펄스의 제2 에지 상에서 언더슈트 또는 오버슈트가 증가하도록 독출 펄스의 제2 에지의 기울기를 조절함으로써, 리커버리 펄스를 직접 생성하지 않고 독출 펄스를 변형하여, 리커버리 펄스를 직접 생성/인가한 것과 동일/유사한 리커버리 효과를 발생할 수 있다. 또한, 독출 펄스의 제1 에지 상에서 오버슈트 또는 언더슈트가 감소하도록 독출 펄스의 제1 에지의 기울기를 추가적으로 조절함으로써, 독출 스트레스를 감소시킬 수 있다. 이에 따라 설계 난이도 증가 및 칩 크기 증가를 방지하면서 독출 디스터브 문제를 효과적으로 해결할 수 있다.
도 1은 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 자가 선택형 메모리를 나타내는 블록도이다.
도 3은 도 2의 자가 선택형 메모리에 포함되는 자가 선택형 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 4는 도 3의 자가 선택형 메모리 셀 어레이에 포함되는 자가 선택형 메모리 셀의 일 예를 나타내는 도면이다.
도 5a, 5b, 5c, 5d, 5e, 5f, 5g 및 5h는 본 발명의 실시예들에 따른 자가 선택형 메모리에 대한 데이터 기입 동작 및 데이터 독출 동작을 설명하기 위한 도면들이다.
도 6은 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 7은 도 6의 독출 펄스의 제2 에지의 기울기를 조절하는 단계의 일 예를 나타내는 순서도이다.
도 8a, 8b, 8c 및 8d는 도 7의 동작을 설명하기 위한 도면들이다.
도 9는 도 6의 독출 펄스의 제2 에지의 기울기를 조절하는 단계의 일 예를 나타내는 순서도이다.
도 10a, 10b, 10c 및 10d는 도 9의 동작을 설명하기 위한 도면들이다.
도 11a 및 11b는 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법을 설명하기 위한 도면들이다.
도 12는 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 13은 도 12의 독출 펄스의 제2 에지의 기울기를 조절하는 단계들의 일 예를 나타내는 순서도이다.
도 14a, 14b 및 14c는 도 13의 동작을 설명하기 위한 도면들이다.
도 15는 도 12의 독출 펄스의 제2 에지의 기울기를 조절하는 단계들의 일 예를 나타내는 순서도이다.
도 16a 및 16b는 도 15의 동작을 설명하기 위한 도면들이다.
도 17은 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 18은 도 17의 독출 펄스의 제1 에지 및 제2 에지의 기울기들을 조절하는 단계들의 일 예를 나타내는 순서도이다.
도 19는 도 18의 동작을 설명하기 위한 도면이다.
도 20은 도 17의 독출 펄스의 제1 에지 및 제2 에지의 기울기들을 조절하는 단계들의 일 예를 나타내는 순서도이다.
도 21은 도 20의 동작을 설명하기 위한 도면이다.
도 22는 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 23a, 23b, 23c, 23d 및 23e는 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법을 설명하기 위한 도면들이다.
도 24는 본 발명의 실시예들에 따른 자가 선택형 메모리의 동작 방법을 나타내는 순서도이다.
도 25는 본 발명의 실시예들에 따른 자가 선택형 메모리를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 자가 선택형 메모리(self-selecting memory)의 데이터 독출 방법은, 자가 선택형 메모리 셀 어레이 및 기입/독출 회로를 포함하는 자가 선택형 메모리에 의해 수행된다. 상기 자가 선택형 메모리 셀 어레이는 복수의 자가 선택형 메모리 셀들을 포함할 수 있고, 상기 기입/독출 회로는 상기 자가 선택형 메모리 셀 어레이에 대한 데이터 기입 동작 및 데이터 독출 동작을 제어할 수 있다. 상기 자가 선택형 메모리의 구조에 대해서는 도 2 등을 참조하여 후술하도록 한다.
본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법에서, 상기 자가 선택형 메모리에 포함되는 대상 메모리 셀에 대한 데이터 독출 동작이 수행된다. 상기 대상 메모리 셀에 대한 데이터 독출 동작은 상기 대상 메모리 셀에 대한 데이터 기입 동작이 수행된 이후에 수행될 수 있다. 예를 들어, 상기 대상 메모리 셀은 상기 복수의 자가 선택형 메모리 셀들 중 하나일 수 있다.
구체적으로, 기입 펄스(pulse)와 반대 극성을 가지는 독출 펄스를 생성한다(단계 S100). 상기 기입 펄스는 상기 대상 메모리 셀에 대한 데이터 기입 동작에서 데이터를 기입하는데 이용된다. 예를 들어, 상기 기입 펄스는 제1 극성을 가질 수 있고, 상기 독출 펄스는 상기 제1 극성과 반대되는 제2 극성을 가질 수 있다. 예를 들어, 상기 제1 극성은 양의 극성(positive polarity) 및 음의 극성(negative polarity) 중 하나일 수 있고, 상기 제2 극성은 양의 극성 및 음의 극성 중 다른 하나일 수 있다. 단계 S100에 대해서는 도 6, 12, 17, 22 등을 참조하여 후술하도록 한다.
상기 독출 펄스를 상기 대상 메모리 셀에 인가한다(단계 S200). 예를 들어, 단계 S100 및 S200이 수행됨에 따라, 상기 대상 메모리 셀에 대한 데이터 독출 동작이 수행되며, 상기 대상 메모리 셀에 대한 데이터 기입 동작에서 상기 대상 메모리 셀에 저장된 데이터가 독출될 수 있다.
상기 독출 펄스는 상기 독출 펄스의 시작 부분을 나타내는 제1 에지 및 상기 독출 펄스의 종료 부분을 나타내는 제2 에지를 가질 수 있다. 예를 들어, 상기 제1 에지는 상승 에지(rising edge) 및 하강 에지(falling edge) 중 하나일 수 있고, 상기 제2 에지는 상승 에지 및 하강 에지 중 다른 하나일 수 있다.
일 실시예에서, 도 6을 참조하여 후술하는 것처럼, 상기 독출 펄스의 상기 제2 에지 상에서 언더슈트(undershoot) 또는 오버슈트(overshoot)가 증가하도록 상기 독출 펄스의 상기 제2 에지의 기울기를 조절할 수 있다. 상기와 같이 상기 독출 펄스의 상기 제2 에지 상에서 언더슈트 또는 오버슈트가 증가함에 따라, 리커버리(recovery) 펄스를 인가한 것과 동일한 효과가 발생하며, 따라서 상기 자가 선택형 메모리의 독출 디스터브(read disturb) 문제가 개선될 수 있다. 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는 동작에 대해서는 도 6 내지 16을 참조하여 후술하도록 한다.
일 실시예에서, 도 17을 참조하여 후술하는 것처럼, 상기 독출 펄스의 상기 제1 에지 상에서 오버슈트 또는 언더슈트가 감소하도록 상기 독출 펄스의 상기 제1 에지의 기울기를 추가적으로 조절할 수 있다. 상기와 같이 상기 독출 펄스의 상기 제1 에지 상에서 오버슈트 또는 언더슈트가 감소함에 따라, 상기 자가 선택형 메모리의 독출 디스터브 문제가 개선될 수 있다. 상기 독출 펄스의 상기 제1 에지의 기울기를 조절하는 동작에 대해서는 도 17 내지 21을 참조하여 후술하도록 한다.
일 실시예에서, 상기 독출 펄스의 상기 제1 및 제2 에지들의 기울기들을 조절함에 따라, 상기 독출 펄스의 상기 제1 및 제2 에지들의 천이 시간들은 서로 달라질 수 있다. 다시 말하면, 상기 독출 펄스의 상기 제1 및 제2 에지들의 기울기들의 절대 값들이 서로 달라질 수 있다.
일 실시예에서, 단계 S100 및 S200은 외부의 메모리 컨트롤러(예를 들어, 도 25의 20)로부터 수신되는 독출 커맨드 및 독출 어드레스에 기초하여 수행될 수 있다. 다시 말하면, 상기 독출 커맨드 및 상기 독출 어드레스에 기초하여 상기 대상 메모리 셀이 특정되고 상기 대상 메모리 셀에 대한 데이터 독출 동작이 수행될 수 있다.
도 2는 본 발명의 실시예들에 따른 자가 선택형 메모리를 나타내는 블록도이다.
도 2를 참조하면, 자가 선택형 메모리(500)는 자가 선택형 메모리 셀 어레이(510), 기입/독출 회로(520), 제어 회로(530) 및 전압 생성기(540)를 포함한다.
자가 선택형 메모리 셀 어레이(510)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)과 연결되는 복수의 자가 선택형 메모리 셀들을 포함한다. 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)을 통해 각종 전압 신호나 전류 신호가 제공됨에 따라, 선택된 메모리 셀들에 대해서는 데이터가 기입되거나 독출될 수 있고, 나머지 비선택된 메모리 셀들에 대해서는 기입이나 독출이 수행되는 것이 방지될 수 있다. 자가 선택형 메모리 셀 어레이(510) 및 상기 자가 선택형 메모리 셀의 구조에 대해서는 도 3 및 4를 참조하여 후술하도록 한다.
제어 회로(530)는 외부의 메모리 컨트롤러(예를 들어, 도 25의 20)로부터 전송되는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 제어 신호들(CTL1, CTL2)을 생성한다. 예를 들어, 커맨드(CMD)에 수반하여 액세스할 메모리 셀(즉, 대상 메모리 셀)을 지시하기 위한 어드레스(ADDR)가 함께 수신될 수 있다. 예를 들어, 커맨드(CMD)는 데이터 기입 동작을 위한 기입 커맨드, 데이터 독출 동작을 위한 독출 커맨드 등을 포함할 수 있다. 예를 들어, 어드레스(ADDR)는 복수의 워드 라인들(WL) 중 적어도 하나를 선택하기 위한 로우 어드레스 및 복수의 비트 라인들(BL) 중 적어도 하나를 선택하기 위한 컬럼 어드레스를 포함할 수 있다. 상세하게 도시하지는 않았으나, 제어 회로(530)는 커맨드(CMD)를 처리하기 위한 커맨드 디코더 및 어드레스(ADDR)를 처리하기 위한 어드레스 버퍼 등을 포함할 수 있다.
전압 생성기(540)는 제어 신호(CTL1)에 기초하여 복수의 구동 전압들(VD)을 생성한다. 예를 들어, 복수의 구동 전압들(VD)은 데이터 기입 동작에서 이용되는 기입 전압, 데이터 독출 동작에서 이용되는 독출 전압, 데이터 기입/독출 동작에서 비선택 워드 라인들 및 비선택 비트 라인들에 제공되는 금지(inhibit) 전압 등을 포함할 수 있다.
기입/독출 회로(520)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)을 통해 자가 선택형 메모리 셀 어레이(510)와 연결되고, 제어 신호(CTL2) 및 복수의 구동 전압들(VD)에 기초하여 자가 선택형 메모리 셀 어레이(510)에 대한 데이터 기입 동작 및 데이터 독출 동작을 제어한다. 예를 들어, 기입/독출 회로(520)는 자가 선택형 메모리 셀 어레이(510)에 포함되는 상기 복수의 자가 선택형 메모리 셀들 중 상기 대상 메모리 셀에 데이터를 기입하거나 상기 메모리 셀로부터 데이터를 독출할 수 있다.
기입/독출 회로(520)는 기입 드라이버(write driver)(WDRV), 독출 드라이버(read driver)(RDRV) 및 에지 컨트롤러(edge controller)(ECONT)를 포함할 수 있다. 기입 드라이버(WDRV)는 복수의 구동 전압들(VD) 중 상기 기입 전압에 기초하여 데이터 기입 동작에서 이용되는 기입 펄스를 생성할 수 있다. 독출 드라이버(RDRV)는 복수의 구동 전압들(VD) 중 상기 독출 전압에 기초하여 데이터 독출 동작에서 이용되는 독출 펄스를 생성할 수 있다. 에지 컨트롤러(ECONT)는 상기 독출 펄스의 적어도 하나의 에지의 기울기를 조절할 수 있다.
기입/독출 회로(520)는 도 1을 참조하여 상술한 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법을 수행할 수 있다. 예를 들어, 상기 대상 메모리 셀에 대한 데이터 독출 동작에서, 기입/독출 회로(520)에 포함되는 독출 드라이버(RDRV)는 상기 대상 메모리 셀에 데이터를 기입하는데 이용된 상기 기입 펄스와 반대 극성을 가지는 상기 독출 펄스를 생성하고, 상기 독출 펄스를 상기 대상 메모리 셀에 인가할 수 있다. 기입/독출 회로(520)에 포함되는 에지 컨트롤러(ECONT)는 상기 독출 펄스의 종료 부분을 나타내는 제2 에지 상에서 언더슈트 또는 오버슈트가 증가하도록 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하며, 상기 독출 펄스의 시작 부분을 나타내는 제1 에지 오버슈트 또는 언더슈트가 감소하도록 상기 독출 펄스의 상기 제1 에지의 기울기를 추가적으로 조절할 수 있다.
도 3은 도 2의 자가 선택형 메모리에 포함되는 자가 선택형 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 3을 참조하면, 자가 선택형 메모리 셀 어레이(511)는 복수의 워드 라인들(WL0, WL1, ..., WLn)(n은 2 이상의 자연수)과 복수의 비트 라인들(BL0, BL1, ..., BLm)(m은 2 이상의 자연수)이 교차하는 영역에 배치되는 복수의 자가 선택형 메모리 셀(MC)들을 포함할 수 있다.
각 자가 선택형 메모리 셀(MC)은 복수의 워드 라인들(WL0~WLn) 중 각각의 워드 라인과 중 복수의 비트 라인들(BL0~BLm) 중 각각의 비트 라인 사이에 연결될 수 있다. 이 경우, 각 자가 선택형 메모리 셀(MC)에 인가되는 전압은 각 비트 라인과 각 워드 라인 사이의 전압 차이에 해당할 수 있다.
복수의 워드 라인들(WL0~WLn) 및 복수의 비트 라인들(BL0~BLm)은 기입/독출 회로(도 2의 520)와 연결될 수 있다. 기입/독출 회로(520)에 포함되는 기입 드라이버(WDRV)는 기입 커맨드의 수신에 의해 인에이블되어 선택된 워드 라인 및 비트 라인에 연결된 메모리 셀(MC)에 데이터 기입 동작 또는 프로그램 동작을 수행하기 위한 기입 펄스(또는 전류)를 인가할 수 있다. 기입/독출 회로(520)에 포함되는 독출 드라이버(RDRV)는 독출 커맨드의 수신에 의해 인에이블되어 선택된 워드 라인 및 비트 라인에 연결된 메모리 셀(MC)에 데이터 독출 동작을 수행하기 위한 독출 펄스(또는 전류)를 인가할 수 있다.
도 4는 도 3의 자가 선택형 메모리 셀 어레이에 포함되는 자가 선택형 메모리 셀의 일 예를 나타내는 도면이다.
도 4를 참조하면, 자가 선택형 메모리 셀(MCxy)은 비트 라인(BLx)(x는 0 이상 m 이하의 자연수) 및 워드 라인(WLy)(y는 0 이상 n 이하의 자연수)과 연결되며, 제1 전극(512), 제2 전극(514) 및 자가 선택 물질(516)을 포함할 수 있다.
제1 전극(512)은 비트 라인(BLx)과 연결되고, 제2 전극(514)은 워드 라인(WLy)과 연결되며, 자가 선택 물질(516)은 제1 전극(512)과 제2 전극(514) 사이에 형성될 수 있다. 자가 선택 물질(516)은 메모리와 스위치의 특성이 결합된 물질이며, 데이터 저장 기능 및 메모리 셀 선택 기능(또는 온/오프 기능)을 한 번에 수행할 수 있다. 다시 말하면, 자가 선택 물질(516)은 OTS(ovonic threshold switch)의 역할을 하면서 동시에 특정 저장 데이터 값을 나타내는 상태를 유지하는 역할을 할 수 있다. 이에 따라, 자가 선택형 메모리 셀(MCxy)은 별도의 스위칭 소자를 포함하지 않을 수 있다.
일 실시예에서, 자가 선택 물질(516)은 칼코지나이드(chalcogenide) 물질을 포함할 수 있다. 예를 들어, 칼코지나이드 물질은 황(S), 셀레늄(Se), 텔루륨(Te), 비소(As), 안티몬(Sb), 탄소(C), 게르마늄(Ge)의 합금(alloy)과 같은 칼코지나이드 유리(glass)를 포함할 수 있다. 일 실시예에서, 주로 셀레늄(Se), 비소(As) 및 게르마늄(Ge)을 갖는 칼코지나이드 물질은 SAG-합금으로 지칭될 수 있다. 일 실시예에서, SAG-합금은 실리콘(Si)을 포함할 수 있고 이러한 칼코지나이드 물질은 SiSAG-합금으로 지칭될 수 있다. 일 실시예에서, 칼코지나이드 유리는 수소(H), 산소(O), 질소(N), 염소(Cl) 또는 불소(F)와 같은 추가 원소를 각각 원자 또는 분자 형태로 포함할 수 있다.
일 실시예에서, 칼코지나이드 물질 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있으며, 다만 이에 한정되지 않을 수 있다. 하이픈(-)으로 연결된 표기는 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내기 위한 것이다. 예를 들어, Ge-Te는 GepTeq를 포함할 수 있으며, 여기서 p 및 q는 임의의 양의 정수일 수 있다.
다만, 본 발명의 실시예들에 따른 자가 선택형 메모리에 포함되는 자가 선택 물질이 전술한 물질들에 한정되는 것은 아닐 수 있다.
일 실시예에서, 자가 선택형 메모리 셀(MCxy)은 비트 라인(BLx)과 워드 라인(WLy) 사이의 연속적인 층에 의해 형성되거나 다른 기하학적 관계로 형성될 수 있다.
도 5a, 5b, 5c, 5d, 5e, 5f, 5g 및 5h는 본 발명의 실시예들에 따른 자가 선택형 메모리에 대한 데이터 기입 동작 및 데이터 독출 동작을 설명하기 위한 도면들이다.
도 5a 및 5b를 참조하면, 데이터 기입 동작 및 데이터 독출 동작의 방향이 같은 경우를 예시하고 있다. 예를 들어, 데이터 기입 동작에서 양의 극성을 가지는 기입 펄스(WP1)가 인가되고, 데이터 독출 동작에서 양의 극성을 가지는 독출 펄스(RP1)가 인가될 수 있다. 여기서, 양의 극성을 가진다는 것은, 기입 펄스(WP1) 및 독출 펄스(RP1)의 전압 레벨이 0보다 높은 것을 나타낼 수 있다. 도 5b에서, 데이터 기입 동작 및 데이터 독출 동작의 방향은, 기입 펄스(WP1) 및 독출 펄스(RP1)가 인가되는 방향 및/또는 기입 펄스(WP1) 및 독출 펄스(RP1)에 의한 전류의 방향을 나타낼 수 있다.
도 5c 및 5d를 참조하면, 데이터 기입 동작 및 데이터 독출 동작의 방향이 반대인 경우를 예시하고 있다. 예를 들어, 데이터 기입 동작에서 음의 극성을 가지는 기입 펄스(WP2)가 인가되고, 데이터 독출 동작에서 양의 극성을 가지는 독출 펄스(RP1)가 인가될 수 있다. 도 5a 및 5b의 예와 비교하여, 도 5c 및 5d의 예에서는 데이터 기입 동작의 방향이 변경되었다.
도 5e 및 5f를 참조하면, 데이터 기입 동작 및 데이터 독출 동작의 방향이 같은 경우를 예시하고 있다. 예를 들어, 데이터 기입 동작에서 음의 극성을 가지는 기입 펄스(WP2)가 인가되고, 데이터 독출 동작에서 음의 극성을 가지는 독출 펄스(RP2)가 인가될 수 있다. 여기서, 음의 극성을 가진다는 것은, 기입 펄스(WP2) 및 독출 펄스(RP2)의 전압 레벨이 0보다 낮은 것을 나타낼 수 있다. 도 5a 및 5b의 예와 비교하여, 도 5e 및 5f의 예에서는 데이터 기입 동작 및 데이터 독출 동작의 방향이 변경되었다.
도 5g 및 5h를 참조하면, 데이터 기입 동작 및 데이터 독출 동작의 방향이 반대인 경우를 예시하고 있다. 예를 들어, 데이터 기입 동작에서 양의 극성을 가지는 기입 펄스(WP1)가 인가되고, 데이터 독출 동작에서 음의 극성을 가지는 독출 펄스(RP2)가 인가될 수 있다. 도 5e 및 5f의 예와 비교하여, 도 5g 및 5h의 예에서는 데이터 기입 동작의 방향이 변경되었다.
일 실시예에서, 데이터 기입 동작은 양방향 극성이 가능하도록 구현되고, 데이터 독출 동작은 한방향 극성으로만 구현할 수 있다. 다시 말하면, 데이터 기입 동작에서 이용되는 기입 펄스는 양의 극성 및 음의 극성 모두를 가질 수 있고, 데이터 독출 동작에서 이용되는 독출 펄스는 양의 극성 및 음의 극성 중 하나로 고정될 수 있다. 예를 들어, 독출 펄스가 양의 극성만을 가지도록 구현되는 경우에, 자가 선택형 메모리는 도 5a 및 5b의 예와 같이 동작하거나 도 5c 및 5d의 예와 같이 동작할 수 있다. 예를 들어, 독출 펄스가 음의 극성만을 가지도록 구현되는 경우에, 자가 선택형 메모리는 도 5e 및 5f의 예와 같이 동작하거나 도 5g 및 5h의 예와 같이 동작할 수 있다. 이와 같이 독출 펄스의 극성을 하나의 극성으로만 고정/유지하는 것이 소자의 동작 및 설계 관점에서 유리할 수 있다.
자가 선택형 메모리의 동작 원리는, 인가해주는 전계 방향에 따라 채널 내부의 이온 중 일부가 이동하여 자가 선택 물질 내부에 이온 농도 구배를 형성하며, 이온 농도에 따른 임계 전압을 변조(modulation)하여 메모리 윈도우(memory window)를 형성할 수 있다. 예를 들어, 도 5a 및 5b의 예 및 도 5e 및 5f의 예와 같이 데이터 기입 동작 및 데이터 독출 동작의 방향이 같은 경우 낮은 임계 전압 상태(low VTH state)(예를 들어, 기존의 PCM(phase change memory)에서의 셋(SET) 상태)로 정의되고, 도 5c 및 5d의 예 및 도 5g 및 5h의 예와 같이 데이터 기입 동작 및 데이터 독출 동작의 방향이 반대인 경우 높은 임계 전압 상태(high VTH state)(예를 들어, 기존의 PCM에서의 리셋(RESET) 상태)로 정의될 수 있다.
상술한 것처럼 데이터 독출 동작을 한방향 극성으로만 구현하는 경우, 즉 독출 펄스의 극성을 하나의 극성으로만 고정/유지하는 경우에, 독출 디스터브(read disturb) 문제가 발생할 수 있다. 독출 디스터브 문제는 도 5c 및 5d의 예 및 도 5g 및 5h의 예와 같이 데이터 기입 동작 및 데이터 독출 동작의 방향이 반대인 경우, 즉 높은 임계 전압 상태에서 발생하며, 데이터 독출 동작 시에 기입 펄스와 반대 극성의 독출 펄스가 인가됨에 따라 메모리 셀이 데이터 기입 동작에서와 반대 방향의 스트레스를 받게 되고, 이러한 반대 방향의 스트레스가 누적되면 높은 임계 전압 상태에서 낮은 임계 전압 상태로 전환되는 현상을 나타낸다. 예를 들어, 도 5c 및 5d의 예와 같이 음의 극성을 가지는 기입 펄스(WP2)를 이용하여 데이터 기입 동작이 수행된 메모리 셀에 대해 양의 극성을 가지는 독출 펄스(RP1)를 이용한 데이터 독출 동작이 반복되는 경우에, 임계 전압이 점차 감소하여 메모리 셀이 양의 극성을 가지는 기입 펄스(WP1)를 이용하여 기입된 것으로 상태가 변화될 수 있다. 이러한 독출 디스터브 문제는 독출 펄스의 시간이 증가할수록, 그리고 독출 펄스의 전압 레벨이 증가할수록 가속될 수 있다.
상기와 같은 독출 디스터브 문제를 해결하기 위해, 기존에는 독출 펄스와 반대 극성을 가지는 리커버리(recovery) 펄스를 제공하여 메모리 셀을 복원하는 방법을 이용하였다. 그러나 이 경우, 데이터 기입 동작뿐만 아니라 데이터 독출 동작도 양방향 극성이 가능하도록 구현하여야 하며, 기입 드라이버뿐 아니라 독출 드라이버 또한 양방향의 전압 인가가 필요하여 설계 난이도 증가 및 칩 크기 증가 등의 단점이 존재하였다. 또한, 양방향 독출 펄스를 인가하는 경우, 바이어스 드리프트(bias drift)의 가속화에 의해 임계 전압이 증가하여 독출 윈도우(read window)가 오히려 감소하는 문제가 있었다. 따라서, 독출 펄스의 극성을 하나의 극성으로만 고정/유지하는 것이 소자의 동작 및 설계 관점에서 유리할 수 있다.
본 발명에서는, 리커버리 펄스를 직접 생성하지 않고 독출 펄스를 변형하여, 리커버리 펄스를 직접 생성/인가한 것과 동일/유사한 리커버리 효과를 발생할 수 있다. 이에 따라 설계 난이도 증가 및 칩 크기 증가를 방지하면서 독출 디스터브 문제를 효과적으로 해결할 수 있다.
도 6은 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 1 및 6을 참조하면, 상기 기입 펄스와 반대 극성을 가지는 상기 독출 펄스를 생성하는데 있어서(단계 S100), 상기 독출 펄스의 종료 부분을 나타내는 상기 제2 에지 상에서 언더슈트 또는 오버슈트가 증가하도록 상기 독출 펄스의 상기 제2 에지의 기울기를 조절할 수 있다(단계 S130). 예를 들어, 상기 독출 펄스의 상기 제2 에지에 대한 천이 시간을 조절(예를 들어, 감소)함으로써, 상기 독출 펄스의 상기 제2 에지의 기울기를 조절(예를 들어, 기울기의 절대 값을 증가)할 수 있다.
도 7은 도 6의 독출 펄스의 제2 에지의 기울기를 조절하는 단계의 일 예를 나타내는 순서도이다. 도 8a, 8b, 8c 및 8d는 도 7의 동작을 설명하기 위한 도면들이다.
도 5c, 5d, 6, 7, 8a, 8b, 8c 및 8d를 참조하면, 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는데 있어서(단계 S130), 기입 펄스(WP2)가 음의 극성을 가지는 경우에, 독출 펄스(RP1)는 양의 극성을 가지고, 독출 펄스(RP1)의 제1 에지 및 제2 에지는 각각 상승 에지 및 하강 에지일 수 있다. 독출 펄스(RP1)의 상기 하강 에지 상에서 언더슈트가 증가하도록 독출 펄스(RP1)의 상기 하강 에지의 하강 시간을 감소시킬 수 있다(단계 S131).
구체적으로, 도 8a는 독출 펄스(RP1)의 이상적인 파형(RP1_IDEAL)을 나타내며, 제1 에지인 상승 에지(RE1I) 및 제2 에지인 하강 에지(FE1I)를 포함할 수 있다. 상승 에지(RE1I)는 상승 시간(RT1I)을 가지며, 하강 에지(FE1I)는 하강 시간(FT1I)을 가질 수 있다. 예를 들어, 상승 시간(RT1I) 및 하강 시간(FT1I)은 서로 동일할 수 있다. 상승 에지(RE1I)와 하강 에지(FE1I) 사이에서 독출 펄스(RP1)는 양의 독출 전압 레벨을 가질 수 있다.
도 8b는 도 7의 동작이 수행되지 않은 경우에 독출 펄스(RP1)의 실제 구현 파형(RP1_REAL)을 나타낸다. 도 8b의 상승 에지(RE1R), 하강 에지(FE1R), 상승 시간(RT1R) 및 하강 시간(FT1I)은 각각 도 8a의 상승 에지(RE1I), 하강 에지(FE1I), 상승 시간(RT1I) 및 하강 시간(FT1I)과 실질적으로 동일하며, 다만 상승 에지(RE1R)의 끝부분에서 오버슈트가 발생하고 하강 에지(FE1R)의 끝부분에서 언더슈트가 발생할 수 있다.
신호 처리 분야에서, 오버슈트는 신호가 정상 상태(steady state)를 초과하는 것을 나타내고, 언더슈트는 신호가 정상 상태보다 낮아지는 것을 나타낸다. 도 8b에 도시된 것처럼, 상승 에지(RE1R)의 끝부분에서 오버슈트가 발생함에 따라 독출 펄스(RP1)는 상기 양의 독출 전압 레벨보다 더 높은 전압 레벨까지 증가하였다가 상기 양의 독출 전압 레벨로 안정화되고, 하강 에지(FE1R)의 끝부분에서 언더슈트가 발생함에 따라 독출 펄스(RP1)는 0 전압 레벨보다 더 낮은 전압 레벨까지 감소하였다가 상기 0 전압 레벨로 안정화될 수 있다. 에지의 천이 시간, 즉 상승 에지의 상승 시간 및/또는 하강 에지의 하강 시간이 짧을수록 오버슈트 및/또는 언더슈트가 증가할 수 있다.
도 8c는 본 발명의 실시예들에 따라 도 7의 동작이 수행된 경우에 독출 펄스(RP1)의 실제 구현 파형(RP1_PI1)을 나타낸다. 도 8c의 상승 에지(RE1P) 및 상승 시간(RT1P)은 각각 도 8b의 상승 에지(RE1R) 및 상승 시간(RT1R)과 실질적으로 동일하고, 도 8c의 하강 시간(FT1P)은 도 8b의 하강 시간(FT1R)보다 짧으며, 이에 따라 도 8c의 하강 에지(FE1P)의 기울기의 절대 값은 도 8b의 하강 에지(FE1R)의 기울기의 절대 값보다 클 수 있다. 하강 시간(FT1P)이 감소함에 따라, 하강 에지(FE1P) 상에서 언더슈트(빗금 친 부분)가 증가할 수 있다. 예를 들어, 언더슈트가 증가한다는 것은, 독출 펄스의 최저 전압 레벨이 보다 낮아진 것을 나타낼 수도 있고, 독출 펄스가 상기 0 전압 레벨로 안정화되는데 소요되는 시간이 보다 길어진 것을 나타낼 수도 있으며, 빗금 친 부분의 면적이 보다 증가한 것을 나타낼 수도 있다. 예를 들어, 상술한 것처럼 독출 펄스를 구현함에 따라, 상승 시간(RT1P) 및 하강 시간(FT1P)은 서로 달라질 수 있다.
도 8d는 도 5c의 예에 도 8c의 독출 펄스를 적용한 결과를 나타낸다. 도 8d의 기입 펄스(WP2) 및 독출 펄스(RP1)는 각각 도 5c의 기입 펄스(WP2) 및 독출 펄스(RP1)와 실질적으로 동일할 수 있다. 도 8c에 도시된 것처럼, 하강 에지(FE1P) 상에서 언더슈트가 증가함에 따라, 도 8c의 빗금 친 부분이 독출 펄스(RP1)와 반대 극성의 리커버리 펄스(RRP1)로서 역할을 할 수 있다. 따라서, 도 8c의 독출 펄스를 이용하는 경우에, 리커버리 펄스(RRP1)를 직접 생성하지 않고도 리커버리 펄스(RRP1)를 직접 생성/인가한 것과 동일/유사한 리커버리 효과를 발생할 수 있다. 이 때, 리커버리 펄스(RRP1)의 음의 리커버리 전압 레벨의 절대 값은 기입 펄스(WP2)의 음의 기입 전압 레벨의 절대 값보다 작아야 하며, 따라서 하강 에지(FE1P) 상에서 발생하는 언더슈트의 최저 전압 레벨, 즉 독출 펄스의 최저 전압 레벨은 기입 펄스(WP2)의 음의 기입 전압 레벨보다 높을 수 있다.
도 9는 도 6의 독출 펄스의 제2 에지의 기울기를 조절하는 단계의 일 예를 나타내는 순서도이다. 도 10a, 10b, 10c 및 10d는 도 9의 동작을 설명하기 위한 도면들이다. 이하 도 7, 8a, 8b, 8c 및 8d와 중복되는 설명은 생략한다.
도 5g, 5h, 6, 9, 10a, 10b, 10c 및 10d를 참조하면, 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는데 있어서(단계 S130), 기입 펄스(WP1)가 양의 극성을 가지는 경우에, 독출 펄스(RP2)는 음의 극성을 가지고, 독출 펄스(RP2)의 제1 에지 및 제2 에지는 각각 하강 에지 및 상승 에지일 수 있다. 독출 펄스(RP2)의 상기 상승 에지 상에서 오버슈트가 증가하도록 독출 펄스(RP2)의 상기 상승 에지의 상승 시간을 감소시킬 수 있다(단계 S133).
구체적으로, 도 10a는 독출 펄스(RP2)의 이상적인 파형(RP2_IDEAL)을 나타내며, 제1 에지인 하강 에지(FE2I) 및 제2 에지인 상승 에지(RE2I)를 포함할 수 있다. 하강 에지(FE2I)는 하강 시간(FT2I)을 가지며, 상승 에지(RE2I)는 상승 시간(RT2I)을 가질 수 있다. 예를 들어, 하강 시간(FT2I) 및 상승 시간(RT2I)은 서로 동일할 수 있다. 하강 에지(FE2I)와 하강 에지(FE1I) 사이에서 독출 펄스(RP2)는 음의 독출 전압 레벨을 가질 수 있다.
도 10b는 도 9의 동작이 수행되지 않은 경우에 독출 펄스(RP2)의 실제 구현 파형(RP2_REAL)을 나타낸다. 도 10b의 하강 에지(FE2R), 상승 에지(RE2R), 하강 시간(FT2R) 및 상승 시간(RT2R)은 각각 도 10a의 하강 에지(FE2I), 상승 에지(RE2I), 하강 시간(FT2I) 및 상승 시간(RT2I)과 실질적으로 동일하며, 다만 하강 에지(FE2R)의 끝부분에서 언더슈트가 발생하고 상승 에지(RE2I)의 끝부분에서 오버슈트가 발생할 수 있다.
도 10c는 본 발명의 실시예들에 따라 도 9의 동작이 수행된 경우에 독출 펄스(RP2)의 실제 구현 파형(RP2_PI1)을 나타낸다. 도 10c의 하강 에지(FE2P) 및 하강 시간(FT2P)은 각각 도 10b의 하강 에지(FE2R) 및 하강 시간(FT2R)과 실질적으로 동일하고, 도 10c의 상승 시간(RT2P)은 도 10b의 상승 시간(RT2R)보다 짧으며, 이에 따라 도 10c의 상승 에지(RE2P)의 기울기의 절대 값은 도 10b의 상승 에지(RE2R)의 기울기의 절대 값보다 클 수 있다. 상승 시간(RT2P)이 감소함에 따라, 상승 에지(RE2P) 상에서 오버슈트(빗금 친 부분)가 증가할 수 있다. 예를 들어, 오버슈트가 증가한다는 것은, 독출 펄스의 최고 전압 레벨이 보다 높아진 것을 나타낼 수도 있고, 독출 펄스가 상기 0 전압 레벨로 안정화되는데 소요되는 시간이 보다 길어진 것을 나타낼 수도 있으며, 빗금 친 부분의 면적이 보다 증가한 것을 나타낼 수도 있다. 예를 들어, 상술한 것처럼 독출 펄스를 구현함에 따라, 하강 시간(FT2P) 및 상승 시간(RT2P)은 서로 달라질 수 있다.
도 10d는 도 5g의 예에 도 10c의 독출 펄스를 적용한 결과를 나타낸다. 도 10d의 기입 펄스(WP1) 및 독출 펄스(RP2)는 각각 도 5g의 기입 펄스(WP1) 및 독출 펄스(RP2)와 실질적으로 동일할 수 있다. 도 10c에 도시된 것처럼, 상승 에지(RE2P) 상에서 오버슈트가 증가함에 따라, 도 10c의 빗금 친 부분이 독출 펄스(RP2)와 반대 극성의 리커버리 펄스(RRP2)로서 역할을 할 수 있다. 따라서, 도 10c의 독출 펄스를 이용하는 경우에, 리커버리 펄스(RRP2)를 직접 생성하지 않고도 리커버리 펄스(RRP2)를 직접 생성/인가한 것과 동일/유사한 리커버리 효과를 발생할 수 있다. 이 때, 리커버리 펄스(RRP2)의 양의 리커버리 전압 레벨의 절대 값은 기입 펄스(WP1)의 양의 기입 전압 레벨의 절대 값보다 작아야 하며, 따라서 상승 에지(RE2P) 상에서 발생하는 오버슈트의 최고 전압 레벨, 즉 독출 펄스의 최고 전압 레벨은 기입 펄스(WP1)의 양의 기입 전압 레벨보다 낮을 수 있다.
도 11a 및 11b는 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법을 설명하기 위한 도면들이다.
도 11a를 참조하면, 메모리 셀들의 임계 전압(VTH)에 따른 서로 다른 상태들(S0, S1)의 분포를 나타내고 있다. 예를 들어, 상태(S0)를 가지도록 메모리 셀이 기입되고 반대 극성의 독출 펄스를 이용하여 메모리 셀을 독출하는 경우에, 독출 디스터브(RDS)가 상대적으로 적으면 상태(S0)로 복원되지만 독출 디스터브(RDS)가 상대적으로 크면 상태(S0)로 복원되지 못하고 상태(S1)로 바뀔 수 있다.
도 11b를 참조하면, 독출 디스터브(RDS)의 열화량을 누적 분포 함수(cumulative distribution function, CDF)로 나타내고 있다. woRCV는 도 5c 및 5g와 같이 리커버리 펄스가 인가되지 않은 경우를 나타내고, wRCV는 도 8c, 8d, 10c 및 10d와 같이 리커버리 펄스가 인가되는 경우를 나타낸다. 리커버리 펄스 적용 시에 독출 디스터브(RDS)의 열화량이 감소되는 것을 확인할 수 있다.
자가 선택형 메모리는 서로 다른 프로그램 상태들 사이에서 메모리 셀의 임계 전압의 차이를 향상시킬 수 있다. 셀이 프로그램되는 방식은 셀을 구성하는 다양한 재료의 분포에 영향을 미칠 수 있고, 이는 셀의 이온 이동에 영향을 미칠 수 있으며, 이는 셀의 임계 전압에 영향을 미칠 수 있다. 임계 전압은 셀의 논리 상태와 관련되거나 셀의 논리 상태를 나타낼 수 있다. 따라서 서로 다른 논리 상태 간의 임계 전압의 작은 변화는 셀이 판독될 수 있는 정확도에 영향을 미칠 수 있다.
상술한 것처럼 리커버리 펄스를 인가하는 경우에, 임계 전압의 변화를 복원시킬 수 있다. 특히 본 발명의 실시예들에 따르면, 독출 펄스의 제2 에지 상에서 언더슈트 또는 오버슈트가 증가하도록 독출 펄스의 제2 에지의 기울기를 조절함으로써, 리커버리 펄스를 직접 생성하지 않고 독출 펄스를 변형하여, 리커버리 펄스를 직접 생성/인가한 것과 동일/유사한 리커버리 효과를 발생할 수 있다. 이에 따라 설계 난이도 증가 및 칩 크기 증가를 방지하면서 독출 디스터브 문제를 효과적으로 해결할 수 있다.
도 12는 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다. 이하 도 6과 중복되는 설명은 생략한다.
도 1 및 12를 참조하면, 상기 기입 펄스와 반대 극성을 가지는 상기 독출 펄스를 생성하는데 있어서(단계 S100), 도 12의 단계 S130은 도 6의 단계 S130과 실질적으로 동일할 수 있다.
상기 독출 펄스를 제공하는 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리에 기초하여 상기 독출 펄스의 상기 제2 에지의 기울기를 조절할 수 있다(단계 S150). 예를 들어, 상기 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리에 따라, 상기 독출 펄스의 상기 제2 에지에 대한 천이 시간을 조절하는 양(예를 들어, 감소하는 양)을 다르게 설정할 수 있다.
도 13은 도 12의 독출 펄스의 제2 에지의 기울기를 조절하는 단계들의 일 예를 나타내는 순서도이다. 도 14a, 14b 및 14c는 도 13의 동작을 설명하기 위한 도면들이다. 이하 도 7, 8a, 8b, 8c 및 8d와 중복되는 설명은 생략한다.
도 12, 13, 14a, 14b 및 14c를 참조하면, 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는데 있어서(단계 S130), 도 13의 단계 S131은 도 7의 단계 S131과 실질적으로 동일할 수 있다.
상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는데 있어서(단계 S150), 상기 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리가 멀어질수록 상기 독출 펄스의 상기 하강 에지의 하강 시간은 짧아지도록 조절할 수 있다(단계 S151). 다시 말하면, 상기 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리가 멀어질수록 상기 독출 펄스의 상기 하강 에지 상에서 언더슈트가 보다 증가할 수 있다.
구체적으로, 도 14a에 도시된 것처럼, 자가 선택형 메모리 셀(MCa)은 워드 라인(WLa) 및 비트 라인(BLa)을 통해 기입/독출 회로(520)와 연결되고, 자가 선택형 메모리 셀(MCb)은 워드 라인(WLb) 및 비트 라인(BLb)을 통해 기입/독출 회로(520)와 연결될 수 있다. 기입/독출 회로(520)와 자가 선택형 메모리 셀(MCb) 사이의 거리(Db)는 기입/독출 회로(520)와 자가 선택형 메모리 셀(MCa) 사이의 거리(Da)보다 길 수 있다. 기입/독출 회로(520)와의 거리(Da)가 상대적으로 가까운 자가 선택형 메모리 셀(MCa)을 니어-셀(near-cell)로 지칭할 수 있고, 기입/독출 회로(520)와의 거리(Db)가 상대적으로 먼 자가 선택형 메모리 셀(MCb)을 파-셀(far-cell)로 지칭할 수 있다.
도 14b는 기입/독출 회로(520)와의 거리(Da)가 상대적으로 가까운 자가 선택형 메모리 셀(MCa)에 대해 본 발명의 실시예들에 따라 도 13의 동작이 수행된 경우에 독출 펄스(RP1)의 실제 구현 파형(RP1_N)을 나타낸다. 도 14b의 하강 에지(FE1N), 하강 시간(FT1N) 및 하강 에지(FE1N) 상의 언더슈트(빗금 친 부분)는 각각 도 8c의 하강 에지(FE1P), 하강 시간(FT1P) 및 하강 에지(FE1P) 상의 언더슈트(빗금 친 부분)와 실질적으로 동일할 수 있다.
도 14c는 기입/독출 회로(520)와의 거리(Db)가 상대적으로 먼 자가 선택형 메모리 셀(MCb)에 대해 본 발명의 실시예들에 따라 도 13의 동작이 수행된 경우에 독출 펄스(RP1)의 실제 구현 파형(RP1_F)을 나타낸다. 도 14c의 하강 시간(FT1F)은 도 14b의 하강 시간(FT1N)보다 짧으며, 이에 따라 도 14c의 하강 에지(FE1F)의 기울기의 절대 값은 도 14b의 하강 에지(FE1N)의 기울기의 절대 값보다 클 수 있다. 하강 시간(FT1F)이 감소함에 따라, 하강 에지(FE1F) 상에서 언더슈트(빗금 친 부분)가 증가할 수 있다. 기입/독출 회로(520)와의 거리가 멀어질수록 기생 저항 성분(parasitic resistance)이 커지고 언더슈트 효과는 감소할 수 있으며, 따라서 기입/독출 회로(520)와의 거리가 멀어질수록 하강 에지의 하강 시간이 짧아지도록 조절하여 언더슈트 효과를 극대화할 수 있다.
도 15는 도 12의 독출 펄스의 제2 에지의 기울기를 조절하는 단계들의 일 예를 나타내는 순서도이다. 도 16a 및 16b는 도 15의 동작을 설명하기 위한 도면들이다. 이하 도 9, 10a, 10b, 10c, 10d, 13, 14a, 14b 및 14c와 중복되는 설명은 생략한다.
도 12, 14a, 15, 16a 및 16b를 참조하면, 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는데 있어서(단계 S130), 도 15의 단계 S133은 도 9의 단계 S133과 실질적으로 동일할 수 있다.
상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는데 있어서(단계 S150), 상기 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리가 멀어질수록 상기 독출 펄스의 상기 상승 에지의 상승 시간은 짧아지도록 조절할 수 있다(단계 S153). 다시 말하면, 상기 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리가 멀어질수록 상기 독출 펄스의 상기 상승 에지 상에서 오버슈트가 보다 증가할 수 있다.
구체적으로, 도 16a는 기입/독출 회로(520)와의 거리(Da)가 상대적으로 가까운 자가 선택형 메모리 셀(MCa)에 대해 본 발명의 실시예들에 따라 도 15의 동작이 수행된 경우에 독출 펄스(RP2)의 실제 구현 파형(RP2_N)을 나타낸다. 도 16a의 상승 에지(RE2N), 상승 시간(RT2N) 및 상승 에지(RE2N) 상의 오버슈트(빗금 친 부분)는 각각 도 10c의 상승 에지(RE2N), 상승 시간(RT2N) 및 상승 에지(RE2N) 상의 오버슈트(빗금 친 부분)와 실질적으로 동일할 수 있다.
도 16b는 기입/독출 회로(520)와의 거리(Db)가 상대적으로 먼 자가 선택형 메모리 셀(MCb)에 대해 본 발명의 실시예들에 따라 도 15의 동작이 수행된 경우에 독출 펄스(RP2)의 실제 구현 파형(RP2_F)을 나타낸다. 도 16b의 상승 시간(RT2F)은 도 16a의 상승 시간(RT2N)보다 짧으며, 이에 따라 도 16b의 상승 에지(RE2F)의 기울기의 절대 값은 도 16a의 상승 에지(RE2N)의 기울기의 절대 값보다 클 수 있다. 상승 시간(RT2F)이 감소함에 따라, 상승 에지(RE2F) 상에서 오버슈트(빗금 친 부분)가 증가할 수 있다. 기입/독출 회로(520)와의 거리가 멀어질수록 기생 저항 성분이 커지고 오버슈트 효과는 감소할 수 있으며, 따라서 기입/독출 회로(520)와의 거리가 멀어질수록 상승 에지의 상승 시간이 짧아지도록 조절하여 오버슈트 효과를 극대화할 수 있다.
도 17은 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다. 이하 도 6과 중복되는 설명은 생략한다.
도 1 및 17을 참조하면, 상기 기입 펄스와 반대 극성을 가지는 상기 독출 펄스를 생성하는데 있어서(단계 S100), 상기 독출 펄스의 시작 부분을 나타내는 상기 제1 에지 상에서 오버슈트 또는 언더슈트가 감소하도록 상기 독출 펄스의 상기 제1 에지의 기울기를 추가적으로 조절할 수 있다(단계 S110). 예를 들어, 상기 독출 펄스의 상기 제1 에지에 대한 천이 시간을 조절(예를 들어, 증가)함으로써, 상기 독출 펄스의 상기 제1 에지의 기울기를 조절(예를 들어, 기울기의 절대 값을 감소)할 수 있다.
이후의 도 17의 단계 S130은 도 6의 단계 S130과 실질적으로 동일할 수 있다.
도 18은 도 17의 독출 펄스의 제1 에지 및 제2 에지의 기울기들을 조절하는 단계들의 일 예를 나타내는 순서도이다. 도 19는 도 18의 동작을 설명하기 위한 도면이다. 이하 도 7, 8a, 8b, 8c 및 8d와 중복되는 설명은 생략한다.
도 5c, 5d, 17, 18 및 19를 참조하면, 상기 독출 펄스의 상기 제1 에지의 기울기를 추가적으로 조절하는데 있어서(단계 S110), 기입 펄스(WP2)가 음의 극성을 가지는 경우에, 독출 펄스(RP1)는 양의 극성을 가지고, 독출 펄스(RP1)의 제1 에지 및 제2 에지는 각각 상승 에지 및 하강 에지일 수 있다. 독출 펄스(RP1)의 상기 상승 에지 상에서 오버슈트가 감소하도록 독출 펄스(RP1)의 상기 상승 에지의 상승 시간을 증가시킬 수 있다(단계 S111).
이후의 도 18의 단계 S131은 도 7의 단계 S131과 실질적으로 동일할 수 있다.
구체적으로, 도 19는 본 발명의 실시예들에 따라 도 18의 동작이 수행된 경우에 독출 펄스(RP1)의 실제 구현 파형(RP1_PI2)을 나타낸다. 도 19의 하강 에지(FE1P) 및 하강 시간(FT1P)은 각각 도 8c의 하강 에지(FE1P) 및 하강 시간(FT1P)과 실질적으로 동일하고, 도 19의 상승 시간(RT1P')은 도 8c의 상승 시간(RT1P)보다 길며, 이에 따라 도 19의 상승 에지(RE1P')의 기울기의 절대 값은 도 8c의 상승 에지(RE1P)의 기울기의 절대 값보다 작을 수 있다. 상승 시간(RT1P')이 증가함에 따라, 상승 에지(RE1P') 상에서 오버슈트가 감소할 수 있다. 예를 들어, 상술한 것처럼 독출 펄스를 구현함에 따라, 상승 시간(RT1P') 및 하강 시간(FT1P)은 서로 달라질 수 있다.
도 20은 도 17의 독출 펄스의 제1 에지 및 제2 에지의 기울기들을 조절하는 단계들의 일 예를 나타내는 순서도이다. 도 21은 도 20의 동작을 설명하기 위한 도면이다. 이하 도 9, 10a, 10b, 10c, 10d, 18 및 19와 중복되는 설명은 생략한다.
도 5g, 5h, 17, 20 및 21을 참조하면, 상기 독출 펄스의 상기 제1 에지의 기울기를 추가적으로 조절하는데 있어서(단계 S110), 기입 펄스(WP1)가 양의 극성을 가지는 경우에, 독출 펄스(RP2)는 음의 극성을 가지고, 독출 펄스(RP2)의 제1 에지 및 제2 에지는 각각 하강 에지 및 상승 에지일 수 있다. 독출 펄스(RP1)의 상기 하강 에지 상에서 언더슈트가 감소하도록 독출 펄스(RP1)의 상기 하강 에지의 하강 시간을 증가시킬 수 있다(단계 S113).
이후의 도 20의 단계 S133은 도 9의 단계 S133과 실질적으로 동일할 수 있다.
구체적으로, 도 21은 본 발명의 실시예들에 따라 도 20의 동작이 수행된 경우에 독출 펄스(RP2)의 실제 구현 파형(RP2_PI2)을 나타낸다. 도 21의 상승 에지(RE2P) 및 상승 시간(RT2P)은 각각 도 10c의 상승 에지(RE2P) 및 상승 시간(RT2P)과 실질적으로 동일하고, 도 21의 하강 시간(FT2P')은 도 10c의 하강 시간(FT2P)보다 길며, 이에 따라 도 21의 하강 에지(FE2P')의 기울기의 절대 값은 도 10c의 하강 에지(FE2P)의 기울기의 절대 값보다 작을 수 있다. 하강 시간(FT2P')이 증가함에 따라, 하강 에지(FE2P') 상에서 언더슈트가 감소할 수 있다. 예를 들어, 상술한 것처럼 독출 펄스를 구현함에 따라, 하강 시간(FT2P') 및 상승 시간(RT2P)은 서로 달라질 수 있다.
본 발명의 실시예들에 따르면, 독출 펄스의 제1 에지 상에서 오버슈트 또는 언더슈트가 감소하도록 독출 펄스의 제1 에지의 기울기를 추가적으로 조절함으로써, 독출 스트레스를 감소시킬 수 있다. 이에 따라 설계 난이도 증가 및 칩 크기 증가를 방지하면서 독출 디스터브 문제를 효과적으로 해결할 수 있다.
도 22는 도 1의 독출 펄스를 생성하는 단계의 일 예를 나타내는 순서도이다. 이하 도 6, 12 및 17과 중복되는 설명은 생략하도록 한다.
도 1 및 22를 참조하면, 상기 기입 펄스와 반대 극성을 가지는 상기 독출 펄스를 생성하는데 있어서(단계 S100), 도 22의 단계 S110, S130 및 S150은 각각 도 17의 단계 S110, 도 2의 단계 S130 및 도 12의 단계 S150과 실질적으로 동일할 수 있다.
도 23a, 23b, 23c, 23d 및 23e는 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법을 설명하기 위한 도면들이다.
도 23a, 23b 및 23c를 참조하면, 독출 펄스가 양의 극성을 가지는 경우를 나타내며, 상승 에지의 상승 시간 및 하강 에지의 하강 시간을 서로 다르게 설정한 경우를 나타낸다. 예를 들어, 도 23a의 독출 펄스에서 상승 시간 및 하강 시간은 각각 제1 시간으로 설정되고, 도 23b의 독출 펄스에서 상승 시간 및 하강 시간은 각각 상기 제1 시간보다 긴 제2 시간으로 설정되며, 도 23c의 독출 펄스에서 상승 시간 및 하강 시간은 각각 상기 제2 시간보다 긴 제3 시간으로 설정될 수 있다. 예를 들어, 상기 제1 시간, 상기 제2 시간 및 상기 제3 시간은 각각 약 20ns, 100ns 및 500ns일 수 있다. 상승 시간 및 하강 시간이 짧아질수록 상승 에지 상에서의 오버슈트 및 하강 에지 상에서의 언더슈트가 증가하는 것을 확인할 수 있다.
도 23d 및 23e를 참조하면, 메모리 셀에 대한 데이터 기입 동작 이후에 반대 극성의 독출 펄스를 이용하여 데이터 독출 동작을 반복하는 경우에 임계 전압(VTH)의 변화를 나타낸다. 임계 전압(VTH)이 기준 전압(VREF)보다 높은 경우에 메모리 셀의 상태가 유지되는 것을 나타내고, 임계 전압(VTH)이 기준 전압(VREF)보다 낮은 경우에 독출 디스터브 문제로 인해 메모리 셀의 상태가 바뀐 것을 나타낸다. 도 23d 및 23e에서, CASE1, CASE2 및 CASE3은 각각 도 23a, 23b 및 23c의 독출 펄스를 나타낸다.
도 23d는 상승 시간만을 조절하여 상승 에지 상에서 오버슈트를 조절하는 경우에 독출 디스터브 문제가 개선되는 것을 나타낸다. CASE1의 경우에는 데이터 독출 동작이 제1 횟수만큼 반복되는 경우에 독출 디스터브 문제로 인해 메모리 셀의 상태가 바뀌고, CASE2의 경우에는 데이터 독출 동작이 상기 제1 횟수보다 많은 제2 횟수만큼 반복되는 경우에 독출 디스터브 문제로 인해 메모리 셀의 상태가 바뀌며, CASE3의 경우에는 데이터 독출 동작이 상기 제2 횟수보다 많은 제3 횟수만큼 반복되는 경우에 독출 디스터브 문제로 인해 메모리 셀의 상태가 바뀔 수 있다. 따라서, 상승 에지 상에서 오버슈트가 감소함에 따라 독출 디스터브 문제가 개선되는 것을 확인할 수 있다.
도 23e는 하강 시간만을 조절하여 하강 에지 상에서 언더슈트를 조절하는 경우에 독출 디스터브 문제가 개선되는 것을 나타낸다. CASE1의 경우에는 데이터 독출 동작이 제4 횟수만큼 반복되는 경우에 독출 디스터브 문제로 인해 메모리 셀의 상태가 바뀌고, CASE2 및 CASE3의 경우에는 데이터 독출 동작이 상기 제4 횟수보다 적은 제5 횟수만큼 반복되는 경우에 독출 디스터브 문제로 인해 메모리 셀의 상태가 바뀔 수 있다. 따라서, 하강 에지 상에서 언더슈트가 증가함에 따라 독출 디스터브 문제가 개선되는 것을 확인할 수 있다.
도 24는 본 발명의 실시예들에 따른 자가 선택형 메모리의 동작 방법을 나타내는 순서도이다.
도 24를 참조하면, 본 발명의 실시예들에 따른 자가 선택형 메모리의 동작 방법은, 자가 선택형 메모리 셀 어레이 및 기입/독출 회로를 포함하는 자가 선택형 메모리에 의해 수행된다. 상기 자가 선택형 메모리는 도 2 등을 참조하여 상술한 구조를 가질 수 있다.
본 발명의 실시예들에 따른 자가 선택형 메모리의 동작 방법에서, 제1 극성을 가지는 기입 펄스를 이용하여 상기 자가 선택형 메모리에 포함되는 대상 메모리 셀에 대한 데이터 기입 동작을 수행한다(단계 S1100). 예를 들어, 상기 제1 극성을 가지는 상기 기입 펄스를 생성하고 상기 기입 펄스를 상기 대상 메모리 셀에 인가할 수 있다. 예를 들어, 단계 S1100은 기입/독출 회로(520)에 포함되는 기입 드라이버(WDRV)에 의해 수행되며, 외부의 메모리 컨트롤러로부터 수신되는 기입 커맨드 및 기입 어드레스에 기초하여 수행될 수 있다.
상기 제1 극성과 반대되는 제2 극성을 가지는 독출 펄스를 이용하여 상기 대상 메모리 셀에 대한 데이터 독출 동작을 수행한다(단계 S1200). 예를 들어, 단계 S1200은 도 1 내지 23을 참조하여 상술한 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법에 기초하여 수행될 수 있다. 따라서, 설계 난이도 증가 및 칩 크기 증가를 방지하면서 독출 디스터브 문제를 효과적으로 해결할 수 있다.
일 실시예에서, 데이터 기입 동작은 양방향 극성이 가능하도록 구현되고, 데이터 독출 동작은 한방향 극성으로만 구현할 수 있다. 다시 말하면, 데이터 기입 동작에서 이용되는 기입 펄스는 양의 극성 및 음의 극성 모두를 가질 수 있고, 데이터 독출 동작에서 이용되는 독출 펄스는 양의 극성 및 음의 극성 중 하나로 고정될 수 있다.
도 25는 본 발명의 실시예들에 따른 자가 선택형 메모리를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 자가 선택형 메모리(40)를 포함한다. 메모리 시스템(10)은 메모리 컨트롤러(20)와 자가 선택형 메모리(40)를 연결하는 복수의 신호 라인들(30)을 더 포함할 수 있다.
자가 선택형 메모리(40)는 메모리 컨트롤러(20)에 의해 제어된다. 예를 들어, 메모리 컨트롤러(20)는 외부의 호스트 장치(미도시)의 요청에 기초하여 자가 선택형 메모리(40)에 데이터를 기입하거나 자가 선택형 메모리(40)로부터 데이터를 독출할 수 있다.
복수의 신호 라인들(30)은 제어 라인, 커맨드 라인, 어드레스 라인, 데이터 라인들 및 전원 라인을 포함할 수 있다. 메모리 컨트롤러(20)는 상기 커맨드 라인, 상기 어드레스 라인 및 상기 제어 라인을 통해 자가 선택형 메모리(40)에 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 전송하고, 상기 데이터 라인들을 통해 자가 선택형 메모리(40)와 데이터(DAT)를 주고 받으며, 상기 전원 라인을 통해 자가 선택형 메모리(40)에 전원 전압(PWR)을 제공할 수 있다.
자가 선택형 메모리(40)는 본 발명의 실시예들에 따른 자가 선택형 메모리이며, 도 1 내지 24를 참조하여 상술한 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법 및 동작 방법을 수행할 수 있다.
일 실시예에서, 복수의 신호 라인들(30)의 일부 또는 전부를 채널이라 부를 수 있다. 본 명세서에서는, 데이터(DAT)가 전송되는 상기 데이터 라인들을 채널이라 부르기로 한다. 다만 본 발명은 이에 한정되지 않으며, 상기 채널은 커맨드(CMD)가 전송되는 상기 커맨드 라인 및/또는 어드레스(ADDR)가 전송되는 상기 어드레스 라인을 더 포함할 수 있다.
도 26은 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 26을 참조하면, 전자 시스템(3000)은 어플리케이션 프로세서(AP)(3100), 통신(Connectivity)부(3200), 휘발성 메모리 장치(VM)(3300), 비휘발성 메모리 장치(NVM)(3400), 사용자 인터페이스(3500) 및 파워 서플라이(3600)를 포함할 수 있다. 예를 들어, 전자 시스템(3000)은 모바일 시스템일 수 있다.
어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(3200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다.
휘발성 메모리 장치(3300)는 어플리케이션 프로세서(3100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 비휘발성 메모리 장치(3400)는 전자 시스템(3000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(3500)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(3600)는 전자 시스템(3000)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라서, 전자 시스템(3000)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
비휘발성 메모리 장치(3400)는 본 발명의 실시예들에 따른 자가 선택형 메모리를 포함하여 구현되며, 도 1 내지 24를 참조하여 상술한 본 발명의 실시예들에 따른 자가 선택형 메모리의 데이터 독출 방법 및 동작 방법을 수행할 수 있다.
본 발명의 실시예들은 자가 선택형 메모리를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 클라우드 컴퓨터(cloud computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone), 오토모티브(automotive) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 자가 선택형 메모리(self-selecting memory)의 데이터 독출 방법으로서,
    상기 자가 선택형 메모리에 포함되는 대상 메모리 셀에 데이터를 기입하는데 이용된 기입 펄스(pulse)와 반대 극성을 가지는 독출 펄스를 생성하는 단계; 및
    상기 독출 펄스를 상기 대상 메모리 셀에 인가하는 단계를 포함하고,
    상기 독출 펄스는 상기 독출 펄스의 시작 부분을 나타내는 제1 에지 및 상기 독출 펄스의 종료 부분을 나타내는 제2 에지를 가지며,
    상기 독출 펄스의 상기 제2 에지 상에서 언더슈트(undershoot) 또는 오버슈트(overshoot)가 증가하도록 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는 자가 선택형 메모리의 데이터 독출 방법.
  2. 제 1 항에 있어서,
    상기 기입 펄스가 음의 극성을 가지는 경우에, 상기 독출 펄스는 양의 극성을 가지고, 상기 독출 펄스의 상기 제2 에지는 하강(falling) 에지인 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  3. 제 2 항에 있어서,
    상기 독출 펄스의 상기 하강 에지 상에서 언더슈트가 증가하도록 상기 독출 펄스의 상기 하강 에지의 하강 시간을 감소시키는 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  4. 제 3 항에 있어서,
    상기 독출 펄스를 제공하는 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리가 멀어질수록 상기 독출 펄스의 상기 하강 에지의 하강 시간은 짧아지는 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  5. 제 1 항에 있어서,
    상기 기입 펄스가 양의 극성을 가지는 경우에, 상기 독출 펄스는 음의 극성을 가지고, 상기 독출 펄스의 상기 제2 에지는 상승(rising) 에지인 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  6. 제 5 항에 있어서,
    상기 독출 펄스의 상기 상승 에지 상에서 오버슈트가 증가하도록 상기 독출 펄스의 상기 상승 에지의 상승 시간을 감소시키는 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  7. 제 6 항에 있어서,
    상기 독출 펄스를 제공하는 기입/독출 회로와 상기 대상 메모리 셀 사이의 거리가 멀어질수록 상기 독출 펄스의 상기 상승 에지의 상승 시간은 짧아지는 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  8. 제 1 항에 있어서,
    상기 독출 펄스의 상기 제1 에지 상에서 오버슈트 또는 언더슈트가 감소하도록 상기 독출 펄스의 상기 제1 에지의 기울기를 추가적으로 조절하는 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  9. 제 8 항에 있어서,
    상기 기입 펄스가 음의 극성을 가지는 경우에, 상기 독출 펄스는 양의 극성을 가지고, 상기 독출 펄스의 상기 제1 에지는 상승 에지이며,
    상기 독출 펄스의 상기 상승 에지 상에서 오버슈트가 감소하도록 상기 독출 펄스의 상기 상승 에지의 상승 시간을 증가시키는 것을 특징으로 하는 자가 선택형 메모리의 데이터 독출 방법.
  10. 복수의 자가 선택형 메모리 셀들을 포함하는 자가 선택형 메모리 셀 어레이; 및
    상기 자가 선택형 메모리 셀 어레이에 대한 데이터 기입 동작 및 데이터 독출 동작을 제어하는 기입/독출 회로를 포함하고,
    상기 기입/독출 회로는, 상기 자가 선택형 메모리 셀 어레이에 포함되는 대상 메모리 셀에 대한 상기 데이터 독출 동작에서, 상기 대상 메모리 셀에 데이터를 기입하는데 이용된 기입 펄스(pulse)와 반대 극성을 가지는 독출 펄스를 생성하고, 상기 독출 펄스를 상기 대상 메모리 셀에 인가하며,
    상기 독출 펄스는 상기 독출 펄스의 시작 부분을 나타내는 제1 에지 및 상기 독출 펄스의 종료 부분을 나타내는 제2 에지를 가지며,
    상기 독출 펄스의 상기 제2 에지 상에서 언더슈트(undershoot) 또는 오버슈트(overshoot)가 증가하도록 상기 독출 펄스의 상기 제2 에지의 기울기를 조절하는 자가 선택형 메모리(self-selecting memory).
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