KR20190127750A

KR20190127750A - 가넷 화합물, 산화물 소결체, 산화물 반도체 박막, 박막 트랜지스터, 전자 기기, 및 이미지 센서

Info

Publication number: KR20190127750A
Application number: KR1020197027677A
Authority: KR
Inventors: 가즈요시 이노우에; 마사토시 시바타; 에미 가와시마; 유키 츠루마; 시게카즈 도마이
Original assignee: 이데미쓰 고산 가부시키가이샤
Priority date: 2017-03-30
Filing date: 2018-03-29
Publication date: 2019-11-13
Anticipated expiration: 2038-03-29
Also published as: WO2018181716A1; CN110678433A; US20220388908A1; JP7092746B2; TWI803487B; JPWO2018181716A1; KR102507426B1; CN110678433B; TW201841865A; US11447421B2; US20200140337A1

Abstract

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1) 내지 (3) 에 규정하는 범위의 원자비
0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1)
0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(2)
0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10···(3)
로 함유하고,
또한, Al 원소를 하기 식 (4) 에 규정하는 범위의 원자비
0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(4)
로 함유하는 산화물 소결체.
(식 중, In, Y, Ga, Al 은, 각각 산화물 소결체 중의 In 원소, Y 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)

Description

가넷 화합물, 산화물 소결체, 산화물 반도체 박막, 박막 트랜지스터, 전자 기기, 및 이미지 센서

본 발명은, 가넷 화합물, 산화물 소결체, 산화물 반도체 박막, 박막 트랜지스터, 전자 기기, 및 이미지 센서에 관한 것이다.

박막 트랜지스터에 사용되는 아모르퍼스 (비정질) 산화물 반도체는, 범용의 아모르퍼스 실리콘 (a-Si) 에 비하여 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있기 때문에, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에 대한 적용이 기대되고 있다.

상기 산화물 반도체 (막) 의 형성에 있어서는, 스퍼터링 타깃을 스퍼터링하는 스퍼터링법이 바람직하게 이용되고 있다. 이것은, 스퍼터링법으로 형성된 박막이, 이온 플레이팅법이나 진공 증착법, 전자 빔 증착법으로 형성된 박막에 비하여, 막면 방향 (막면 내) 에 있어서의 성분 조성이나 막 두께 등의 면내 균일성이 우수하고, 스퍼터링 타깃과 동일한 성분 조성의 박막을 형성할 수 있기 때문이다.

특허문헌 1 에는, In₂O₃ 으로 구성되는 빅스바이트 결정상과, A₃B₅O₁₂ 결정상 (식 중, A 는, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 로 이루어지는 군에서 선택되는 1 이상의 원소이고, B 는, Al 및 Ga 로 이루어지는 군에서 선택되는 1 이상의 원소이다) 을 포함하는 산화물 소결체에 관한 기재가 있다. 또한, 산화물 반도체 박막, 박막 트랜지스터에 관한 기재도 있다.

한편으로 추가적인 고성능의 TFT 에 대한 강한 요구가 있고, 고이동도이고, CVD 등에서의 특성 변화가 작은 재료에 대한 요망은 크다.

산화물 반도체의 재료로는, 산화아연 또는 산화아연을 포함하는 재료가 알려져 있다. 전자 캐리어 농도가 10¹⁸/㎤ 미만인 비정질 산화물 (산화물 반도체) 로 형성된 박막 트랜지스터가 개시되어 있다 (특허문헌 2 내지 4).

또한, 산화물 반도체를 광전 변환 소자와 조합한 고체 촬상 장치나 이미지 센서에 대해서도 개시되어 있다 (특허문헌 5).

국제 공개 2015/098060호 일본 공개특허공보 2006-165527호 일본 공개특허공보 2006-165528호 일본 공개특허공보 2006-165529호 일본 공개특허공보 2017-135410호

본 발명의 목적은, 새로운 산화물계로 구성되는, 산화물 소결체, 스퍼터링 타깃, 박막 트랜지스터 (이하, TFT 라고 하는 경우가 있다) 에 사용했을 때에 우수한 TFT 성능이 발휘되는 산화물 반도체 박막을 제공하는 것이다.

또한, 이들 과제의 기재는, 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는, 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는, 명세서, 도면, 청구항 등의 기재로부터, 자연스럽게 분명해지는 것으로, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 과제를 추출하는 것이 가능하다.

본 발명에 의하면, 이하의 산화물 소결체, 스퍼터링 타깃, 산화물 반도체 박막, 박막 트랜지스터, 전자 기기, 가넷 화합물, 및 이미지 센서가 제공된다.

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-1) 내지 (1-3) 에 규정하는 범위의 원자비

0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-1)

0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-2)

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-3)

으로 함유하고,

또한, Al 원소를 하기 식 (1-4) 에 규정하는 범위의 원자비

0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-4)

로 함유하는 산화물 소결체.

(식 중, In, Y, Ga, Al 은, 각각 산화물 소결체 중의 In 원소, Y 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)

Ga 원소를 하기 식 (1-5) 에 규정하는 범위의 원자비로,

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10···(1-5)

함유하는 상기에 기재된 산화물 소결체.

정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-6) 에 규정하는 범위의 원자비로 함유하는 상기에 기재된 산화물 소결체.

0.00005 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.005···(1-6)

(식 중, X 는, 산화물 소결체 중의 X 원소의 원자수를 나타낸다.)

In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 상기에 기재된 산화물 소결체.

In 원소, Y 원소, Ga 원소, Al 원소, 및 O 원소를 주된 구성 원소로 하는 산화물 소결체로서, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 산화물 소결체.

In 원소, Y 원소, Ga 원소, Al 원소, 정 4 가의 금속 원소 및 O 원소를 주된 구성 원소로 하는 산화물 소결체로서, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₄AlO₁₂ 결정상을 포함하는 산화물 소결체.

상대 밀도가 95 ％ 이상인 상기에 기재된 산화물 소결체.

벌크 저항이 30 mΩ·㎝ 이하인 상기에 기재된 산화물 소결체.

상기에 기재된 산화물 소결체와, 배킹 플레이트를 포함하는 스퍼터링 타깃.

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-7) 내지 (1-9) 에 규정하는 범위의 원자비

0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-7)

0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-8)

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-9)

로 함유하고,

또한, Al 원소를 하기 식 (1-10) 에 규정하는 범위의 원자비

0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-10)

으로 함유하는 산화물 반도체 박막.

(식 중, In, Y, Ga, Al 은, 각각 산화물 반도체 박막 중의 In 원소, Y 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)

Ga 원소를 하기 식 (1-11) 에 규정하는 범위의 원자비로,

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10···(1-11)

함유하는 상기에 기재된 산화물 반도체 박막.

정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-12) 에 규정하는 범위의 원자비로 함유하는 상기에 기재된 산화물 반도체 박막.

0.00005 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.005···(1-12)

(식 중, X 는, 산화물 반도체 박막 중의 X 원소의 원자수를 나타낸다.)

In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 상기에 기재된 산화물 반도체 박막.

상기 In₂O₃ 으로 나타내는 빅스바이트 결정상의 격자 정수가 10.083 × 10^-10 m 이하인 상기에 기재된 산화물 반도체 박막.

상기에 기재된 산화물 반도체 박막을 포함하는 박막 트랜지스터.

상기에 기재된 박막 트랜지스터를 포함하는 전자 기기.

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 화합물.

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 화합물의 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 이하인 것을 특징으로 하는 가넷 화합물.

Ln 이, Yb 원소인 상기에 기재된 가넷 화합물.

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 결정상을 포함하는 산화물 소결체.

In 원소, Ga 원소, Al 원소 및 Ln 원소를 포함하고, 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 의 가넷 결정상을 포함하는 산화물 소결체.

(단, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)

Ln 이, Yb 원소인 상기에 기재된 가넷 결정상을 포함하는 산화물 소결체.

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 결정상과, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 산화물 소결체.

In 원소, Ga 원소, Al 원소 및 Ln 원소를 포함하고, 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 이하인 가넷 결정상, 및 In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 산화물 소결체.

Ln 이, Yb 원소인 상기에 기재된 산화물 소결체.

상기에 기재된 산화물 소결체를 갖는 스퍼터링 타깃.

In 원소, Ga 원소, 및 Ln 원소를, 원자비가 하기의 식 (2-1) 내지 (2-3) 을 만족하는 범위로 함유하는 산화물 소결체.

0.75 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.10···(2-2)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3)

(식 중, In, Ga, Ln 은, 각각 산화물 소결체 중의 In 원소, Ga 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)

Yb₃Ga₅O₁₂ 로 나타내는 가넷 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 상기에 기재된 산화물 소결체.

In 원소, Ga 원소, Ln 원소 및 Al 원소를, 원자비가 하기의 식 (2-4) 내지 (2-7) 을 만족하는 범위로 함유하는 산화물 소결체.

0.70 ≤ In/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.95···(2-4)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-5)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-6)

0.01 ≤ Al/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-7)

(식 중, In, Ga, Ln, Al 은, 각각 산화물 소결체 중의 In 원소, Ga 원소, Ln 원소 및 Al 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)

Sn 원소를 100 ∼ 10000 ppm 포함하는 상기에 기재된 산화물 소결체.

상기 산화물 소결체가 일반식 (I) 로 나타내는 가넷 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는, 상기에 기재된 산화물 소결체.

Ln₃(Ga_5-XAl_X)O₁₂··· 일반식 (I)

(식 중, X 는, 0 ＜ X ＜ 5 이다.)

In 원소, Sn 원소 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-8) 내지 (2-10) 을 만족하는 산화물 소결체.

0.55 ≤ In/(In ＋ Sn ＋ Ln) ≤ 0.90···(2-8)

0.05 ≤ Sn/(In ＋ Sn ＋ Ln) ≤ 0.25···(2-9)

0.05 ≤ Ln/(In ＋ Sn ＋ Ln) ≤ 0.20···(2-10)

(식 중, In, Sn, Ln 은, 각각 산화물 소결체 중의 In 원소, Sn 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)

상기 산화물 소결체가 SnO₂ 로 나타내는 루틸 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는, 상기에 기재된 산화물 소결체.

In 원소, Ga 원소, 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-1) 내지 (2-3) 을 만족하는 산화물 반도체 박막.

0.75 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.10···(2-2)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3)

(식 중, In, Ga, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Ga 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)

In 원소, Ga 원소, Ln 원소 및 Al 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-4) 내지 (2-7) 을 만족하는 산화물 반도체 박막.

0.70 ≤ In/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.95···(2-4)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-5)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-6)

0.01 ≤ Al/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-7)

(식 중, In, Ga, Ln, Al 은, 각각 산화물 반도체 박막 중의 In 원소, Ga 원소, Ln 원소 및 Al 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)

Sn 원소를 100 ∼ 10000 ppm 포함하는 상기에 기재된 산화물 반도체 박막.

In 원소, Sn 원소 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-8) 내지 (2-10) 을 만족하는 산화물 반도체 박막.

0.55 ≤ In/(In ＋ Sn ＋ Ln) ≤ 0.90···(2-8)

0.05 ≤ Sn/(In ＋ Sn ＋ Ln) ≤ 0.25···(2-9)

0.05 ≤ Ln/(In ＋ Sn ＋ Ln) ≤ 0.20···(2-10)

(식 중, In, Sn, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)

상기에 기재된 박막 트랜지스터를 포함하는 전자 기기.

광전 변환 소자와,

상기 광전 변환 소자에 소스 또는 드레인의 일방이 전기적으로 접속된 n 형의 전송 트랜지스터와,

상기 전송 트랜지스터의 소스 또는 드레인의 타방에 전기적으로 접속된 신호 전하 축적부와,

상기 전송 트랜지스터의 소스 또는 드레인의 타방, 및 상기 신호 전하 축적부에 전기적으로 접속된 게이트를 구비하는 p 형의 증폭 트랜지스터와,

상기 신호 전하 축적부에 전기적으로 접속된 소스 또는 드레인을 구비하는 n 형의 리셋 트랜지스터,

를 구비하고,

상기 전송 트랜지스터 및 상기 리셋 트랜지스터는,

채널 형성 영역이, 산화물 반도체 박막을 갖고,

상기 산화물 반도체 박막은, In 원소, Sn 원소, 및 Ga 원소에서 선택된 1 종 이상의 원소와, Al 원소, Y 원소, 란타노이드 원소 Ln 에서 선택된 1 종 이상의 원소를 함유하는 것을 특징으로 하는 이미지 센서.

상기 산화물 반도체 박막이 Zn 원소를 포함하지 않는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

상기 산화물 반도체 박막은 비정질인 것을 특징으로 하는, 상기에 기재된 이미지 센서.

상기 산화물 반도체 박막은 결정질인 것을 특징으로 하는, 상기에 기재된 이미지 센서.

상기 산화물 반도체 박막의 원자 조성비가 하기 식 (3-1) 및 식 (3-2) 를 만족하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

0.60 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.98···(3-1)

0.02 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.40···(3-2)

(식 중, In, Sn, Ga, Al, Y, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소, Al 원소, Y 원소 및 란타노이드 원소 Ln 의 원자수를 나타낸다.)

상기 산화물 반도체 박막은, In 원소, Sn 원소, Ga 원소, 및 Al 원소를 포함하고,

원자 조성비가 하기 식 (3-3) 내지 식 (3-6) 을 만족하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-3)

0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40···(3-4)

0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98···(3-5)

0.05 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.30···(3-6)

(식 중, In, Sn, Ga, Al 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)

원자 조성비가 하기 식 (3-7) 내지 식 (3-10) 을 만족하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.50···(3-7)

0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.50···(3-8)

0.20 ≤ In/(In ＋ Ga ＋ Sn) ＜ 0.55···(3-9)

0.05 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.30···(3-10)

상기 산화물 반도체 박막은, In 원소, Sn 원소, Ga 원소, 및 Ln 원소를 포함하고,

원자 조성비가 하기 식 (3-11) 내지 (3-14) 를 만족하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-11)

0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40···(3-12)

0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98···(3-13)

0.03 ≤ Ln/(In ＋ Ga ＋ Sn ＋ Ln) ≤ 0.25···(3-14)

(식 중, In, Sn, Ga, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소 및 란타노이드 원소 Ln 의 원자수를 나타낸다.)

상기 산화물 반도체 박막은, In 원소, Sn 원소, Ga 원소, Al 원소 및 Y 원소를 포함하고,

원자 조성비가 하기 식 (3-15) 및 식 (3-16) 을 만족하는 것을 특징으로 하는 상기에 기재된 이미지 센서.

0.03 ≤ (Al ＋ Ga ＋ Y)/(In ＋ Y ＋ Al ＋ Ga) ＜ 0.50···(3-15)

0.05 ≤ [(Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)]/[(Y ＋ Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)] ≤ 0.75···(3-16)

(식 중, In, Sn, Ga, Al, Y 는, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소, Al 원소 및 Y 원소의 원자수를 나타낸다.)

상기 산화물 반도체 박막의 원자 조성비가 하기 식 (3-17) 을 만족하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

0.0001 ≤ (Al ＋ Y)/(In ＋ Al ＋ Y) ≤ 0.1···(3-17)

(식 중, In, Al, Y 는, 각각 산화물 반도체 박막 중의 In 원소, Al 원소 및 Y 원소의 원자수를 나타낸다.)

상기 산화물 반도체 박막의 원자 조성비가 하기 식 (3-18) 을 만족하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

0.01 ≤ (Y ＋ Ln ＋ Al ＋ Ga)/(In ＋ Y ＋ Ln ＋ Al ＋ Ga) ≤ 0.5···(3-18)

(식 중, In, Ga, Al, Y, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Ga 원소, Al 원소, Y 원소 및 란타노이드 원소 Ln 의 원자수를 나타낸다.)

상기 산화물 반도체 박막은,

산화인듐을 주성분으로 하고, 단일의 결정 방위를 갖는 표면 결정 입자를 포함하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

상기 산화물 반도체 박막은,

갈륨 원소가 산화인듐에 고용되어 있고,

전체 금속 원자에 대한 인듐 원소와 갈륨 원소의 함유율이 80 원자％ 이상이고,

In₂O₃ 으로 나타내는 빅스바이트 구조를 갖고,

원자 조성비가 하기 식 (3-19) 를 만족하는 것을 특징으로 하는, 상기에 기재된 이미지 센서.

0.001 ≤ Ga/(Ga ＋ In) ≤ 0.10···(3-19)

(식 중, In, Ga 는, 각각 산화물 반도체 박막 중의 In 원소 및 Ga 원소의 원자수를 나타낸다.)

본 발명에 의하면, 새로운 산화물계로 구성되는, 산화물 소결체, 스퍼터링 타깃, 박막 트랜지스터 (이하, TFT 라고 하는 경우가 있다) 에 사용했을 때에 우수한 TFT 성능이 발휘되는 산화물 반도체 박막을 제공할 수 있다.

또한, 이들 효과의 기재는, 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는, 반드시, 이들 효과 모두를 가질 필요는 없다. 또한, 이들 이외의 효과는, 명세서, 도면, 청구항 등의 기재로부터, 자연스럽게 분명해지는 것으로, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.

도 1 은 제 1 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 2 는 제 1 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 3 은 제 1 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 4 는 제 1 실시형태에 관련된 타깃의 형상을 나타내는 사시도이다.
도 5 는 제 1 실시형태에 관련된 박막 트랜지스터를 나타내는 개략 단면도이다.
도 6 은 제 1 실시형태에 관련된 박막 트랜지스터를 나타내는 개략 단면도이다.
도 7 은 양자 터널 전계 효과 트랜지스터 (FET) 의 모식도 (종단면도) 이다.
도 8 은 양자 터널 전계 효과 트랜지스터의 다른 예를 나타내는 종단면도이다.
도 9 는 도 8 에 있어서, p 형 반도체층과 n 형 반도체층 사이에 산화실리콘층이 형성된 부분의 TEM (투과형 전자 현미경) 사진이다.
도 10 은 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 11 은 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 12 는 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 13 은 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 14 는 양자 터널 전계 효과 트랜지스터의 제조 순서를 설명하기 위한 종단면도이다.
도 15 는 제 1 실시형태에 관련된 박막 트랜지스터를 사용한 표시 장치를 나타내는 상면도이다.
도 16 은 VA 형 액정 표시 장치의 화소에 적용할 수 있는 화소부의 회로를 나타내는 도면이다.
도 17 은 제 1 실시형태에 관련된 박막 트랜지스터를 사용한 고체 촬상 소자의 화소부의 회로를 나타내는 도면이다.
도 18 은 CMOS 이미지 센서의 단위 셀의 등가 회로의 구성을 나타내는 도면이다.
도 19 는 제 4 실시형태에 관련된 이미지 센서의 단위 셀의 종단면도이다.
도 20 은 도 19 의 전송 트랜지스터의 확대도이다.
도 21 은 제 4 실시형태에 관련된 이미지 센서의 단위 셀의 종단면도로서, 포토 다이오드로서 유기 다이오드를 사용한 경우를 나타내는 도면이다.
도 22 는 포토 다이오드의 동작에 대하여 설명하는 도면으로서, 출력부의 전류와 전압의 관계를 나타내는 도면이다.
도 23 은 단위 셀의 동작을 나타내는 타이밍 차트이다.
도 24 는 실시예 1-1 의 소결체의 XRD 차트이다.
도 25 는 실시예 1-2 의 소결체의 XRD 차트이다.
도 26 은 비교예 1-1 의 소결체의 XRD 차트이다.
도 27 은 비교예 1-2 의 소결체의 XRD 차트이다.
도 28 은 유리 기판 상에 산화물 반도체 박막을 형성한 상태를 나타내는 종단면도이다.
도 29 는 도 28 의 산화물 반도체 박막 상에 SiO₂ 막을 형성한 상태를 나타내는 도면이다.
도 30 은 실시예 2-1 의 소결체의 XRD 차트이다.
도 31 은 실시예 2-2 의 소결체의 XRD 차트이다.
도 32 는 실시예 2-3 의 소결체의 XRD 차트이다.
도 33 은 실시예 2-4 의 소결체의 XRD 차트이다.
도 34 는 실시예 2-5 의 소결체의 XRD 차트이다.
도 35 는 실시예 2-6 의 소결체의 XRD 차트이다.
도 36 은 실시예 2-7 의 소결체의 XRD 차트이다.
도 37 은 실시예 2-8 의 소결체의 XRD 차트이다.
도 38 은 실시예 2-9 의 소결체의 XRD 차트이다.
도 39 는 실시예 2-10 의 소결체의 XRD 차트이다.
도 40 은 실시예 2-11 의 소결체의 XRD 차트이다.
도 41 은 실시예 2-12 의 소결체의 XRD 차트이다.

이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 상이한 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.

또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은, 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다. 또한 도면은, 이상적인 예를 모식적으로 나타낸 것으로, 도면에 나타내는 형상 또는 값 등에 한정되지 않는다.

또한, 본 명세서에서 사용하는 「제 1」, 「제 2」, 「제 3」 이라는 서수사는, 구성 요소의 혼동을 피하기 위해서 부여한 것으로, 수적으로 한정하는 것이 아닌 것을 부기한다.

또한, 본 명세서 등에 있어서, 「전기적으로 접속」 에는, 「어떠한 전기적 작용을 갖는 것」 을 통하여 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」 은, 접속 대상 사이에서의 전기 신호의 수수 (授受) 를 가능하게 하는 것이면, 특별히 제한을 받지 않는다. 예를 들어, 「어떠한 전기적 작용을 갖는 것」 에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 캐패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.

또한, 본 명세서 등에 있어서, 「막」 또는 「박막」 이라는 용어와, 「층」 이라는 용어는, 경우에 따라서는, 서로 바꾸는 것이 가능하다.

또한, 본 명세서 등에 있어서, 트랜지스터가 갖는 소스나 드레인의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이 때문에, 본 명세서 등에 있어서는, 소스나 드레인의 용어는, 바꾸어 사용할 수 있는 것으로 한다.

또한, 본 명세서 등의 산화물 소결체 및 산화물 반도체 박막에 있어서, 「화합물」 이라는 용어와, 「결정상」 이라는 용어는, 경우에 따라서는, 서로 바꾸는 것이 가능하다.

먼저, 제 1 실시형태에 대하여 설명한다.

＜제 1 실시형태의 배경＞

먼저, 제 1 실시형태의 배경을 간단하게 설명한다.

종래의, 산화인듐 (In₂O₃), 산화갈륨 (Ga₂O₃), 및 산화이트륨 (Y₂O₃) 을 소결하여 얻어지는 산화물 소결체로 이루어지는 스퍼터링 타깃을 사용하여 스퍼터법에 의해 얻어지는 산화물 반도체 박막을 사용한 박막 트랜지스터의 이동도는, 반도체 박막의 성막 조건에 따라 다르기도 하지만, 성막시의 산소 농도가 1 ％ 근방에서는 25 ㎠/V·s 정도이고, 성막시의 산소 농도가 20 ％ 근방에서는 10 ㎠/V·s 이하가 되어, 추가적인 고이동도의 TFT 가 요망되고 있다.

상기 과제를 해결하기 위하여, 본 발명자들은, 산화인듐 (In₂O₃), 산화이트륨 (Y₂O₃), 산화갈륨 (Ga₂O₃) 에, 산화알루미늄 (Al₂O₃) 을 첨가한 소결체를 제조하였다. 이 소결체에 연삭 가공을 실시하여 타깃재 (타깃 소재) 로 하고, 이것을 배킹 플레이트에 본딩하여 스퍼터링 타깃을 제조하였다. 이 스퍼터링 타깃을 사용하여 성막한 박막에, CVD 처리를 실시하고, 열 처리를 실시함으로써, 고이동도의 박막 트랜지스터가 얻어지는 것을 알아냈다. 또한, 산화알루미늄은 절연체이고, 첨가하면 소결체의 벌크 저항이 높아지는 것으로 생각되고 있었지만, 일정한 조성 범위로 첨가함으로써, 반대로 벌크 저항이 낮아지는 것도 알아냈다.

이상이, 제 1 실시형태의 배경이다.

＜산화물 소결체의 구조＞

다음으로, 제 1 실시형태에 관련된 산화물 소결체의 구조에 대하여 설명한다.

제 1 실시형태의 일 양태의 산화물 소결체 (이하, 제 1 실시형태의 제 1 산화물 소결체라고 한다) 는,

0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-1)

0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-2)

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-3)

으로 함유하고,

또한, Al 원소를 하기 식 (1-4) 에 규정하는 범위의 원자비

0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-4)

로 함유하는 것을 특징으로 한다.

식 (1-1) 내지 (1-4) 를 만족하는 범위로 In 원소, Y 원소, Ga 원소, 및 Al 원소를 함유하는 산화물 소결체로 함으로써, 이 소결체를 타깃으로 하여 제조한 산화물 반도체 박막이, 고이동도이고, CVD 등에서의 특성 변화가 작은 반도체 박막이 된다. 따라서, 각 원소를 첨가하는 바람직한 이유는 후술하는 산화물 반도체 박막에서 기재한 이유와 동일하다.

또한, Al 원소를 식 (1-4) 의 범위로 함으로써, 소결체의 벌크 저항을 낮출 수 있다.

제 1 실시형태의 제 1 산화물 소결체의 일 양태에서는, Ga 원소를 하기 식 (1-5) 에 규정하는 범위의 원자비로,

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10···(1-5)

로 함유하는 것이 바람직하다.

제 1 실시형태의 제 1 산화물 소결체의 일 양태에서는,

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-1A) 내지 (1-3A) 에 규정하는 범위의 원자비

0.82 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.94···(1-1A)

0.03 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.09···(1-2A)

0.03 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.09···(1-3A)

로 함유하고,

또한, Al 원소를 하기 식 (1-4A) 에 규정하는 범위의 원자비

0.01 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.06···(1-4A)

로 함유하는 것이 보다 바람직하다.

제 1 실시형태의 제 1 산화물 소결체의 일 양태에서는,

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-1B) 내지 (1-3B) 에 규정하는 범위의 원자비

0.84 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.92···(1-1B)

0.04 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.08···(1-2B)

0.04 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.08···(1-3B)

로 함유하고,

또한, Al 원소를 하기 식 (1-4B) 에 규정하는 범위의 원자비

0.01 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.06···(1-4B)

로 함유하는 것이 보다 바람직하다.

제 1 실시형태의 제 1 산화물 소결체는, 본질적으로, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소 및 산소 (O) 원소로 이루어져 있어도 된다. 이 경우, 불가피 불순물을 포함하고 있어도 된다. 본 발명의 산화물 소결체의, 예를 들어, 70 ％질량 이상, 80 질량％ 이상, 또는 90 질량％ 이상이, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소 및 산소 (O) 원소여도 된다. 또한, 본 발명의 산화물 소결체는, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소 및 산소 (O) 원소만으로 이루어져 있어도 된다. 또한, 불가피 불순물이란, 의도적으로 첨가하지 않는 원소로서, 원료나 제조 공정에서 혼입되는 원소를 의미한다. 이하의 설명에서도 동일하다.

불가피 불순물의 예로는, 알칼리 금속, 알칼리 토금속 (Li, Na, K, Rb, Mg, Ca, Sr, Ba 등), 수소 (H) 원소, 붕소 (B) 원소, 탄소 (C) 원소, 질소 (N) 원소, 불소 (F) 원소, 규소 (Si) 원소, 및 염소 (Cl) 원소이다.

제 1 실시형태의 제 1 산화물 소결체는, 정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-6) 에 규정하는 범위의 원자비로 함유하는 것이 바람직하다.

0.00005 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.005···(1-6)

정 4 가 이상의 금속 원소 X 의 산화물을 포함함으로써, 소결체의 벌크 저항을 저감시킬 수 있고, 스퍼터 중의 플라즈마에 의한 가열에 의한 타깃의 균열을 방지할 수 있다. 정 4 가 이상의 금속 X 의 산화물로는, X = Si, Ge, Sn, Ti, Zr, Hf, Ce, W 등에서 선택할 수 있다.

정 4 가 이상의 금속 원소 X 의 산화물은, SnO₂, CeO₂ 에서 선택되는 1 종 이상의 금속 산화물인 것이 바람직하다.

제 1 실시형태의 제 1 산화물 소결체는, 정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-6A) 에 규정하는 범위의 원자비로 함유하는 것이 바람직하다.

0.00008 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.003···(1-6A)

하기 식 (1-6B) 에 규정하는 범위의 원자비로 함유하는 것이, 더욱 바람직하다.

0.0001 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.001···(1-6B)

이다.

제 1 실시형태의 제 1 산화물 소결체는, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 것이 바람직하다.

제 1 실시형태의 다른 양태의 산화물 소결체 (이하, 제 1 실시형태의 제 2 산화물 소결체라고 한다) 는, In, Y, Ga, Al, 및 O 를 주된 구성 원소로 하는 산화물 소결체로서, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 것을 특징으로 한다.

제 1 실시형태의 제 2 산화물 소결체는, 제 1 산화물 소결체에 있어서의 원자비 조성에 한정되지 않는다. 본 발명의 제 1 산화물 소결체의 원자비 조성에 합치하고 있지 않아도, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하고 있으면, 본 발명의 제 2 산화물 소결체이다.

제 1 실시형태의 제 2 산화물 소결체에 있어서의 「In 원소, Y 원소, G 원소a, Al 원소, 및 O 원소를 주된 구성 원소로 한다」 란, 본질적으로, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소 및 산소 (O) 원소로 이루어져 있어도 되고, 산화물 소결체의, 예를 들어, 70 ％질량 이상, 80 질량％ 이상, 또는 90 질량％ 이상이, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소 및 산소 (O) 원소여도 되고, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소 및 산소 (O) 원소만으로 이루어지고, 잔부가 불가피 불순물만으로 이루어져 있어도 되는 것을 의미한다.

불가피 불순물의 예로는, 상기 서술한 바와 같다.

제 1 실시형태의 제 1 산화물 소결체는, 산화인듐 (In₂O₃), 산화이트륨 (Y₂O₃), 산화갈륨 (Ga₂O₃) 을, In 원소, Y 원소, 및 Ga 원소의 비율이 하기 식 (1-1) 내지 (1-3) 에 규정하는 범위의 원자비

0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-1)

0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-2)

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-3)

이 되도록 혼합하고,

또한, 산화알루미늄 (Al₂O₃) 을, Al 원소의 비율이 하기 식 (1-4) 에 규정하는 범위의 원자비

0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-4)

가 되도록, 혼합한 원료를 소결함으로써 제조할 수 있다.

제 1 실시형태의 제 1 및 제 2 산화물 소결체는, 산화인듐 (In₂O₃), 산화이트륨 (Y₂O₃), 산화갈륨 (Ga₂O₃) 및 산화알루미늄 (Al₂O₃) 을 혼합한 원료를 소결함으로써 제조할 수 있다. 얻어진 소결체 중, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 것이 본 발명의 제 2 산화물 소결체이다.

제 1 실시형태의 제 1 산화물 소결체의 일 양태에서는, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하고, 추가로 Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 산화물 소결체인 것이 바람직하다. Y₃Ga₅O₁₂ 결정상 및 또는 Y₃Ga₄AlO₁₂ 결정상을 포함함으로써, 보다 치밀한 소결체가 된다.

제 1 실시형태의 다른 양태의 산화물 소결체 (이하, 제 1 실시형태의 제 3 산화물 소결체라고 한다) 는, In, Y, Ga, Al, 정 4 가의 금속 원소 및 O 원소를 주된 구성 원소로 하는 산화물 소결체로서, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₄AlO₁₂ 결정상을 포함하는 산화물 소결체를 포함한다.

제 3 산화물 소결체의 조성은, 제 1 및 제 2 산화물 소결체의 조성에 한정되지 않는다.

제 1 실시형태의 제 3 산화물 소결체에 있어서의 「In, Y, Ga, Al, 정 4 가의 금속 및 O 를 주된 구성 원소로 한다」 란, 본질적으로, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소, 정 4 가의 금속 원소 및 산소 (O) 원소로 이루어져 있어도 되고, 산화물 소결체의, 예를 들어, 70 ％질량 이상, 80 질량％ 이상, 또는 90 질량％ 이상이, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소, 정 4 가의 금속 원소 및 산소 (O) 원소여도 되고, 인듐 (In) 원소, 이트륨 (Y) 원소, 갈륨 (Ga) 원소, 알루미늄 (Al) 원소, 정 4 가의 금속 원소 및 산소 (O) 원소만으로 이루어지고, 잔부가 불가피 불순물만으로 이루어져 있어도 되는 것을 의미한다.

불가피 불순물의 예로는, 상기 서술한 바와 같다.

제 1 실시형태의 제 3 산화물 소결체는, 예를 들어, 산화인듐 (In₂O₃), 산화이트륨 (Y₂O₃), 산화갈륨 (Ga₂O₃) 을, In 원소, Y 원소, 및 Ga 원소의 비율이 하기 식 (1) 내지 (3) 에 규정하는 범위의 원자비

0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-1)

0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-2)

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-3)

이 되도록 혼합하고,

0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-4)

및, 정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-6) 에 규정하는 범위의 원자비,

0.00005 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.005···(1-6)

이 되도록, 혼합한 원료를 소결함으로써 제조할 수 있다.

제 1 실시형태의 제 3 산화물 소결체는, 예를 들어, 산화인듐 (In₂O₃), 산화이트륨 (Y₂O₃), 산화갈륨 (Ga₂O₃), 산화알루미늄 (Al₂O₃) 및 산화주석 (SnO₂) 을 혼합한 원료를 소결함으로써 제조할 수 있다. 얻어진 소결체 중, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₄AlO₁₂ 결정상의 양방을 포함하는 것이 제 1 실시형태의 제 3 산화물 소결체이다.

제 1 실시형태의 제 1 내지 제 3 산화물 소결체는, 상대 밀도가 95 ％ 이상인 것이 바람직하다. 상대 밀도가 95 ％ 이상이면, 소결체 및 타깃의 제조 중에 균열이나 크랙 등이 발생하지 않고 안정적으로 제조할 수 있다는 이점이 얻어진다. 상대 밀도는, 96 ％ 이상인 것이 바람직하고, 97 ％ 이상인 것이 보다 바람직하고, 98 ％ 이상인 것이 더욱 바람직하다. 산화물 소결체의 상대 밀도는, 실시예에 기재된 방법에 따라 구할 수 있다.

In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하고, 추가로 Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는, 상기 본 발명의 산화물 소결체는, 상대 밀도가 95 ％ 이상이 되기 쉽기 때문에 특히 바람직하다.

제 1 실시형태의 제 1 내지 제 3 산화물 소결체는, 벌크 저항이 30 mΩ·㎝ 이하인 것이 바람직하다. 벌크 저항이 30 mΩ·㎝ 초과에서는, 이상 방전을 유발하거나, 스퍼터 중에 타깃 표면이 가열되기 때문에, 도전성이 낮으면, 열 전도성도 낮아지고, 열 응력에 의해 헤어라인 크랙이 발생하거나 타깃이 균열되는 경우가 있다.

이상이, 제 1 실시형태의 제 1 내지 제 3 산화물 소결체의 설명이다.

다음으로, 제 1 실시형태의 제 1 내지 제 3 산화물 소결체의 제조 방법에 대하여 설명한다.

제 1 실시형태에 관련된 산화물 소결체를 제조할 수 있는 것이면, 제조 방법은 특별히 한정하지 않지만, 이하의 (a) 내지 (c) 의 공정을 포함하는 제법을 예시할 수 있다.

(a) 원료 화합물 분말을 혼합하여 혼합물을 조제하는 공정.

(b) 혼합물을 성형하여 성형체를 조제하는 공정.

(c) 성형체를 소결하는 공정.

(1) 공정 (a) : 배합 공정

배합 공정은, 산화물 소결체의 원료를 혼합하는 공정이다.

원료로는, In 화합물의 분말, Y 화합물의 분말, Ga 화합물의 분말, 및 Al 화합물의 분말을 사용한다. 정 4 가의 금속 산화물을 첨가하는 경우에는, 정 4 가의 금속 산화물의 분말도 사용한다. Al 의 화합물로는, 예를 들어, 산화물, 및 수산화물을 들 수 있다. Y 및 Ga 의 화합물로는, 산화물을 들 수 있다. 소결의 용이함, 부생성물의 잔존하기 어려움으로부터, 모두 산화물이 바람직하다.

원료의 순도는, 통상적으로 2 N (99 질량％) 이상, 바람직하게는 3 N (99.9 질량％) 이상, 특히 바람직하게는 4 N (99.99 질량％) 이상이다. 순도가 2 N 이상임으로써, 산화물 소결체의 내구성을 확보할 수 있고, 액정 디스플레이에 사용했을 때에 불순물이 산화물 반도체막 중에 편석하는 것이나, 불순물이 게이트 절연막이나 층간 절연막 중으로 들어가, 산화물 반도체가 작동하지 않게 되어 번인이 일어날 가능성을 저감시킬 수 있다.

원료 분말의 평균 입경은, 바람직하게는 0.1 ㎛ 이상, 2 ㎛ 이하이고, 보다 바람직하게는 0.5 ㎛ 이상, 1.5 ㎛ 이하이다. 원료 분말의 평균 입경은 레이저 회절식 입도 분포 장치 등으로 측정할 수 있다.

원료의 혼합, 성형 방법은 특별히 한정되지 않고, 공지된 방법을 사용하여 실시할 수 있다. 또한, 혼합할 때에는 바인더를 원료 혼합물에 첨가해도 된다.

원료의 혼합은, 예를 들어, 볼 밀, 비드 밀, 제트 밀 또는 초음파 장치 등의 공지된 장치를 사용하여 실시할 수 있다. 분쇄 시간 등의 조건은, 적절히 조정하면 되지만, 6 시간 이상, 100 시간 이하가 바람직하다.

(2) 공정 (b) : 성형 공정

성형 공정은, 원료 혼합물 (상기 가소 공정을 마련한 경우에는 가소물) 을 가압 성형하여 성형체로 하는 공정이다. 이 공정에 의해, 타깃으로서 바람직한 형상으로 성형한다. 가소 공정을 마련한 경우에는, 얻어진 가소물의 미세 분말을 조립 (造粒) 한 후, 프레스 성형에 의해 원하는 형상으로 성형할 수 있다.

성형체의 평균 두께는 5.5 ㎜ 이상이 바람직하고, 6 ㎜ 이상이 보다 바람직하고, 8 ㎜ 이상이 더욱 바람직하고, 12 ㎜ 이상이 특히 바람직하다. 5.5 ㎜ 이상이면, 성형체의 두께 방향의 온도 구배가 감소하고, 표면과 심부의 결정형의 조합의 변동이 잘 발생하지 않게 되는 것을 기대할 수 있다.

본 공정에서 사용할 수 있는 성형 처리로는, 예를 들어, 프레스 성형 (1 축 프레스), 금형 성형, 주물 성형, 및 사출 성형 등도 들 수 있다. 소결 밀도가 높은 소결체 (타깃) 를 얻기 위해서는, 냉간 정수압 (CIP) 등으로 성형하는 것이 바람직하다.

또한, 프레스 성형 (1 축 프레스) 후에, 냉간 정수압 (CIP), 또는 열간 정수압 (HIP) 등으로 성형하도록, 2 단계 이상의 성형 공정을 마련해도 된다.

냉간 정수압, 또는 정수압 가압 장치를 사용하는 경우, 면압 78.5 ㎫ (800 ㎏f/㎠ 를 SI 단위로 환산) 이상, 392.4 ㎫ (4000 ㎏f/㎠ 를 SI 단위로 환산) 이하에서 0.5 분 이상, 60 분 이하 유지하는 것이 바람직하다. 면압 196.2 ㎫ 이상, 294.3 ㎫ 이하에서, 2 분 이상, 30 분 이하 유지하는 것이 보다 바람직하다. 상기 범위 내이면, 성형체 내부의 조성 불균일 등이 줄어 들어, 균일화되는 것이 기대된다. 면압을 78.5 ㎫ 이상으로 함으로써, 소결 후의 밀도가 낮아지고, 저항도 낮아진다. 면압 392.4 ㎫ 이하로 함으로써, 장치를 대형화하지 않고 성형할 수 있다. 유지 시간이 0.5 분 이상이면, 소결 후의 밀도와 저항이 높아지는 것을 방지할 수 있다. 60 분 이하이면 시간이 지나치게 걸려 경제적이지 않게 되는 것을 방지할 수 있다.

성형 처리에서는, 폴리비닐알코올이나 메틸셀룰로오스, 폴리 왁스, 올레산 등의 성형 보조제를 사용해도 된다.

(3) 공정 (c) : 소결 공정

소결 공정은, 상기 성형 공정으로 얻어진 성형체를 소성하는 필수의 공정이다.

소결 온도는 바람직하게는 1200 ℃ 이상, 1650 ℃ 이하, 보다 바람직하게는 1350 ℃ 이상, 1600 ℃ 이하, 더욱 바람직하게는 1400 ℃ 이상, 1600 ℃ 이하, 보다 더욱 바람직하게는 1450 ℃ 이상, 1600 ℃ 이하이다.

소결 시간은 바람직하게는 10 시간 이상, 50 시간 이하, 보다 바람직하게는 12 시간 이상, 40 시간 이하, 더욱 바람직하게는 13 시간 이상, 30 시간 이하이다.

소결 온도가 1200 ℃ 이상, 소결 시간이 10 시간 이상이면, 소결이 충분히 진행되어, 타깃의 전기 저항이 충분히 낮아지고, 이상 방전이 잘 발생하지 않게 된다. 소성 온도가 1650 ℃ 이하, 소성 시간이 50 시간 이하이면, 현저한 결정립 성장에 의해 평균 결정 입경의 증대나, 조대 공공의 발생을 방지할 수 있고, 소결체 강도의 저하나 이상 방전이 잘 발생하지 않게 된다.

상압 소결법에서는, 성형체를 대기 분위기, 또는 산소 가스 분위기에서 소결한다. 산소 가스 분위기는, 산소 농도가, 예를 들어 20 체적％ 이상, 80 체적％ 이하의 분위기인 것이 바람직하다. 승온 과정을 산소 가스 분위기로 함으로써, 소결체 밀도를 높게 할 수 있다.

또한, 소결에 있어서의 승온 속도는, 800 ℃ 로부터 소결 온도까지를 0.1 ℃／분 이상, 2 ℃／분 이하로 하는 것이 바람직하다.

제 1 실시형태에 관한 소결체에 있어서 800 ℃ 로부터 위의 온도 범위는, 소결이 가장 진행되는 범위이다. 이 온도 범위에서의 승온 속도가 0.1 ℃／분 이상이면, 과도한 결정립 성장을 억제할 수 있고, 고밀도화를 달성할 수 있다. 승온 속도가 2 ℃／분 이하임으로써, 성형체에 온도 분포가 발생하여, 소결체가 휘거나 균열되는 것을 억제할 수 있다.

800 ℃ 로부터 소결 온도에 있어서의 승온 속도는, 바람직하게는 0.5 ℃／분 이상, 2.0 ℃／분 이하, 보다 바람직하게는 1.0 ℃／분 이상, 1.8 ℃／분 이하이다.

＜스퍼터링 타깃＞

다음으로, 제 1 실시형태에 관련된 스퍼터링 타깃에 대하여, 도 1 ∼ 도 4 를 참조하여 설명한다.

산화물 소결체는, 연삭 가공되고, 배킹 플레이트에 접합되어 스퍼터링 타깃으로서 제공된다. 이 스퍼터링 타깃을 사용하여, 스퍼터법에 의해 산화물 반도체를 성막할 수 있다.

제 1 실시형태의 일 양태의 스퍼터링 타깃 (이하, 본 발명의 타깃이라고 한다) 은, 상기 본 발명의 제 1 내지 제 3 산화물 소결체 (이하, 아울러, 본 발명의 산화물 소결체라고 한다) 와, 배킹 플레이트를 포함한다. 본 발명의 제 1 실시형태의 스퍼터링 타깃은, 상기 본 발명의 산화물 소결체와, 필요에 따라 산화물 소결체에 형성되는, 배킹 플레이트 등의 냉각 및 유지용의 부재를 포함하는 것이 바람직하다.

본 발명의 제 1 실시형태 타깃을 구성하는 산화물 소결체 (타깃재) 는, 상기 본 발명의 산화물 소결체에 연삭 가공을 실시한 것이기 때문에, 타깃재는, 물질로서는, 제 1 실시형태의 산화물 소결체와 동일하다. 따라서, 제 1 실시형태의 산화물 소결체에 대한 설명은 타깃재에도 그대로 적용된다.

산화물 소결체의 형상은 특별히 한정되지 않지만, 도 1 의 부호 801 에 나타내는 것과 같은 판상이어도 되고, 도 2 의 부호 801A 에 나타내는 것과 같은 원통상이어도 된다. 판상의 경우, 평면 형상은, 도 1(A) 의 부호 1 에 나타내는 것과 같은 사각형이어도 되고, 도 3 의 부호 801B 에 나타내는 바와 같이 원형이어도 된다. 산화물 소결체는 일체 성형이어도 되고, 도 4 에 나타내는 바와 같이, 복수로 분할한 산화물 소결체 (부호 801C) 를 배킹 플레이트 (803) 에 각각 고정시킨 다분할식이어도 된다.

배킹 플레이트 (803) 는, 산화물 소결체의 유지나 냉각용의 부재이다. 재료는 구리 등의 열 전도성이 우수한 재료가 바람직하다.

스퍼터링 타깃은, 예를 들어 이하의 공정으로 제조된다.

(d) 산화물 소결체의 표면을 연삭하는 공정.

(e) 산화물 소결체를 배킹 플레이트에 본딩하는 공정.

이하, 각 공정을 구체적으로 설명한다.

(4) 공정 (d) : 연삭 공정

연삭 (가공) 공정은, 소결체를, 스퍼터링 장치에의 장착에 적합한 형상으로 절삭 가공하는 공정이다.

소결체 표면은, 고산화 상태의 소결부가 존재하거나, 면이 요철인 경우가 많고, 또한, 소정의 치수로 절단 가공할 필요가 있다.

소결체의 표면은 0.3 ㎜ 이상 연삭하는 것이 바람직하다. 연삭하는 깊이는, 0.5 ㎜ 이상 연삭하는 것이 바람직하고, 2 ㎜ 이상이 특히 바람직하다. 0.3 ㎜ 이상 연삭함으로써, 표면 부근의 결정 구조의 변동 부분을 제거할 수 있다.

산화물 소결체를 예를 들어, 평면 연삭반으로 연삭하여 평균 표면 조도 Ra 가 5 ㎛ 이하인 소재로 하는 것이 바람직하다. 또한 스퍼터링 타깃의 스퍼터면에 경면 가공을 실시하여, 평균 표면 조도 Ra 가 1000 × 10^-10 m 이하로 해도 된다. 경면 가공 (연마) 은, 기계적인 연마, 화학 연마, 및 메카노케미컬 연마 (기계적인 연마와 화학 연마의 병용) 등의, 공지된 연마 기술을 사용할 수 있다. 예를 들어, 고정 지립 폴리셔 (폴리시액은 물) 로 ＃2000 번 이상으로 폴리싱해도 되고, 유리 지립 랩 (연마재는 SiC 페이스트 등) 으로 랩핑 후, 연마재를 다이아몬드 페이스트로 바꾸어, 랩핑해도 된다. 연마 방법은 이들 방법에 한정되지 않는다. 연마재는, ＃200 번, 혹은 ＃400 번, 나아가 ＃800 번의 것을 들 수 있다.

연삭 공정 후의 산화물 소결체는, 에어 블로우나 유수 세정 등으로 청정하는 것이 바람직하다. 에어 블로우로 이물질을 제거할 때에는, 노즐의 맞은편으로부터 집진기로 흡기를 실시하면 보다 유효하게 제거할 수 있다. 또한, 에어 블로우나 유수 세정으로는 청정력에 한계가 있기 때문에, 추가로 초음파 세정 등을 실시할 수도 있다. 초음파 세정은, 주파수가 25 ㎑ 이상, 300 ㎑ 이하의 사이에서, 다중 발진시켜 실시하는 방법이 유효하다. 예를 들어 주파수가 25 ㎑ 이상, 300 ㎑ 의 사이에서, 25 ㎑ 간격으로 12 종류의 주파수를 다중 발진시켜, 초음파 세정을 실시하는 것이 바람직하다.

(5) 공정 (e) : 본딩 공정

공정 (e) 는, 연삭 후의 소결체를, 금속 인듐 등의 저융점 금속으로, 배킹 플레이트에 본딩하는 공정이다.

이상이 스퍼터링 타깃의 설명이다.

＜산화물 반도체 박막＞

다음으로, 제 1 실시형태에 관련된 산화물 반도체 박막에 대하여, 설명한다.

제 1 실시형태의 일 양태의 산화물 반도체 박막 (이하, 본 발명의 산화물 반도체 박막이라고 한다) 은,

0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-7)

0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-8)

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-9)

로 함유하고,

또한, Al 원소를 하기 식 (1-10) 에 규정하는 범위의 원자비

0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-10)

으로 함유하는 것을 특징으로 한다.

Ga 는, 하기 식 (1-11) 에 규정하는 범위의 원자비로 함유하는 것이 바람직하다.

0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10···(1-11)

제 1 실시형태의 산화물 반도체 박막은, 상기 본 발명의 타깃을 사용하여, 스퍼터법에 의해 제조할 수 있다. 스퍼터법에 의해 얻어지는 산화물 반도체 박막의 원자비 조성은, 타깃재의 원자비 조성을 반영한다.

산화물 반도체 박막의 원자비 조성이 상기 범위 이외에서는, 박막 트랜지스터를 형성하는 공정에서 사용되는 CVD 성막 장치에서의 처리시에, 박막 트랜지스터의 반도체 부분 (본 발명의 산화물 반도체 박막) 의 캐리어 농도가 상승하고, 그 후의 어닐 처리에 의해서도 캐리어 농도가 저하하지 않고, TFT 로서 작동하지 않게 되는 경우가 있었다. 그 때문에, 종래에는 CVD 장치의 성막 온도를 저하시켜, 캐리어 농도의 상승을 억제하여, TFT 특성의 발현을 실시하고 있었지만, CVD 장치의 성막 온도를 저감시킨 것에 의해, 내구성이 부족한 반도체 박막 밖에 얻어지지 않고, TFT 특성도 뒤떨어진 것이 되는 경우가 있었다.

제 1 실시형태의 일 양태의 산화물 반도체 박막은, 스퍼터에 의해 성막되었을 때에 아모르퍼스 상태이고, 가열 처리 (어닐 처리) 후에 결정 상태가 되는 것이 바람직하다.

제 1 실시형태 양태의 산화물 반도체 박막은, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 것이 바람직하다. 결정화에 의해, 산화물 반도체 박막의 밀도가 향상되기 때문이다. 또한, 산화물 반도체 박막 중에 산화인듐 (In₂O₃) 결정이 생성되면, 인듐 원자가 정연하게 나열되기 때문에, In-In 이온 사이의 s 궤도의 중복이 커지고, 캐리어의 산란이 억제되어, 본 발명의 산화물 반도체 박막을 TFT 에 사용했을 때에, TFT 의 이동도가 향상된다.

또한, 비정질에 비하여, 결정은 안정적으로 존재하기 때문에, CVD 처리나, 장시간의 TFT 의 구동, 광 조사 등에 의한 열화에도 강하고, 안정적인 TFT 구동이 얻어지게 된다.

또한, In₂O₃ 으로 나타내는 빅스바이트 결정상에는, 이트륨 (Y) 원소 및 갈륨 (Ga) 원소의 어느 1 이상이 치환형 고용되어 있는 것이 바람직하다.

In₂O₃ 으로 나타내는 빅스바이트 구조에 Y 원소가 치환형 고용되어 있는 것은, 소결체 중의 산화인듐의 빅스바이트 구조의 격자 정수가, 산화인듐만의 격자 정수보다 커져 있는 것에 의해 확인할 수 있다.

In₂O₃ 으로 나타내는 빅스바이트 구조에 Ga 원소가 치환형 고용되어 있는 것은, 산화물 반도체 박막 중의 산화인듐의 빅스바이트 구조의 격자 정수가, 산화인듐만의 격자 정수보다 작아져 있는 것에 의해 확인할 수 있다.

제 1 실시형태의 일 양태의 박막 트랜지스터 (이하, 본 발명의 박막 트랜지스터라고 한다) 는, 본 발명의 산화물 반도체 박막을 포함하는 것을 특징으로 한다.

제 1 실시형태의 일 양태의 박막 트랜지스터의 형상은, 특별히 한정되지 않지만, 백채널 에치형 트랜지스터, 에치 스토퍼형 트랜지스터, 탑 게이트형 트랜지스터 등이 바람직하다.

제 1 실시형태의 산화물 반도체 박막에 있어서, 이트륨 (Y) 원소는, 산소 결손의 발생을 억제하는 효과와, 산화물 반도체 박막의 밴드 갭을 크게 하는 효과가 있다. Y 원소의 비율 [Y/(In ＋ Y ＋ Ga) (원자비)] 은, 0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10 인 것이 바람직하다. 0.02 미만에서는, 산소 결손을 억제하는 효과가 작아 반도체가 되지 않는 경우가 있거나, 결정의 격자 정수가 통상적인 In₂O₃ 으로 나타내는 빅스바이트 결정상의 결정 격자 정수보다 지나치게 작아진다. 또한, 0.10 초과에서는, 산소 결손이 없어져 절연막이 되는 경우가 있거나, 결정의 격자 정수가 In₂O₃ 으로 나타내는 빅스바이트 결정상의 격자 정수보다 지나치게 커지거나, TFT 의 이동도가 작아지는 경우가 있다. 보다 바람직하게는, 0.03 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.09, 더욱 바람직하게는, 0.04 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.08 이다.

제 1 실시형태의 산화물 반도체 박막에 있어서, 갈륨 (Ga) 원소는, 산소 결손의 발생을 억제하는 효과와, 산화물 반도체 박막의 밴드 갭을 크게 하는 효과와, 반도체 박막 (In₂O₃) 의 격자 정수를 작게 하는 효과가 있다. Ga 원소의 비율 [Ga/(In ＋ Y ＋ Ga) (원자비)] 은, 0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15 인 것이 바람직하다. 0.02 미만에서는, 산소 결손을 억제하는 효과가 작아 반도체가 되지 않는 경우가 있거나, 결정의 격자 정수가 In₂O₃ 으로 나타내는 빅스바이트 결정상의 격자 정수보다 작아지지 않는다. 또한, 0.15 초과에서는, 산소 결손이 없어져 절연막이 되는 경우가 있거나, 결정화하지 않게 되거나, TFT 의 이동도가 작아지는 경우가 있다. 보다 바람직하게는, 0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10, 더욱 바람직하게는, 0.03 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.09, 보다 더욱 바람직하게는, 0.04 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.08 이다.

또한, Y 원소와 Ga 원소는, 모두 산소 결손의 발생을 억제하는 효과와, 산화물 반도체 박막의 밴드 갭을 크게 하는 효과가 공통되는데, 양방 모두 필수인 이유는 이하와 같다.

Ga 원소의 이온 반경은, In 원소의 이온 반경보다 상당히 작기 때문에, Ga 만의 첨가로, In₂O₃ 을 결정화시킨 경우, 흄=로더리의 법칙에 의해, 고용되는 범위는 좁아, 12 원자％ 정도가 된다. 또한, Ga 에는 In₂O₃ 의 격자 정수를 작게 하는 효과도 있다.

Y 원소의 이온 반경은, In 원소의 이온 반경보다 크다. 단, Ga 와 In 의 이온 반경의 차만큼 Y 와 In 의 이온 반경의 차는 크지 않고, 또한, Y 산화물 자체도 빅스바이트 구조를 취한다. 그 때문에, Y 원소를 첨가하면, 전체 조성역에 있어서 In₂O₃ 과 고용체를 생성한다. Y 원소의 첨가량이 많아질수록, Y 가 고용된 In₂O₃ 의 격자 정수는 커진다.

Ga 원소와 Y 원소의 양방을 첨가하여 고용시키면, In₂O₃ 결정의 격자 정수를 작게 하는 Ga 와, 크게 하는 Y 의 효과가 상쇄된다. 그 때문에, 격자 정수를 크게 변화시키지 않고, 안정적으로 결정화시킬 수 있다. Ga 원소의 첨가량을 조정함으로써 In₂O₃ 의 격자 정수를 순 In₂O₃ 의 격자 정수보다 작게 할 수 있다. 격자 정수가 작아지면, In-In 이온 사이의 거리도 작아지고, s 궤도의 중복이 커지기 때문에, TFT 로 했을 때의 이동도가 커진다.

제 1 실시형태의 반도체 박막에 있어서, 인듐 (In) 원소는, 반도체 박막의 이동도를 담당하는 원소이다. In 의 비율 [In/(In ＋ Y ＋ Ga) (원자비)] 은, 0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96 이 바람직하다. 0.80 미만에서는, 산화인듐이 결정화하지 않거나 하여 반도체 박막의 이동도의 저하가 일어나는 경우가 있다. 0.96 이상에서는, 산소 결손의 양이 지나치게 증가하여, 반도체화하지 않고, 도체가 되는 경우가 있다. 보다 바람직하게는, 0.82 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.94, 더욱 바람직하게는, 0.84 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.92 이다.

특히 갈륨 (Ga) 원소의 첨가에 의해, 반도체 박막 (In₂O₃) 의 격자 정수를 작게 할 수 있고, 베이스의 원료 산화물만인 경우의 산화인듐의 격자 정수보다 작게 할 수 있다. 결정 산화인듐의 격자 정수가 작아짐으로써, 인듐 이온의 원자간 거리는 작아지고, 특히 In 원소의 s 궤도의 중복이 커짐으로써, 이동도가 향상되는 효과를 주고 있는 것으로 생각된다.

제 1 실시형태의 일 양태의 산화물 반도체 박막은, In₂O₃ 으로 나타내는 빅스바이트 결정상의 격자 정수가 10.083 × 10^-10 m 이하인 것이 바람직하다. 격자 정수는, 실시예에 기재된 방법으로 구할 수 있다. 격자 정수의 하한치는, 통상적으로 10.020 × 10^-10 m 이상이고, 바람직하게는 10.025 × 10^-10 m 이상, 보다 바람직하게는 10.030 × 10^-10 m 이상이다.

제 1 실시형태의 반도체 박막에 있어서, 알루미늄 (Al) 원소는, 산소 결손의 발생을 억제하는 효과와, 산화물 반도체 박막의 밴드 갭을 크게 하는 효과가 있다. 특히 알루미늄의 첨가에 의해, 절연막 형성시의 CVD 처리에 의한 캐리어의 증대를 억제하고, 그 후의 열 처리로 반도체 특성을 조정하는 경우에 조정하기 쉬워지는 효과, 구체적으로는, 종래보다 저온의 열 처리로도 캐리어 농도를 낮추기 쉬워지는 효과가 있다. 또한, 산화알루미늄 자체는, 산소의 확산 계수가 낮고, 베이스의 원료 산화물만인 경우보다 산화인듐 내의 산소의 확산 속도를 작게 할 수 있는 것으로 생각된다. CVD 공정으로 산화물 반도체 박막 내의 산소 결손이 증가하여 캐리어 농도가 높아지고, 그 산소 결손을 CVD 공정 후의 열 처리에 의해 산소 결손을 파괴하여 캐리어를 산화물 반도체의 표면으로부터 저감시키는 효과가 있다. 이에 의해, 게이트 절연막 근방의 산화물 반도체 박막 내부의 채널부의 캐리어 농도가 높게 유지되고, 고이동도화를 실현하고 있는 것으로 생각된다.

따라서, 산화인듐의 비율이 많은 산화물 반도체 박막의 경우, 알루미늄 원소의 양을 비교적 많게 하지 않으면 산화물 반도체 박막 내부의 게이트 절연막 근방의 산소 결손이 모두 소실되게 되어, 고이동도화하지 않는 경우가 있다. 한편, 산화인듐의 비율이 적은 산화물 반도체 박막의 경우, 알루미늄 원소의 양을 비교적 적게 하지 않으면 산화물 반도체 박막 내부의 게이트 절연막 근방의 산소 결손뿐만 아니라, 내부의 많은 산소 결손이 남게 되어, 반도체화하지 않고 도통화하거나, 임계치 전압 (Vth) 이 마이너스로 시프트하여, 노멀리 온 상태가 되는 등의 문제를 일으키는 경우가 있다.

예를 들어, In 원소의 비율 [In/(In ＋ Y ＋ Ga) (원자비)] 이 0.90 이상인 경우에는, Al 원소의 비율 [Al/(In ＋ Y ＋ Ga ＋ Al) (원자비)] 은, 0.020 이상, 바람직하게는, 0.025 이상이 바람직하다. 상한은 0.07 이하인 것이 바람직하다. Al 원소의 비율이 0.07 초과가 되면 산화인듐이 결정화하지 않게 되고, 고이동도의 산화물 반도체 박막이 얻어지지 않게 되는 경우가 있다. 바람직하게는 0.06 이하이다.

예를 들어, In 원소의 비율 [In/(In ＋ Y ＋ Ga ＋ Al) (원자비)] 이 0.90 이하에서는, Al 원소의 비율 [Al/(In ＋ Y ＋ Ga ＋ Al) (원자비)] 은, 0.030 이하, 바람직하게는, 0.025 이하가 바람직하다. 하한은 0.005 이상인 것이 바람직하다. 바람직하게는, 0.01 이상이다.

제 1 실시형태의 일 양태의 산화물 반도체 박막은,

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-7A) 내지 (1-10A) 에 규정하는 범위의 원자비

0.82 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.94···(1-7A)

0.03 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.09···(1-8A)

0.03 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.09···(1-9A)

로 함유하고,

또한, Al 원소를 하기 식 (1-10A) 에 규정하는 범위의 원자비

0.01 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.06···(1-10A)

로 함유하는 것이 바람직하다.

제 1 실시형태의 일 양태의 산화물 반도체 박막은,

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-7B) 내지 (1-10B) 에 규정하는 범위의 원자비

0.84 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.92···(1-7B)

0.04 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.08···(1-8B)

0.04 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.08···(1-9B)

로 함유하고,

또한, Al 원소를 하기 식 (1-10B) 에 규정하는 범위의 원자비

0.01 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.06···(1-10B)

로 함유하는 것이 보다 바람직하다.

제 1 실시형태의 일 양태의 산화물 반도체 박막은, 정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-12) 에 규정하는 범위의 원자비로, 함유하는 것이 바람직하다.

0.00005 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.005···(1-12)

X/(In ＋ Y ＋ Ga ＋ Al ＋ X) 가, 0.00005 이상으로 함으로써, 산화물 반도체 박막을 결정화시킨 경우에 캐리어 농도가 지나치게 낮아지고, 10^-12/㎤ 이하가 되면 이동도가 저하하거나, 절연체가 되어 반도체로서 작동하지 않게 되는 것을 방지할 수 있다. X/(In ＋ Y ＋ Ga ＋ Al ＋ X) 가, 0.005 이하임으로써, 캐리어가 지나치게 발생하여, 도체화하게 되어, TFT 가 작동하지 않게 되는 것을 방지할 수 있다.

제 1 실시형태의 산화물 반도체 박막의 일 양태에서는, 정 4 가 이상의 금속 X 의 산화물을 하기 식 (1-12A) 에 규정하는 범위의 원자비로 함유하는 것이 바람직하다.

0.00008 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.003···(1-12A)

제 1 실시형태의 산화물 반도체 박막의 일 양태에서는, 정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-12B) 에 규정하는 범위의 원자비로 함유하는 것이, 더욱 바람직하다.

0.0001 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.001···(1-12B)

산화물 반도체 박막 중의 각 금속 원소의 함유량 (원자비) 은, ICP (Inductive Coupled Plasma) 측정 또는 XRF (X-ray Fluorescence) 측정에 의해, 각 원소의 존재량을 측정함으로써 구할 수 있다. ICP 측정은 유도 플라즈마 발광 분석 장치를 사용할 수 있다. XRF 측정은 박막 형광 X 선 분석 장치 (AZX400, 리가쿠사 제조) 를 사용할 수 있다.

또한, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS 분석을 사용해도 유도 플라즈마 발광 분석과 동등한 정밀도로 산화물 반도체 박막 중의 각 금속 원소의 함유량 (원자비) 을 분석할 수 있다. 유도 플라즈마 발광 분석 장치 또는 박막 형광 X 선 분석 장치로 측정한 금속 원소의 원자비가 이미 알려진 표준 산화물 박막의 상면에, 소스·드레인 전극을 TFT 소자와 동일한 재료를 채널 길이로 형성한 것을 표준 재료로 하고, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS (IMS 7f-Auto, AMETEK 사 제조) 에 의해 산화물 반도체층의 분석으로 실시하여 각 원소의 질량 스펙트럼 강도를 얻어, 이미 알려진 원소 농도와 질량 스펙트럼 강도의 검량선을 제작한다. 다음으로, 실 TFT 소자의 산화물 반도체 박막 부분을, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS 분석에 의한 스펙트럼 강도로부터, 전술한 검량선을 사용하여, 원자비를 산출하면, 산출된 원자비는, 별도 박막 형광 X 선 분석 장치 또는 유도 플라즈마 발광 분석 장치로 측정된 산화물 반도체 박막의 원자비의 2 원자％ 이내인 것을 확인할 수 있다.

상기 구성을 갖는 것에 의해, 고이동도이고, CVD 등에서의 특성 변화가 작은 본 발명의 산화물 반도체 박막이 얻어진다.

제 1 실시형태의 산화물 반도체 박막을 사용하는 것에 의해, 고성능의 박막 트랜지스터가 얻어진다.

＜박막 트랜지스터＞

다음으로, 제 1 실시형태에 관련된 박막 트랜지스터의 구조에 대하여 설명한다.

제 1 실시형태에 관련된 박막 트랜지스터는, 제 1 실시형태에 관련된 산화물 반도체 박막을 구비하고, 트랜지스터로서 기능하는 것이면, 특별히 구조는 한정하지 않는다.

구체적인 박막 트랜지스터의 형상으로는, 백채널 에치형 트랜지스터, 에치 스토퍼형 트랜지스터, 및 탑 게이트형 트랜지스터 등을 들 수 있다.

구체적인 박막 트랜지스터의 예를 도 5 및 도 6 에 나타낸다.

도 5 에 나타내는 바와 같이, 박막 트랜지스터 (810) 는, 실리콘 웨이퍼 (820), 게이트 절연막 (830), 산화물 반도체 박막 (840), 소스 전극 (850), 드레인 전극 (860), 및 층간 절연막 (870, 870A) 을 구비한다.

실리콘 웨이퍼 (820) 는 게이트 전극이다. 게이트 절연막 (830) 은 게이트 전극과 산화물 반도체 박막 (840) 의 도통을 차단하는 절연막이고, 실리콘 웨이퍼 (820) 상에 형성된다.

산화물 반도체 박막 (840) 은 채널층이고, 게이트 절연막 (830) 상에 형성된다. 산화물 반도체 박막 (840) 은 제 1 실시형태에 관련된 산화물 반도체 박막이 사용된다.

소스 전극 (850) 및 드레인 전극 (860) 은, 소스 전류 및 드레인 전류를 산화물 반도체 박막 (840) 에 흘리기 위한 도전 단자이고, 산화물 반도체 박막 (840) 의 양단 근방에 접촉하도록, 각각 형성된다.

층간 절연막 (870) 은, 소스 전극 (850) 및 드레인 전극 (860) 과, 산화물 반도체 박막 (840) 사이의 접촉 부분 이외의 도통을 차단하는 절연막이다.

층간 절연막 (870A) 은, 소스 전극 (850) 및 드레인 전극 (860) 과, 산화물 반도체 박막 (840) 사이의 접촉 부분 이외의 도통을 차단하는 절연막이다. 층간 절연막 (870A) 은, 소스 전극 (50) 과 드레인 전극 (860) 사이의 도통을 차단하는 절연막이기도 하다. 층간 절연막 (870A) 은, 채널층 보호층이기도 하다.

도 6 에 나타내는 바와 같이, 박막 트랜지스터 (810A) 의 구조는, 박막 트랜지스터 (810) 와 동일하지만, 소스 전극 (850) 및 드레인 전극 (860) 을, 게이트 절연막 (830) 과 산화물 반도체 박막 (840) 의 양방에 접촉하도록 형성하고 있는 점이 상이하다. 게이트 절연막 (830), 산화물 반도체 박막 (840), 소스 전극 (850), 및 드레인 전극 (860) 을 덮도록, 층간 절연막 (70B) 이 일체로 형성되어 있는 점도 상이하다.

드레인 전극 (860), 소스 전극 (850) 및 게이트 전극을 형성하는 재료에 특별히 제한은 없고, 일반적으로 이용되고 있는 재료를 임의로 선택할 수 있다. 도 5 및 도 6 에서 예시한 예에서는, 실리콘 웨이퍼를 기판으로서 사용하고 있고, 실리콘 웨이퍼가 전극으로서도 작용하지만, 전극 재료는 실리콘에 한정되지 않는다.

예를 들어, 산화인듐주석 (ITO), 산화인듐아연 (IZO), ZnO, 및 SnO₂ 등의 투명 전극이나, Al, Ag, Cu, Cr, Ni, Mo, Au, Ti, 및 Ta 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극이나 적층 전극을 사용할 수 있다.

또한, 도 5 및 도 6 에 있어서, 유리 등의 기판 상에 게이트 전극을 형성해도 된다.

층간 절연막 (870, 870A, 870B) 을 형성하는 재료에도 특별히 제한은 없고, 일반적으로 이용되고 있는 재료를 임의로 선택할 수 있다. 층간 절연막 (870, 870A, 870B) 을 형성하는 재료로서, 구체적으로는, 예를 들어, SiO₂, SiN_x, Al₂O₃, Ta₂O₅, TiO₂, MgO, ZrO₂, CeO₂, K₂O, Li₂O, Na₂O, Rb₂O, Sc₂O₃, Y₂O₃, HfO₂, CaHfO₃, PbTiO₃, BaTa₂O₆, SrTiO₃, Sm₂O₃, 및 AlN 등의 화합물을 사용할 수 있다.

제 1 실시형태에 관련된 박막 트랜지스터가 백 채널 에치형 (보텀 게이트형) 인 경우, 드레인 전극, 소스 전극 및 채널층 상에 보호막을 형성하는 것이 바람직하다. 보호막을 형성함으로써, TFT 가 장시간 구동한 경우에도 내구성이 향상되기 쉬워진다. 또한, 탑 게이트형의 TFT 의 경우, 예를 들어 채널층 상에 게이트 절연막을 형성한 구조가 된다.

보호막 또는 절연막은, 예를 들어 CVD 에 의해 형성할 수 있는데, 그 때에 고온도에 의한 프로세스가 되는 경우가 있다. 또한, 보호막 또는 절연막은, 성막 직후에는 불순물 가스를 함유하고 있는 경우가 많아, 가열 처리 (어닐 처리) 를 실시하는 것이 바람직하다. 가열 처리로 불순물 가스를 제거함으로써, 안정적인 보호막 또는 절연막이 되고, 내구성이 높은 TFT 소자를 형성하기 쉬워진다.

제 1 실시형태에 관련된 산화물 반도체 박막을 사용함으로써, CVD 프로세스에 있어서의 온도의 영향, 및 그 후의 가열 처리에 의한 영향을 잘 받지 않게 되기 때문에, 보호막 또는 절연막을 형성한 경우에도, TFT 특성의 안정성을 향상시킬 수 있다.

박막 트랜지스터는, 이하의 특성을 갖는 것이 바람직하다.

박막 트랜지스터의 이동도는 1.0 ㎠/V·s 이상, 이 바람직하다. 1.0 ㎠/V·s 이상으로 함으로써, 액정 디스플레이를 구동할 수 있다.

포화 이동도는, 드레인 전압을 20 V 인가한 경우의 전달 특성으로부터 구할 수 있다. 구체적으로, 전달 특성 Id-Vg 의 그래프를 작성하고, 각 Vg 의 트랜스 컨덕턴스 (Gm) 를 산출하고, 포화 영역의 식에 의해 포화 이동도를 구함으로써, 산출할 수 있다. Id 는 소스·드레인 전극 사이의 전류, Vg 는 소스·드레인 전극 사이에 전압 Vd 를 인가했을 때의 게이트 전압이다.

임계치 전압 (Vth) 은, -3.0 V 이상, 3.0 V 이하가 바람직하고, -2.0 V 이상, 2.0 V 이하가 보다 바람직하고, -1.0 V 이상, 1.0 V 이하가 더욱 바람직하다. 임계치 전압 (Vth) 이 -3.0 V 이상이면, 고이동도의 박막 트랜지스터가 가능하다. 임계치 전압 (Vth) 이 3.0 V 이하이면, 오프 전류가 작고, 온 오프비가 큰 박막 트랜지스터가 가능하다.

임계치 전압 (Vth) 은, 전달 특성의 그래프로부터 Id = 10^-9 A 에서의 Vg 로 정의할 수 있다.

on-off 비는 10⁶ 이상, 10¹² 이하가 바람직하고, 10⁷ 이상, 10¹¹ 이하가 보다 바람직하고, 10⁸ 이상, 10¹⁰ 이하가 더욱 바람직하다. on-off 비가 10⁶ 이상이면, 액정 디스플레이의 구동을 할 수 있다. on-off 비가 10¹² 이하이면, 콘트라스트가 큰 유기 EL 의 구동을 할 수 있다. 또한, 오프 전류를 10^-12 A 이하로 할 수 있고, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용한 경우, 화상의 유지 시간을 길게 하거나, 감도를 향상시킬 수 있다.

on-off 비는, Vg = -10 V 의 Id 의 값을 Off 전류치로 하고, Vg = 20 V 의 Id 의 값을 On 전류치로 하여, 비 [On 전류치/Off 전류치] 를 결정함으로써, 구할 수 있다.

Off 전류치는, 10^-10 A 이하가 바람직하고, 10^-11 A 이하가 보다 바람직하고, 10^-12 A 이하가 더욱 바람직하다. Off 전류치가 10^-10 A 이하이면, 콘트라스트가 큰 유기 EL 의 구동을 할 수 있다. 또한, CMOS 이미지 센서의 전송 트랜지스터나 리셋 트랜지스터에 사용한 경우, 화상의 유지 시간을 길게 하거나, 감도를 향상시킬 수 있다.

박막 트랜지스터의 반도체층에 사용되는, 제 1 실시형태에 관련된 산화물 반도체 박막의 결함 밀도가, 5.0 × 10¹⁶ ㎝^-3 이하가 바람직하고, 1.0 × 10¹⁶ ㎝^-3 이하가 보다 바람직하다. 결함 밀도의 감소에 의해, 박막 트랜지스터의 이동도가 더욱 높아지고, 광 조사시의 안정성, 열에 대한 안정성이 높아져, TFT 가 안정적으로 작동하게 된다.

＜양자 터널 전계 효과 트랜지스터＞

제 1 실시형태에 관련된 산화물 반도체 박막은, 양자 터널 전계 효과 트랜지스터 (FET) 에 사용할 수도 있다.

도 7 에, 제 1 실시형태에 관련된, 양자 터널 전계 효과 트랜지스터 (FET) 의 모식도 (종단면도) 를 나타낸다.

양자 터널 전계 효과 트랜지스터 (501) 는, p 형 반도체층 (503), n 형 반도체층 (507), 게이트 절연막 (509), 게이트 전극 (511), 소스 전극 (513), 및 드레인 전극 (515) 을 구비한다.

p 형 반도체층 (503), n 형 반도체층 (507), 게이트 절연막 (509), 및 게이트 전극 (511) 은, 이 순서로 적층되어 있다.

소스 전극 (513) 은, p 형 반도체층 (503) 상에 형성된다. 드레인 전극 (515) 은 n 형 반도체층 (507) 상에 형성된다.

p 형 반도체층 (503) 은, p 형의 IV 족 반도체층이고, 여기서는 p 형 실리콘층이다.

n 형 반도체층 (507) 은, 여기서는 제 1 실시형태에 관련된, n 형의 산화물 반도체 박막이다. 소스 전극 (513) 및 드레인 전극 (515) 은 도전막이다.

도 7 에서는 도시하고 있지 않지만, p 형 반도체층 (503) 상에는 절연층이 형성되어도 된다. 이 경우, p 형 반도체층 (503) 과 n 형 반도체층 (507) 은, 절연층을 부분적으로 개구한 영역인 컨택트홀을 통하여 접속되어 있다. 도 7 에서는 도시하고 있지 않지만, 양자 터널 전계 효과 트랜지스터 (501) 는, 그 상면을 덮는 층간 절연막을 구비해도 된다.

양자 터널 전계 효과 트랜지스터 (501) 는, p 형 반도체층 (503) 과 n 형 반도체층 (507) 에 의해 형성된 에너지 장벽을 터널링하는 전류를, 게이트 전극 (511) 의 전압에 의해 제어하는, 전류의 스위칭을 실시하는 양자 터널 전계 효과 트랜지스터 (FET) 이다. 이 구조에서는, n 형 반도체층 (507) 을 구성하는 산화물 반도체의 밴드 갭이 커지고, 오프 전류를 작게 할 수 있다.

도 8 에, 제 1 실시형태의 다른 양태에 관련된 양자 터널 전계 효과 트랜지스터 (501A) 의 모식도 (종단면도) 를 나타낸다.

양자 터널 전계 효과 트랜지스터 (501A) 의 구성은, 양자 터널 전계 효과 트랜지스터 (501) 와 동일하지만, p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화실리콘층 (505) 이 형성되어 있는 점이 상이하다. 산화실리콘층이 있음으로써, 오프 전류를 작게 할 수 있다.

산화실리콘층 (505) 의 두께는, 10 ㎚ 이하인 것이 바람직하다. 10 ㎚ 이하로 함으로써, 터널 전류가 흐르지 않거나, 형성되는 에너지 장벽이 잘 형성되지 않거나 장벽 높이가 변화하는 것을 방지할 수 있고, 터널링 전류가 저하하거나, 변화하는 것을 방지할 수 있다. 바람직하게는, 8 ㎚ 이하, 보다 바람직하게는 5 ㎚ 이하, 더욱 바람직하게는 3 ㎚ 이하, 더욱 보다 바람직하게는 1 ㎚ 이하이다.

도 9 에 p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화실리콘층 (505) 이 형성된 부분의 TEM 사진을 나타낸다.

양자 터널 전계 효과 트랜지스터 (501 및 501A) 도, n 형 반도체층 (507) 은 n 형 산화물 반도체이다.

n 형 반도체층 (507) 을 구성하는 산화물 반도체는, 비정질이어도 된다. 비정질임으로써, 옥살산 등의 유기산으로 에칭 가능해지고, 다른 층과의 에칭 속도의 차가 커지고, 배선 등의 금속층에 대한 영향도 없어, 양호하게 에칭할 수 있다.

n 형 반도체층 (507) 을 구성하는 산화물 반도체는, 결정질이어도 된다. 결정질임으로써, 비정질의 경우보다 밴드 갭이 커지고, 오프 전류를 작게 할 수 있다. 일 함수도 크게 할 수 있는 것으로부터, p 형의 IV 족 반도체 재료와 n 형 반도체층 (507) 에 의해 형성되는 에너지 장벽을 터널링하는 전류를 제어하기 쉬워진다.

양자 터널 전계 효과 트랜지스터 (501) 의 제조 방법은, 특별히 한정하지 않지만, 이하의 방법을 예시할 수 있다.

먼저, 도 10 에 나타내는 바와 같이, p 형 반도체층 (503) 상에 절연막 (505A) 을 형성하고, 절연막 (505A) 의 일부를 에칭 등으로 개구하여 컨택트홀 (505B) 을 형성한다.

다음으로, 도 11 에 나타내는 바와 같이, p 형 반도체층 (503) 및 절연막 (505A) 상에 n 형 반도체층 (507) 을 형성한다. 이 때, 컨택트홀 (505B) 을 통하여 p 형 반도체층 (503) 과 n 형 반도체층 (507) 을 접속한다.

다음으로, 도 12 에 나타내는 바와 같이, n 형 반도체층 (507) 상에, 게이트 절연막 (509) 및 게이트 전극 (511) 을 이 순서로 형성한다.

다음으로, 도 13 에 나타내는 바와 같이, 절연막 (505A), n 형 반도체층 (507), 게이트 절연막 (509) 및 게이트 전극 (511) 을 덮도록, 층간 절연막 (519) 을 형성한다.

다음으로, 도 14 에 나타내는 바와 같이, p 형 반도체층 (503) 상의 절연막 (505A) 및 층간 절연막 (519) 의 일부를 개구하여 컨택트홀 (519A) 을 형성하고, 컨택트홀 (519A) 에 소스 전극 (513) 을 형성한다.

또한, 도 14 에 나타내는 바와 같이, n 형 반도체층 (507) 상의 게이트 절연막 (509) 및 층간 절연막 (519) 의 일부를 개구하여 컨택트홀 (519B) 을 형성하고, 컨택트홀 (519B) 에 드레인 전극 (515) 을 형성한다.

이상의 순서로 양자 터널 전계 효과 트랜지스터 (501) 를 제조할 수 있다.

또한, p 형 반도체층 (503) 상에 n 형 반도체층 (507) 을 형성한 후에, 150 ℃ 이상, 600 ℃ 이하의 온도에서 열 처리를 실시함으로써, p 형 반도체층 (503) 과 n 형 반도체층 (507) 사이에 산화실리콘층 (505) 을 형성할 수 있다. 이 공정을 추가함으로써, 양자 터널 전계 효과 트랜지스터 (501A) 를 제조할 수 있다.

＜박막 트랜지스터의 용도＞

제 1 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터, 논리 회로, 메모리 회로, 및 차동 증폭 회로 등의 각종 집적 회로에도 적용할 수 있고, 그것들을 전자 기기 등에 적용할 수 있다. 또한, 제 1 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터 이외에도 정전 야기형 트랜지스터, 쇼트키 장벽형 트랜지스터, 쇼트키 다이오드, 및 저항 소자에도 적응할 수 있다.

제 1 실시형태에 관련된 박막 트랜지스터는, 표시 장치 및 고체 촬상 소자 등에 바람직하게 사용할 수 있다.

이하, 제 1 실시형태에 관련된 박막 트랜지스터를 표시 장치 및 고체 촬상 소자에 사용하는 경우에 대하여, 설명한다.

먼저, 제 1 실시형태에 관련된 박막 트랜지스터를 전자 기기로서의 표시 장치에 사용하는 경우에 대하여, 도 15 ∼ 17 을 참조하여 설명한다.

도 15 는, 본 발명의 일 양태의 표시 장치의 상면도이다. 도 16 은, 제 1 실시형태의 일 양태의 표시 장치의 화소부에, 액정 소자를 적용하는 경우의 화소부의 회로를 설명하기 위한 회로도이다. 또한, 도 17 은, 제 1 실시형태의 일 양태의 표시 장치의 화소부에, 유기 EL 소자를 적용하는 경우의 화소부의 회로를 설명하기 위한 회로도이다.

화소부에 배치하는 트랜지스터는, 제 1 실시형태에 관련된 박막 트랜지스터를 사용할 수 있다. 제 1 실시형태에 관련된 박막 트랜지스터는 n 채널형으로 하는 것이 용이하기 때문에, n 채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를, 화소부의 트랜지스터와 동일 기판 상에 형성한다. 화소부나 구동 회로에 제 1 실시형태에 나타내는 박막 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.

액티브 매트릭스형 표시 장치의 상면도의 일례를 도 15 에 나타낸다. 표시 장치의 기판 (300) 상에는, 화소부 (301), 제 1 주사선 구동 회로 (302), 제 2 주사선 구동 회로 (303), 신호선 구동 회로 (304) 가 형성된다. 화소부 (301) 에는, 복수의 신호선이 신호선 구동 회로 (304) 로부터 연신하여 배치되고, 복수의 주사선이 제 1 주사선 구동 회로 (302), 및 제 2 주사선 구동 회로 (303) 로부터 연신하여 배치된다. 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스상으로 형성된다. 표시 장치의 기판 (300) 은, FPC (Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로 (컨트롤러, 제어 IC 라고도 한다) 에 접속된다.

도 15 에서는, 제 1 주사선 구동 회로 (302), 제 2 주사선 구동 회로 (303), 신호선 구동 회로 (304) 는, 화소부 (301) 와 동일한 기판 (300) 상에 형성된다. 그 때문에, 외부에 형성하는 구동 회로 등의 부품의 수가 줄기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판 (300) 외부에 구동 회로를 형성한 경우, 배선을 연신시킬 필요가 생겨, 배선간의 접속수가 증가한다. 동일한 기판 (300) 상에 구동 회로를 형성한 경우, 그 배선간의 접속수를 줄일 수 있고, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.

또한, 화소의 회로 구성의 일례를 도 16 에 나타낸다. 여기서는, VA 형 액정 표시 장치의 화소부에 적용할 수 있는 화소부의 회로를 나타낸다.

이 화소부의 회로는, 1 개의 화소에 복수의 화소 전극을 갖는 구성에 적용할 수 있다. 각각의 화소 전극은 상이한 트랜지스터에 접속되고, 각 트랜지스터는 상이한 게이트 신호로 구동할 수 있도록 구성되어 있다. 이에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극에 인가하는 신호를, 독립적으로 제어할 수 있다.

트랜지스터 (316) 의 게이트 배선 (312) 과, 트랜지스터 (317) 의 게이트 배선 (313) 에는, 상이한 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극 (314) 은, 트랜지스터 (316) 와 트랜지스터 (317) 에서 공통으로 사용된다. 트랜지스터 (316) 와 트랜지스터 (317) 는, 제 1 실시형태에 관련된 트랜지스터를 사용할 수 있다. 이에 의해, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.

트랜지스터 (316) 에는, 제 1 화소 전극이 전기적으로 접속되고, 트랜지스터 (317) 에는, 제 2 화소 전극이 전기적으로 접속된다. 제 1 화소 전극과 제 2 화소 전극은 분리되어 있다. 제 1 화소 전극과 제 2 화소 전극의 형상은, 특별히 한정하지 않는다. 예를 들어, 제 1 화소 전극은, V 자 형상으로 하면 된다.

트랜지스터 (316) 의 게이트 전극은 게이트 배선 (312) 과 접속되고, 트랜지스터 (317) 의 게이트 전극은 게이트 배선 (313) 과 접속되어 있다. 게이트 배선 (312) 과 게이트 배선 (313) 에 상이한 게이트 신호를 부여하여, 트랜지스터 (316) 와 트랜지스터 (317) 의 동작 타이밍을 상이하게 하여, 액정의 배향을 제어할 수 있다.

또한, 용량 배선 (310) 과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로, 유지 용량을 형성해도 된다.

멀티 도메인 구조는, 1 화소에 제 1 액정 소자 (318) 와 제 2 액정 소자 (319) 를 구비한다. 제 1 액정 소자 (318) 는 제 1 화소 전극과 대향 전극과 그 사이의 액정층으로 구성되고, 제 2 액정 소자 (319) 는 제 2 화소 전극과 대향 전극과 그 사이의 액정층으로 구성된다.

화소부는, 도 16 에 나타내는 구성에 한정되지 않는다. 도 16 에 나타내는 화소부에 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로를 추가해도 된다.

화소의 회로 구성의 다른 일례를 도 17 에 나타낸다. 여기서는, 유기 EL 소자를 사용한 표시 장치의 화소부의 구조를 나타낸다.

도 17 은, 적용 가능한 화소부 (320) 의 회로의 일례를 나타내는 도면이다. 여기서는 n 채널형의 트랜지스터를 1 개의 화소에 2 개 사용하는 예를 나타낸다. 제 1 실시형태의 산화물 반도체 박막은, n 채널형의 트랜지스터의 채널 형성 영역에 사용할 수 있다. 당해 화소부의 회로는, 디지털 시간 계조 구동을 적용할 수 있다.

스위칭용 트랜지스터 (321) 및 구동용 트랜지스터 (322) 는, 제 1 실시형태에 관련된 박막 트랜지스터를 사용할 수 있다. 이에 의해, 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.

화소부의 회로의 구성은, 도 17 에 나타내는 구성에 한정되지 않는다. 도 17 에 나타내는 화소부의 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로를 추가해도 된다.

이상이 제 1 실시형태에 관련된 박막 트랜지스터를 표시 장치에 사용하는 경우의 설명이다.

다음으로, 제 1 실시형태에 관련된 박막 트랜지스터를 고체 촬상 소자에 사용하는 경우에 대하여, 도 18 을 참조하여 설명한다.

CMOS (Complementary Metal Oxide Semiconductor) 이미지 센서는, 신호 전하 축적부에 전위를 유지하고, 그 전위를, 증폭 트랜지스터를 통하여, 수직 출력선에 출력하는 고체 촬상 소자이다. CMOS 이미지 센서에 포함되는 리셋 트랜지스터, 및/또는 전송 트랜지스터에 리크 전류가 있으면, 그 리크 전류에 의해 충전 또는 방전이 일어나, 신호 전하 축적부의 전위가 변화한다. 신호 전하 축적부의 전위가 변화하면, 증폭 트랜지스터의 전위도 바뀌게 되어, 본래의 전위로부터 벗어난 값이 되어, 촬상된 영상이 열화하게 된다.

제 1 실시형태에 관련된 박막 트랜지스터를 CMOS 이미지 센서의 리셋 트랜지스터, 및 전송 트랜지스터에 적용한 경우의 동작의 효과를 설명한다. 증폭 트랜지스터는, 박막 트랜지스터 또는 벌크 트랜지스터의 어느 것을 적용해도 된다.

도 18 은, CMOS 이미지 센서의 화소 구성의 일례를 나타내는 도면이다. 화소는 광전 변환 소자인 포토 다이오드 (10), 전송 트랜지스터 (1), 리셋 트랜지스터 (20), 증폭 트랜지스터 (30) 및 각종 배선으로 구성되어 있고, 매트릭스상으로 복수가 배치되어 센서를 구성한다. 증폭 트랜지스터 (30) 와 전기적으로 접속되는 선택 트랜지스터를 형성해도 된다. 트랜지스터 기호에 적혀 있는 「OS」 는 산화물 반도체 (Oxide Semiconductor) 를, 「Si」 는 실리콘을 나타내고 있고, 각각의 트랜지스터에 적용하면 바람직한 재료를 나타내고 있다. 이후의 도면에 대해서도 동일하다.

포토 다이오드 (10) 는, 전송 트랜지스터 (1) 의 소스측에 접속되어 있고, 전송 트랜지스터 (1) 의 드레인측에는 신호 전하 축적부 (15) (FD : 플로팅 디퓨전이라고도 부른다) 가 형성된다. 신호 전하 축적부 (15) 에는 리셋 트랜지스터 (20) 의 소스, 및 증폭 트랜지스터 (30) 의 게이트가 접속되어 있다. 다른 구성으로서, 리셋 전원선 (3110) 을 삭제할 수도 있다. 예를 들어, 리셋 트랜지스터 (20) 의 드레인을 리셋 전원선 (3110) 이 아니라, 전원선 (VDD) 또는 수직 출력선 (3120) 에 연결하는 방법이 있다.

한편, 또한, 포토 다이오드 (10) 에 본 발명의 산화물 반도체 박막을 사용해도 되고, 전송 트랜지스터 (1), 리셋 트랜지스터 (20) 에 사용되는 산화물 반도체 박막과 동일한 재료를 사용해도 된다.

이상이, 제 1 실시형태에 관련된 박막 트랜지스터를 고체 촬상 소자에 사용하는 경우의 설명이다.

다음으로, 제 2 실시형태에 대하여 설명한다.

먼저, 제 2 실시형태의 개요에 대하여, 간단하게 설명한다.

특허문헌 1 에 기재된 바와 같이, Sc, Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 로 이루어지는 군에서 선택되는 1 이상의 원소 A 와, Al 및 Ga 로 이루어지는 군에서 선택되는 1 이상의 원소 B 와, In 을 포함하는 산화물 소결체가, In₂O₃ 으로 구성되는 빅스바이트 결정상과, A₃B₅O₁₂ 결정상을 갖는 경우가 있는 것은 공지이다.

이에 대하여 본 발명자들은, InGaAlYb 계, InSnGaAlYb 계의 산화물 소결체의 결정 구조를 확인한 결과, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Yb₃Ga₅O₁₂ 와 Yb₃Al₅O₁₂ (A₃B₅O₁₂ 결정상) 의 어느 것도 아닌 신규의 가넷 화합물이 생성되는 경우가 있는 것을 확인하였다.

이 가넷 화합물의 정확한 구조식에 대해서는 불명하다. 그러나, 본 발명자들은, 이 가넷 화합물의 격자 정수가 Yb₃Ga₅O₁₂ 의 격자 정수와 Yb₃Al₅O₁₂ 의 격자 정수 사이에 있는 것을 확인했기 때문에, 구조식은, Yb₃(Ga_5-XAl_X)O₁₂ (0 ＜ X ＜ 5) 로 나타낼 수 있다.

또한, 본 발명자들은, 이 가넷 화합물이 생성한 산화물 소결체를 타깃으로서 사용하여 스퍼터링을 실시한 결과, 크랙이 잘 발생하지 않는 것을 확인하였다.

이상이 제 2 실시형태의 개요이다.

다음으로, 제 2 실시형태의 상세한 것에 대하여 설명한다.

＜가넷 화합물＞

먼저, 제 2 실시형태에 관련된 가넷 화합물에 대하여, 설명한다.

제 2 실시형태의 제 1 양태에 관련된 가넷 화합물은,

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 것을 특징으로 한다.

제 2 실시형태의 제 2 양태에 관련된 가넷 화합물은,

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내고, 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 이하인 것을 특징으로 한다.

제 1 및 제 2 양태의 조건을 만족함으로써, 타깃으로 사용한 경우에 크랙이 잘 발생하지 않는다.

제 1 및 제 2 양태에 있어서, Ln 은 Yb 원소인 것이 바람직하다. Yb 는 천연의 존재량이 Ln 중에서는 많아, 천연 자원으로서 풍부하게 존재하기 때문이다.

가넷 화합물은, Ln, Ga, Al 의 산화물을 소결함으로써, 얻어진다.

이상이, 제 2 실시형태에 관련된 가넷 화합물의 설명이다.

＜산화물 소결체＞

다음으로, 제 2 실시형태에 관련된 산화물 소결체에 대하여, 설명한다.

제 2 실시형태의 제 1 양태에 관련된 산화물 소결체는,

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 결정상을 포함하는 것을 특징으로 한다.

제 2 실시형태의 제 2 양태에 관련된 산화물 소결체는,

In 원소, Ga 원소, Al 원소 및 Ln 원소를 포함하고, 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 이하인 가넷 결정상을 포함하는 것을 특징으로 한다.

제 1 및 제 2 양태의 조건을 만족함으로써, 산화물 소결체를 타깃으로 사용한 경우에, 스퍼터링시에 크랙이 잘 발생하지 않는다.

제 2 실시형태의 제 1 및 제 2 양태에서는 Ln 이, Yb 원소인 것이 바람직하다. 이유는 제 1 및 제 2 양태의 가넷 화합물과 동일하다.

제 2 실시형태의 제 3 양태에 관련된 산화물 소결체는,

일반식 (I) :

Ln₃(Ga_5-XAl_X)O₁₂ (I)

(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 결정상과, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함한다.

제 2 실시형태의 제 4 양태에 관련된 산화물 소결체는,

In 원소, Ga 원소, Al 원소 및 Ln 원소를 포함하고, 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 이하인 가넷 결정상, 및 In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 것을 특징으로 한다.

가넷 결정층을 포함함으로써, 산화물 소결체를 타깃으로 사용한 경우에, 스퍼터링시에 크랙이 잘 발생하지 않는다.

소결체가 빅스바이트 결정상을 포함함으로써, 당해 소결체를 타깃으로 하여 스퍼터링에 의해 생성된 산화물 반도체 박막의 막 밀도가 향상된다.

제 2 실시형태의 제 3 및 제 4 양태에서는 Ln 이, Yb 원소인 것이 바람직하다. 이유는 제 1 및 제 2 양태의 가넷 화합물과 동일하다.

가넷 화합물을 포함하는 산화물 소결체는, Ln, Ga, Al 의 산화물을 소결함으로써, 얻어진다.

얻어지는 가넷 화합물의 결정상은, 소결 원료의 조성에 따라 변화한다.

예를 들어, 산화인듐, 산화알루미늄, 산화갈륨 및, 산화란타노이드로서 산화이테르븀을 원료로 한 경우, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Yb₃Ga₅O₁₂ 결정상 및 또는 Yb₃Al₅O₁₂ 결정상과 상이한 가넷 결정상이 출현하고, 가넷 결정상은, 일반식

Yb₃(Ga_5-XAl_X)O₁₂ (I')

(식 중 X 는, 0 ＜ X ＜ 5 이다.) 인 가넷 화합물을 포함하는 산화물 소결체로서 얻어진다.

제 2 실시형태의 제 5 양태에 관련된 산화물 소결체는,

In 원소, Ga 원소, 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-1) 내지 (2-3) 을 만족한다.

0.75 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.10···(2-2)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3)

식 (2-1) 내지 (2-3) 을 만족하는 범위로 In, Ga, 및 Ln 을 함유함으로써, 이 소결체를 타깃으로 하여 제조한 산화물 반도체 박막이, 고이동도이고, CVD 등에서의 특성 변화가 작은 반도체 박막이 된다.

바람직하게는, 각 원소의 원자비가 하기의 식 (2-1A) 내지 (2-3A) 를 만족한다.

0.80 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1A)

0.05 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.08···(2-2A)

0.03 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3A)

제 5 양태에 관련된 산화물 소결체는, 산화물 소결체가 Yb₃Ga₅O₁₂ 로 나타내는 가넷 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 것이 바람직하다.

가넷 결정상을 포함함으로써, 산화물 소결체를 타깃으로 사용한 경우에, 스퍼터링시에 크랙이 잘 발생하지 않는다.

빅스바이트 결정상을 포함함으로써, 당해 소결체를 타깃으로 하여 스퍼터링에 의해 생성된 산화물 반도체 박막의 막 밀도가 향상된다.

제 2 실시형태의 제 6 양태에 관련된 산화물 소결체는,

In 원소, Ga 원소, Ln 원소 및 Al 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-4) 내지 (2-7) 을 만족한다.

0.70 ≤ In/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.95···(2-4)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-5)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-6)

0.01 ≤ Al/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-7)

식 (2-4) 내지 (2-6) 을 만족함으로써, 이 소결체를 타깃으로 하여 제조한 산화물 반도체 박막이, 고이동도이고, CVD 등에서의 특성 변화가 작은 반도체 박막이 된다.

식 (2-7) 을 만족함으로써, 소결체의 벌크 저항을 낮출 수 있다.

제 6 양태에 관련된 산화물 소결체는, 바람직하게는, 각 원소의 원자비가 하기의 식 (2-4A) 내지 (2-7A) 를 만족한다.

0.76 ≤ In/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.90···(2-4A)

0.05 ≤ Ga/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.08···(2-5A)

0.03 ≤ Ln/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.08···(2-6A)

0.02 ≤ Al/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.08···(2-7A)

제 2 실시형태의 제 6 양태에 관련된 산화물 소결체는, Sn 원소를 100 ∼ 10000 ppm 포함해도 된다.

Sn 원소를 포함함으로써, 소결체의 벌크 저항을 저감시킬 수 있고, 스퍼터 중의 플라즈마에 의한 가열에 의한 타깃의 균열을 방지할 수 있다.

제 6 양태에 관련된 산화물 소결체는, 바람직하게는, 일반식 (I) 로 나타내는 가넷 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함한다,

Ln₃(Ga_5-XAl_X)O₁₂··· 일반식 (I)

(식 중, X 는, 0 ＜ X ＜ 5 이다.)

이유는 제 3 또는 제 4 양태의 산화물 소결체와 동일하다.

또한, 제 2 실시형태의 산화물 소결체의 조성의 측정 방법은, 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.

이상이, 제 2 실시형태에 관련된 산화물 소결체의 설명이다.

다음으로, 제 2 실시형태의 산화물 소결체의 제조 방법에 대하여 설명한다.

제 2 실시형태에 관련된 산화물 소결체를 제조할 수 있는 것이면, 제조 방법은 특별히 한정하지 않지만, 제 1 실시형태와 동일하게, 이하의 (a) 내지 (c) 의 공정을 포함하는 제법을 예시할 수 있다.

(a) 원료 화합물 분말을 혼합하여 혼합물을 조제하는 공정.

(b) 혼합물을 성형하여 성형체를 조제하는 공정.

(c) 성형체를 소결하는 공정.

(1) 공정 (a) : 배합 공정

배합 공정은, 산화물 소결체의 원료를 혼합하는 공정이다.

원료로는, In 화합물의 분말, Ga 화합물의 분말, Ln 화합물의 분말, 및 필요에 따라 Al 화합물의 분말을 사용한다. 화합물로는, 예를 들어, 산화물, 및 수산화물을 들 수 있다. 소결의 용이함, 부생성물의 잔존하기 어려움으로부터, 모두 산화물이 바람직하다.

또한, 원료로서 산화인듐, 산화갈륨, 산화이테르븀을 사용하는 경우, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 산화물 소결체로서 얻어진다. 이 경우, 산화갈륨 및 산화이테르븀은, In₂O₃ 으로 나타내는 빅스바이트 결정상에 고용되어 있는 것으로 생각된다. 산화인듐, 산화갈륨, 산화이테르븀에 있어서, 산화갈륨, 산화이테르븀의 첨가량을 증량해 가면, Yb₃Ga₅O₁₂ 로 나타내는 가넷 결정상을 갖는 산화물 소결체가 얻어진다.

원료의 순도는, 통상적으로 2 N (99 질량％) 이상, 바람직하게는 3 N (99.9 질량％) 이상, 특히 바람직하게는 4 N (99.99 질량％) 이상이다. 순도가 2 N 이상임으로써, 산화물 소결체의 내구성을 확보할 수 있고, 액정 디스플레이에 사용했을 때에 불순물이 산화물 반도체막 중에 편석하는 것이나, 불순물이 게이트 절연막이나 층간 절연막 중에 들어가, 산화물 반도체가 작동하지 않게 되어 번인이 일어날 가능성을 저감시킬 수 있다.

(2) 공정 (b) : 성형 공정

성형 공정은, 원료 혼합물 (상기 가소 공정을 마련한 경우에는 가소물) 을 가압 성형하여 성형체로 하는 공정이다. 이 공정에 의해, 타깃으로서 바람직한 형상으로 성형한다. 가소 공정을 마련한 경우에는, 얻어진 가소물의 미세 분말을 조립한 후, 프레스 성형에 의해 원하는 형상으로 성형할 수 있다.

냉간 정수압, 또는 정수압 가압 장치를 사용하는 경우, 면압 78.5 ㎫ (800 ㎏f/㎠ 를 SI 단위로 환산) 이상, 392.4 ㎫ (4000 ㎏f/㎠ 를 SI 단위로 환산) 이하로 0.5 분 이상, 60 분 이하 유지하는 것이 바람직하다. 면압 196.2 ㎫ 이상, 294.3 ㎫ 이하로, 2 분 이상, 30 분 이하 유지하는 것이 보다 바람직하다. 상기 범위 내이면, 성형체 내부의 조성 불균일 등이 줄어 들어, 균일화되는 것이 기대된다. 면압을 78.5 ㎫ 이상으로 함으로써, 소결 후의 밀도가 낮아지고, 저항도 낮아진다. 면압 392.4 ㎫ 이하로 함으로써, 장치를 대형화하지 않고 성형할 수 있다. 유지 시간이 0.5 분 이상이면, 소결 후의 밀도와 저항이 높아지는 것을 방지할 수 있다. 60 분 이하이면 시간이 지나치게 걸려 경제적이지 않게 되는 것을 방지할 수 있다.

(3) 공정 (c) : 소결 공정

소결 온도가 1200 ℃ 이상, 소결 시간이 10 시간 이상이면, 소결이 충분히 진행되고, 타깃의 전기 저항이 충분히 낮아져, 이상 방전이 잘 발생하지 않게 된다. 소성 온도가 1650 ℃ 이하, 소성 시간이 50 시간 이하이면, 현저한 결정립 성장에 의해 평균 결정 입경의 증대나, 조대 공공의 발생을 방지할 수 있고, 소결체 강도의 저하나 이상 방전이 잘 발생하지 않게 된다.

또한, 소결에 있어서의 승온 속도는, 800 ℃ 부터 소결 온도까지를 0.1 ℃／분 이상, 2 ℃／분 이하로 하는 것이 바람직하다.

제 2 실시형태에 관한 소결체에 있어서 800 ℃ 로부터 위의 온도 범위는, 소결이 가장 진행되는 범위이다. 이 온도 범위에서의 승온 속도가 0.1 ℃／분 이상이면, 과도한 결정립 성장을 억제할 수 있고, 고밀도화를 달성할 수 있다. 승온 속도가 2 ℃／분 이하임으로써, 성형체에 온도 분포가 발생하여, 소결체가 휘거나 균열되는 것을 억제할 수 있다.

＜스퍼터링 타깃＞

다음으로, 제 2 실시형태에 관련된 스퍼터링 타깃에 대하여 설명한다.

제 2 실시형태에 관련된 가넷 화합물, 및 당해 가넷 화합물을 포함하는 산화물 소결체는, 연삭 가공되고, 배킹 플레이트에 접합되어 스퍼터링 타깃으로서 제공된다. 이 스퍼터링 타깃을 사용하여, 스퍼터법에 의해 산화물 반도체를 성막할 수 있다.

타깃의 형상, 구조는 특별히 한정되지 않지만, 제 1 실시형태와 동일한 것을 예시할 수 있다. 도 1 의 부호 801 에 나타내는 것과 같은 판상이어도 되고, 도 2 의 부호 801A 에 나타내는 것과 같은 원통상이어도 된다. 판상의 경우, 평면 형상은, 도 1(A) 의 부호 1 에 나타내는 것과 같은 사각형이어도 되고, 도 3 의 부호 801B 에 나타내는 바와 같이 원형이어도 된다. 산화물 소결체는 일체 성형이어도 되고, 도 4 에 나타내는 바와 같이, 복수로 분할된 산화물 소결체 (부호 801C) 를 배킹 플레이트 (803) 에 각각 고정시킨 다분할식이어도 된다.

스퍼터링 타깃은, 제 1 실시형태와 동일하게, 예를 들어 이하의 공정으로 제조된다.

(d) 산화물 소결체의 표면을 연삭하는 공정.

(e) 산화물 소결체를 배킹 플레이트에 본딩하는 공정.

이하, 각 공정을 구체적으로 설명한다.

(4) 공정 (d) : 연삭 공정

산화물 소결체를 예를 들어, 평면 연삭반으로 연삭하여 평균 표면 조도 Ra 가 5 ㎛ 이하인 소재로 하는 것이 바람직하다. 또한 스퍼터링 타깃의 스퍼터면에 경면 가공을 실시하여, 평균 표면 조도 Ra 가 1000 × 10^-10 m 이하로 해도 된다. 경면 가공 (연마) 은, 기계적인 연마, 화학 연마, 및 메카노케미컬 연마 (기계적인 연마와 화학 연마의 병용) 등의, 공지된 연마 기술을 사용할 수 있다. 예를 들어, 고정 지립 폴리셔 (폴리시액은 물) 로 ＃2000 번 이상으로 폴리싱해도 되고, 유리 지립 랩 (연마재는 SiC 페이스트 등) 으로 랩핑 후, 연마재를 다이아몬드 페이스트로 바꾸어, 랩핑해도 된다. 연마 방법은 이들 방법으로 한정되지 않는다. 연마재는, ＃200 번, 혹은 ＃400 번, 나아가 ＃800 번의 것을 들 수 있다.

연삭 공정 후의 산화물 소결체는, 에어 블로우나 유수 세정 등으로 청정하는 것이 바람직하다. 에어 블로우로 이물질을 제거할 때에는, 노즐의 맞은편으로부터 집진기로 흡기를 실시하면 보다 유효하게 제거할 수 있다. 또한, 에어 블로우나 유수 세정으로는 청정력에 한계가 있기 때문에, 추가로 초음파 세정 등을 실시할 수도 있다. 초음파 세정은, 주파수가 25 ㎑ 이상, 300 ㎑ 이하의 사이에서, 다중 발진시켜 실시하는 방법이 유효하다. 예를 들어 주파수가 25 ㎑ 이상, 300 ㎑ 사이에서, 25 ㎑ 간격으로 12 종류의 주파수를 다중 발진시켜, 초음파 세정을 실시하는 것이 바람직하다.

(5) 공정 (e) : 본딩 공정

이상이 스퍼터링 타깃의 설명이다.

＜산화물 반도체 박막＞

다음으로, 제 2 실시형태에 관련된 산화물 반도체 박막에 대하여 설명한다.

제 2 실시형태의 제 1 양태의 산화물 반도체 박막은, In 원소, Ga 원소, 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-1) 내지 (2-3) 을 만족한다.

0.75 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.10···(2-2)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3)

인듐 (In) 원소는, 산화물 반도체 박막의 이동도를 담당하는 원소이다. 식 (2-1) 의 하한 미만에서는, 산화인듐이 결정화하지 않는 등의 이유로, 산화물 반도체 박막의 이동도의 저하가 일어나는 경우가 있다. 상한을 초과하면, 산소 결손의 양이 지나치게 증가하여, 반도체화하지 않고, 도체가 되는 경우가 있다.

갈륨 (Ga) 원소는, 산소 결손의 발생을 억제하는 효과와, 산화물 반도체 박막의 밴드 갭을 크게 하는 효과가 있다. 식 (2-1) 의 하한 미만에서는, 산소 결손을 억제하는 효과가 작아 반도체가 되지 않는 경우가 있거나, 결정의 격자 정수가 In₂O₃ 으로 나타내는 빅스바이트 결정상의 격자 정수보다 작아지지 않을 우려가 있다. 또한, 상한을 초과하면, 산소 결손이 없어져 절연막이 되는 경우가 있거나, 결정화하지 않게 되거나, TFT 의 이동도가 작아지는 경우가 있다.

Ln 원소는, 산소 결손의 발생을 억제하는 효과가 있고, 또한 산화물 반도체 박막의 내 CVD 성을 향상시키는 효과도 있는 것으로 생각된다. 식 (2-3) 의 하한 미만에서는, 그 효과가 충분히 발현하지 않을 우려가 있다. 상한을 초과하면, 효과가 지나치게 강해져, 산화물 반도체 박막이 절연막화할 우려가 있다.

0.80 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1A)

0.05 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.08···(2-2A)

0.03 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3A)

제 2 실시형태의 제 2 양태의 산화물 반도체 박막은, In 원소, Ga 원소, Ln 원소 및 Al 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-4) 내지 (2-7) 을 만족한다.

0.70 ≤ In/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.95···(2-4)

0.03 ≤ Ga/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-5)

0.01 ≤ Ln/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-6)

0.01 ≤ Al/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-7)

In, Ga, Ln 을 첨가하는 효과는, 제 1 양태와 동일하다.

알루미늄 (Al) 원소는, 산소 결손의 발생을 억제하는 효과와, 산화물 반도체 박막의 밴드 갭을 크게 하는 효과가 있다. 특히 알루미늄의 첨가에 의해, 절연막 형성시의 CVD 처리에 의한 캐리어의 증대를 억제하여, 그 후의 열 처리로 반도체 특성을 조정하는 경우에 조정하기 쉬워지는 효과, 구체적으로는, 종래보다 저온의 열 처리로도 캐리어 농도를 낮추기 쉬워지는 효과가 있다. 또한, 산화알루미늄 자체는, 산소의 확산 계수가 낮고, 베이스의 원료 산화물만인 경우보다 산화인듐 내의 산소의 확산 속도를 작게 할 수 있는 것으로 생각된다. CVD 공정으로 산화물 반도체 박막 내의 산소 결손이 증가하여 캐리어 농도가 높아지고, 그 산소 결손을 CVD 공정 후의 열 처리에 의해 산소 결손을 파괴하여 캐리어를 산화물 반도체의 표면으로부터 저감시키는 효과가 있다. 이에 의해, 게이트 절연막 근방의 산화물 반도체 박막 내부의 채널부의 캐리어 농도가 높게 유지되고, 고이동도화를 실현하고 있는 것으로 생각된다. 그 효과를 발현시키기 위해서는, 식 (2-7) 의 하한을 만족할 필요가 있다. 또한, 식 (2-7) 의 상한을 초과하면, 산소 결손이 없어져 절연막이 될 우려가 있다.

제 2 양태의 산화물 반도체 박막은, Sn 원소를 100 ∼ 10000 ppm 포함해도 된다. 산화물 반도체 박막을 형성하기 위한 타깃의 벌크 저항을 낮출 수 있기 때문에, 얻어지는 산화물 반도체 박막의 캐리어 농도를 일정하게 제어하기 쉽다. 이에 의해, CVD 처리나 그 후의 어닐 공정에서 TFT 특성이 영향을 잘 받지 않게 되어, 특성이 안정적인 산화물 반도체 박막이 얻어진다.

산화물 반도체 박막 중의 각 금속 원소의 함유량 (원자비) 은, 제 1 실시형태와 동일하게, 각 원소의 존재량을 측정함으로써 구할 수 있다. ICP 측정은 유도 플라즈마 발광 분석 장치를 사용할 수 있다.

제 2 실시형태에 관련된 산화물 반도체 박막의 제조 조건은 특별히 한정하지 않지만, 제 1 실시형태와 동일하게, 제 2 실시형태에 관련된 산화물 소결체를 타깃으로 하여 스퍼터법에 의해 제조하는 것이 바람직하다.

＜박막 트랜지스터＞

다음으로, 제 2 실시형태에 관련된 박막 트랜지스터의 구조에 대하여 설명한다.

제 2 실시형태에 관련된 박막 트랜지스터는, 제 2 실시형태에 관련된 산화물 반도체 박막을 구비하고, 트랜지스터로서 기능하는 것이면, 특별히 구조는 한정하지 않는다. 제 2 실시형태의 산화물 반도체 박막을 사용하는 것에 의해, 고성능의 박막 트랜지스터가 얻어진다.

상세한 것은 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.

＜박막 트랜지스터의 용도＞

제 2 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터, 논리 회로, 메모리 회로, 및 차동 증폭 회로 등의 각종 집적 회로에도 적용할 수 있고, 그것들을 전자 기기 등에 적용할 수 있다. 또한, 본 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터 이외에도 정전 야기형 트랜지스터, 쇼트키 장벽형 트랜지스터, 쇼트키 다이오드, 및 저항 소자에도 적응할 수 있다.

제 2 실시형태에 관련된 박막 트랜지스터는, 표시 장치 및 고체 촬상 소자 등에 바람직하게 사용할 수 있다.

구체적인 구조는 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.

＜양자 터널 전계 효과 트랜지스터＞

제 2 실시형태에 관련된 산화물 반도체 박막은, 양자 터널 전계 효과 트랜지스터 (FET) 에 사용할 수도 있다.

이상이 제 2 실시형태의 설명이다.

다음으로, 제 3 실시형태에 대하여 설명한다.

먼저, 제 3 실시형태의 개요에 대하여, 간단하게 설명한다.

특허문헌 3 에 기재된 바와 같이, In 원소 및 Sn 원소를 포함하는 산화물 소결체, 및 당해 산화물 소결체를 타깃으로 하여 제막한 산화물 반도체 박막 (ITO 박막) 은 공지이다.

이에 대하여, 본 출원인은, ITO 에, 추가로 Ln 원소를 첨가한 소결체를 시작 (試作) 하였다. 그 결과, Ln 을 첨가하고 있음에도 불구하고, 소결체 중에는 Ln 의 화합물이 생성되지 않았다. 또한, In 원소와 Sn 원소도, 각각이 산화물 (In₂O₃ 과 SnO₂) 을 형성할 뿐이고, In 원소와 Sn 원소의 양방을 포함하는 화합물은 생성되지 않았다.

다음으로, 이 소결체를 타깃으로 하여 산화물 반도체 박막의 성막을 실시한 결과, 크랙이 발생하지 않는 것을 알아내고, 본 발명을 하기에 이르렀다.

이상이, 제 3 실시형태의 개요이다.

다음으로, 제 3 실시형태에 관련된 산화물 소결체에 대하여, 구체적으로 설명한다.

제 3 실시형태에 관련된 산화물 소결체는, In 원소, Sn 원소 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-8) 내지 (2-10) 을 만족한다.

0.55 ≤ In/(In ＋ Sn ＋ Ln) ≤ 0.90···(2-8)

0.05 ≤ Sn/(In ＋ Sn ＋ Ln) ≤ 0.25···(2-9)

0.05 ≤ Ln/(In ＋ Sn ＋ Ln) ≤ 0.20···(2-10)

식 (2-8) 내지 (2-10) 을 만족함으로써, 성막시에 크랙 등이 잘 발생하지 않는 소결체가 된다.

또한, 이 소결체를 타깃으로 하여 제조한 산화물 반도체 박막이, 고이동도이고, CVD 등에서의 특성 변화가 작은 반도체 박막이 된다.

제 3 실시형태에 관련된 산화물 소결체는, 바람직하게는, 각 원소의 원자비가 하기의 식 (2-8A) 내지 (2-10A) 를 만족한다.

0.62 ≤ In/(In ＋ Sn ＋ Ln) ≤ 0.84···(2-8A)

0.08 ≤ Sn/(In ＋ Sn ＋ Ln) ≤ 0.23···(2-9A)

0.08 ≤ Ln/(In ＋ Sn ＋ Ln) ≤ 0.15···(2-10A)

제 3 실시형태에 관련된 산화물 소결체는, 산화물 소결체가 SnO₂ 로 나타내는 루틸 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 것이 바람직하다.

루틸 결정상을 포함함으로써, 소결체의 벌크 저항을 저감시킬 수 있고, 스퍼터 중의 플라즈마에 의한 가열에 의한 타깃의 균열을 방지할 수 있다.

제 3 실시형태에 관련된 산화물 소결체는, In, Sn, Ln 의 산화물을 소결함으로써 얻어진다.

예를 들어, 산화인듐, 산화주석, 산화이테르븀을 원료로서 소결하면, In₂O₃ 으로 나타내는 빅스바이트 결정상과, SnO₂ 로 나타내는 루틸 결정상을 포함하는 산화물 소결체가 얻어진다.

다음으로, 제 3 실시형태의 산화물 소결체의 제조 방법에 대하여 설명한다.

제 3 실시형태에 관련된 산화물 소결체를 제조할 수 있는 것이면, 제조 방법은 특별히 한정하지 않지만, 제 1 실시형태와 동일하게, 이하의 (a) 내지 (c) 의 공정을 포함하는 제법을 예시할 수 있다.

(a) 원료 화합물 분말을 혼합하여 혼합물을 조제하는 공정.

(b) 혼합물을 성형하여 성형체를 조제하는 공정.

(c) 성형체를 소결하는 공정.

(1) 공정 (a) : 배합 공정

배합 공정은, 산화물 소결체의 원료를 혼합하는 공정이다.

원료로는, In 화합물의 분말, 화합물의 분말, Sn 화합물의 분말, 및 Ln 화합물의 분말을 사용한다. 화합물로는, 예를 들어, 산화물, 및 수산화물을 들 수 있다. 소결의 용이함, 부생성물의 잔존하기 어려움으로부터, 모두 산화물이 바람직하다.

(2) 공정 (b) : 성형 공정

(3) 공정 (c) : 소결 공정

제 3 실시형태에 관한 소결체에 있어서 800 ℃ 로부터 위의 온도 범위는, 소결이 가장 진행되는 범위이다. 이 온도 범위에서의 승온 속도가 0.1 ℃／분 이상이면, 과도한 결정립 성장을 억제할 수 있고, 고밀도화를 달성할 수 있다. 승온 속도가 2 ℃／분 이하임으로써, 성형체에 온도 분포가 발생하여, 소결체가 휘거나 균열되는 것을 억제할 수 있다.

또한, 제 3 실시형태의 산화물 소결체의 조성의 측정 방법은, 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.

＜스퍼터링 타깃＞

다음으로, 제 3 실시형태에 관련된 스퍼터링 타깃에 대하여 설명한다.

제 3 실시형태에 관련된 가넷 화합물, 및 당해 가넷 화합물을 포함하는 산화물 소결체는, 연삭 가공되고, 배킹 플레이트에 접합되어 스퍼터링 타깃으로서 제공된다. 이 스퍼터링 타깃을 사용하여, 스퍼터법에 의해 산화물 반도체를 성막할 수 있다.

타깃의 형상, 구조는 특별히 한정되지 않지만, 제 1 실시형태와 동일한 것을 예시할 수 있다. 도 1 의 부호 801 에 나타내는 것과 같은 판상이어도 되고, 도 2 의 부호 801A 에 나타내는 것과 같은 원통상이어도 된다. 판상의 경우, 평면 형상은, 도 1(A) 의 부호 1 에 나타내는 것과 같은 사각형이어도 되고, 도 3 의 부호 801B 에 나타내는 바와 같이 원형이어도 된다. 산화물 소결체는 일체 성형이어도 되고, 도 4 에 나타내는 바와 같이, 복수로 분할한 산화물 소결체 (부호 801C) 를 배킹 플레이트 (803) 에 각각 고정시킨 다분할식이어도 된다.

(d) 산화물 소결체의 표면을 연삭하는 공정.

(e) 산화물 소결체를 배킹 플레이트에 본딩하는 공정.

이하, 각 공정을 구체적으로 설명한다.

(4) 공정 (d) : 연삭 공정

소결체 표면은, 고산화 상태의 소결부가 존재하거나, 면이 요철인 경우가 많고, 또한, 소정 치수로 절단 가공할 필요가 있다.

연삭 공정 후의 산화물 소결체는, 에어 블로우나 유수 세정 등으로 청정하는 것이 바람직하다. 에어 블로우로 이물질을 제거할 때에는, 노즐의 맞은편으로부터 집진기로 흡기를 실시하면 보다 유효하게 제거할 수 있다. 또한, 에어 블로우나 유수 세정으로는 청정력에 한계가 있기 때문에, 추가로 초음파 세정 등을 실시할 수도 있다. 초음파 세정은, 주파수가 25 ㎑ 이상, 300 ㎑ 이하 사이에서, 다중 발진시켜 실시하는 방법이 유효하다. 예를 들어 주파수가 25 ㎑ 이상, 300 ㎑ 사이에서, 25 ㎑ 간격으로 12 종류의 주파수를 다중 발진시켜, 초음파 세정을 실시하는 것이 바람직하다.

(5) 공정 (e) : 본딩 공정

이상이 스퍼터링 타깃의 설명이다.

이상이, 제 3 실시형태에 관련된 산화물 소결체의 설명이다.

다음으로, 제 3 실시형태에 관련된 산화물 반도체 박막에 대하여, 설명한다.

제 3 실시형태에 관련된 산화물 반도체 박막은, In 원소, Sn 원소 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-8) 내지 (2-10) 을 만족한다.

0.55 ≤ In/(In ＋ Sn ＋ Ln) ≤ 0.90···(2-8)

0.05 ≤ Sn/(In ＋ Sn ＋ Ln) ≤ 0.25···(2-9)

0.05 ≤ Ln/(In ＋ Sn ＋ Ln) ≤ 0.20···(2-10)

In, Ln 을 첨가하는 효과는 제 1 양태와 동일하다.

Sn 은, 산화물 반도체 박막의 내약품성을 향상시키는 효과를 갖는다. 그 효과를 얻기 위해서는 식 (2-10) 의 하한을 만족할 필요가 있다. 또한, 상한을 만족함으로써, 에칭에 의한 반도체 박막의 아일랜드 형성을 할 수 있다.

제 3 실시형태에 관련된 산화물 반도체 박막의 제조 조건은 특별히 한정하지 않지만, 제 1 실시형태와 동일하게, 제 3 실시형태에 관련된 산화물 소결체를 타깃으로 하여 스퍼터법에 의해 제조하는 것이 바람직하다.

＜박막 트랜지스터＞

다음으로, 제 3 실시형태에 관련된 박막 트랜지스터의 구조에 대하여 설명한다.

제 3 실시형태에 관련된 박막 트랜지스터는, 제 3 실시형태에 관련된 산화물 반도체 박막을 구비하고, 트랜지스터로서 기능하는 것이면, 특별히 구조는 한정하지 않는다. 제 3 실시형태의 산화물 반도체 박막을 사용하는 것에 의해, 고성능의 박막 트랜지스터가 얻어진다.

＜박막 트랜지스터의 용도＞

제 3 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터, 논리 회로, 메모리 회로, 및 차동 증폭 회로 등의 각종 집적 회로에도 적용할 수 있고, 그것들을 전자 기기 등에 적용할 수 있다. 또한, 본 실시형태에 관련된 박막 트랜지스터는, 전계 효과형 트랜지스터 이외에도 정전 야기형 트랜지스터, 쇼트키 장벽형 트랜지스터, 쇼트키 다이오드, 및 저항 소자에도 적응할 수 있다.

제 3 실시형태에 관련된 박막 트랜지스터는, 표시 장치 및 고체 촬상 소자 등에 바람직하게 사용할 수 있다.

＜양자 터널 전계 효과 트랜지스터＞

제 3 실시형태에 관련된 산화물 반도체 박막은, 양자 터널 전계 효과 트랜지스터 (FET) 에 사용할 수도 있다.

이상이 제 3 실시형태에 관련된 산화물 반도체 박막의 설명이다.

다음으로, 제 4 실시형태에 대하여 설명한다.

제 4 실시형태는, 아연을 함유하지 않는 산화물 반도체를 사용한 이미지 센서이다.

먼저, 제 4 실시형태의 배경을 설명한다.

이미지 센서는, 1 개의 고체 촬상 소자 마다 복수의 박막 트랜지스터를 배치하는 구조이다. 그 때문에, 이미지 센서의 고감도화 및 전력 절약화를 위해서는, 박막 트랜지스터의 리크 전류가 가능한 한 적은 것이 요구된다.

산화물 반도체에 있어서, 리크 전류를 적게 하기 위해서는, 특허문헌 2 내지 특허문헌 5 에 기재된 바와 같이, 아연의 첨가가 효과적이다.

그러나, 아연은 실리콘 중에 확산되기 쉬운 성질을 가지고 있다. 그 때문에, 아연을 포함하는 산화물 반도체를 사용한 박막 트랜지스터로 이미지 센서를 구성하면, 아연의 확산에 의해, 다른 박막 트랜지스터가 오염되어, 원하는 특성이 얻어지지 않게 될 가능성이 있었다.

제 4 실시형태는 상기 과제를 감안하여 이루어진 것으로, 아연을 함유하지 않아도 리크 전류가 적은 산화물 반도체를 사용한 이미지 센서를 제공하는 것을 목적으로 한다.

먼저, 도 18 내지 도 23 을 참조하여, 제 4 실시형태에 관련된 이미지 센서의 단위 셀의 등가 회로의 구성에 대하여, 간단하게 설명한다. 또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성 요소나 영역의 크기, 및 층의 두께 등은, 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.

제 4 실시형태에서는, 이미지 센서로서, CMOS 이미지 센서를 설명한다. 이하의 설명에서는, CMOS 이미지 센서를, 간단히 「이미지 센서」 라고 칭하여 설명하는 경우가 있다.

[이미지 센서]

도 18 및 도 19 에 나타내는 바와 같이, 이미지 센서의 단위 셀 (100) 은, 포토 다이오드 (10) 와, 포토 다이오드 (10) 에 소스 전극 (3) 이 전기적으로 접속된 전송 트랜지스터 (1) 를 구비한다. 전송 트랜지스터 (1) 의 드레인 전극 (4) 에 전기적으로 접속된 신호 전하 축적부 (15) 와, 전송 트랜지스터 (1) 및 신호 전하 축적부 (15) 에 전기적으로 접속된 게이트 전극 (34) 을 구비하는 증폭 트랜지스터 (30) 도 구비한다. 또한, 드레인 전극 (23), 및 신호 전하 축적부 (15) 에 전기적으로 접속된 소스 전극 (22) 을 구비하는 리셋 트랜지스터 (20) 도 구비한다.

전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 는 n 형이고, 증폭 트랜지스터 (30) 는 p 형이다.

전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 는 도 19 및 도 20 에 나타내는 구성이고, 채널 형성 영역은, 특정한 원소를 포함하는 산화물 반도체 박막 (2, 21) 을 포함한다. 이 산화물 반도체 박막 (2, 21) 의 상세한 것에 대해서는 후술한다.

또한, 제 4 실시형태에서는, 증폭률을 보다 향상시키는 관점에서, 증폭 트랜지스터 (30) 로서, 채널 형성 영역에 단결정 실리콘 반도체를 사용한 벌크 트랜지스터를 적용하는 것이 바람직하다.

또한, 이하의 설명에서는, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 를 특별히 구별하지 않을 때에는, 이들을 총칭하여 「박막 트랜지스터」 라고 칭하는 경우가 있다. 또한, 증폭 트랜지스터 (30) 를 「벌크 트랜지스터」 라고 칭하는 경우가 있다.

도 18 에서는 1 개의 단위 셀 (100) 만을 도시하고 있지만, 이미지 센서는, 복수의 단위 셀 (100) 이 매트릭스상으로 배치되어 있다.

이미지 센서는, 신호 전하 축적부 (15) 에 전위를 유지하고, 그 전위를 증폭 트랜지스터 (30) 를 통하여 수직 출력선 (3120) 에 출력하는 고체 촬상 소자이다.

포토 다이오드 (10) 는, 광전 변환 소자이다. 도 19 에 나타내는 포토 다이오드 (10) 는 무기 다이오드이고, 소위 매립형 포토 다이오드이다. 포토 다이오드 (10) 는, 단결정 실리콘 기판 (200) 의 표면에 불순물을 도핑하여, n 형 영역 (12) 과 p 형 영역 (11) 을 순서대로 형성함으로써, 형성된다. 포토 다이오드 (10) 는, 표면에 p 형 영역 (11) 을 형성함으로써, 표면에서 전하가 발생하기 때문에 암전류, 즉 노이즈를 저감시키기 쉬운 구조가 되어 있다. 또한, 포토 다이오드에 산화물 반도체 박막 (2, 21) 과 동일한 재료의 산화물 반도체 박막을 사용해도 되고, 전송 트랜지스터 (1), 리셋 트랜지스터 (20) 에 사용되는 산화물 반도체 박막과 동일한 재료를 사용해도 된다.

포토 다이오드가 유기 다이오드인 경우, 상세한 것은 변형예로서 후술하지만, 도 21 에 나타내는 바와 같이, 예를 들어 포토 다이오드 (110) 는, 단결정 실리콘 기판 (200) 상에, 컨택트 금속층 (113) 과, n 형 유기 반도체 영역 (112) 과, p 형 유기 반도체 영역 (111) 을 이 순서로 형성함으로써, 형성된다.

포토 다이오드 (10) 는, 광이 조사되지 않을 때에는, 도 22 의 A 에 나타내는 바와 같이, 통상적인 다이오드와 동일한 전압 전류 특성을 나타낸다. 광이 조사되면, 특히 역바이어스 인가시에 있어서, 도 22 의 B 에 나타내는 바와 같이, 광 조사 없음과 비교하여 큰 전류가 흐른다.

전송 트랜지스터 (1) 는, 포토 다이오드 (10) 와 신호 전하 축적부 (15) 사이의 전류의 온/오프를 위한 n 형 트랜지스터이다. 도 20 에 나타내는 바와 같이, 전송 트랜지스터 (1) 는, 산화물 반도체 박막 (2), 소스 전극 (3), 드레인 전극 (4), 및 게이트 전극 (5) 을 구비한다.

산화물 반도체 박막 (2) 은 채널 영역이고, 단결정 실리콘 기판 (200) 상에 게이트 절연막 (32) 을 개재하여 형성된다.

소스 전극 (3) 및 드레인 전극 (4) 은, 산화물 반도체 박막 (2) 을 면 방향으로 사이에 끼우도록, 산화물 반도체 박막 (2) 의 양단에 전기적으로 접속된 전극이다. 소스 전극 (3) 또는 드레인 전극 (4) 의 일방이, 포토 다이오드 (10) 에 전기적으로 접속된다. 여기서는 포토 다이오드 (10) 의 출력부 (p 형 영역) 에 소스 전극 (3) 이 전기적으로 접속된다.

게이트 전극 (5) 은, 게이트 절연막 (6) 을 개재하여 산화물 반도체 박막 (2) 의 상방 (단결정 실리콘 기판 (200) 과는 반대측) 에 형성된 전극이다.

신호 전하 축적부 (15) 는, 포토 다이오드 (10) 의 전하를 일시적으로 축적하는 용량 성분으로, 게이트 절연막 (32) 을 유전체로서 용량을 형성하고 있다. 신호 전하 축적부 (15) 는, 소스 전극 (3) 또는 드레인 전극 (4) 의 타방 (포토 다이오드 (10) 에 접속되어 있지 않은 쪽) 에, 전기적으로 접속된다. 여기서는, 전송 트랜지스터 (1) 의 드레인 전극 (4) 에 전기적으로 접속된다.

도 19 에서는, 전송 트랜지스터 (1) 의 드레인 전극 (4) 이, 리셋 트랜지스터 (20) 의 소스 전극 (22) 을 겸하고 있고, 신호 전하 축적부 (15) 는 드레인 전극 (4) 의 하방에 형성되어 있다.

증폭 트랜지스터 (30) 는, 포토 다이오드 (10) 로부터 흐르는 전류를 증폭하는 소자이고, n 형 영역 (31A, 31B), 소스 전극 (33A), 드레인 전극 (33B), 및 게이트 전극 (34) 을 구비하는 벌크 트랜지스터이다.

n 형 영역 (31A, 31B) 은, 단결정 실리콘 기판 (200) 의 표면에 불순물을 도핑함으로써 형성된 영역이고, 서로 단결정 실리콘 기판 (200) 의 면 방향으로 이간하도록 형성된다. 제 4 실시형태에서는, 단결정 실리콘 기판 (200) 으로서, p 형 단결정 실리콘 기판을 사용하기 때문에, n 형 영역 (31A) 과 n 형 영역 (31B) 으로 사이에 끼워진 영역은 p 형 영역이다. 따라서, 증폭 트랜지스터는 p 형의 트랜지스터이다.

소스 전극 (33A), 드레인 전극 (33B) 은, n 형 영역 (31A, 31B) 에 각각 게이트 절연막 (32) 을 관통하도록 접속된다.

게이트 전극 (34) 은, n 형 영역 (31A) 과 n 형 영역 (31B) 으로 사이에 끼워진 영역의 상방 (단결정 실리콘 기판 (200) 과는 반대측) 에 형성된 전극이고, 여기서는 게이트 절연막 (32) 상에 형성된다. 게이트 전극 (34) 은, 전송 트랜지스터 (1) 의 소스 전극 (3) 또는 드레인 전극 (4) 의 타방 (포토 다이오드 (10) 에 접속되어 있지 않은 쪽), 여기서는 드레인 전극 (4), 및 신호 전하 축적부 (15) 에 전기적으로 접속된다. 게이트 전극 (34) 상에는 게이트 절연막 (6) 이 형성된다. 또한, 증폭 트랜지스터 (30) 는, 단결정 실리콘 기판 (200) 상에 형성된 절연 영역 (40) 으로 둘러싸여 있고, 이 절연 영역 (40) 에 의해 다른 소자와 전기적으로 절연된다.

증폭 트랜지스터 (30) 의 소스 전극 (33A) 은 수직 출력선 (3120) 에 접속된다 (도 1 참조). 드레인 전극 (33B) 은 전원 단자 (VDD) 에 접속된다. 게이트 전극 (34) 은 도시하지 않은 전송 스위치선에 접속되고, 판독 펄스가 입력된다.

리셋 트랜지스터 (20) 는, 신호 전하 축적부 (15) 의 전하를 리셋하는 n 형의 트랜지스터이고, 산화물 반도체 박막 (21), 소스 전극 (22), 드레인 전극 (23), 및 게이트 전극 (24) 을 구비한다.

산화물 반도체 박막 (21), 소스 전극 (22), 드레인 전극 (23), 및 게이트 전극 (24) 의 배치 및 기능은, 산화물 반도체 박막 (2), 소스 전극 (3), 드레인 전극 (4), 및 게이트 전극 (5) 과 동일하기 때문에, 설명을 생략한다.

소스 전극 (22) 은 신호 전하 축적부 (15) 에 접속된다. 여기서는, 소스 전극 (22) 은 전송 트랜지스터 (1) 의 드레인 전극 (4) 을 겸하고 있다.

드레인 전극 (23) 은 배선 (25) 을 통하여 리셋 전원선 (3110) 에 접속된다 (도 18 참조). 게이트 전극 (24) 은 도시하지 않은 리셋선에 접속되고, 리셋 펄스가 입력된다.

또한, 전송 트랜지스터 (1), 리셋 트랜지스터 (20), 및 증폭 트랜지스터 (30) 는 절연막 (41) 으로 덮인다.

이상이, 제 4 실시형태에 관련된 이미지 센서의 단위 셀 (100) 의 등가 회로의 구성의 설명이다.

다음으로, 도 18, 도 22, 및 도 23 을 참조하여 단위 셀 (100) 의 동작에 대하여 설명한다.

먼저, 도 18 및 도 22, 및 도 23 을 참조하여, 단위 셀로부터 수직 신호선에 신호가 출력되는 동작을 설명한다.

먼저, 전원 단자 (VDD) 에 전원 전압이 공급된다. 계속해서, 리셋 트랜지스터 (20) (도 18 및 도 23 중, RST) 의 게이트 전극 (24) 에 리셋 펄스가 입력되고, 리셋 트랜지스터 (20) 가 온한다. 신호 전하 축적부 (15) (도 18 및 도 23 중, FD) 는 리셋 전원의 전위로 충전된다.

그 후, 리셋 트랜지스터 (20) 는 오프가 되고, 신호 전하 축적부 (15) 는 리셋 전원의 전위로 유지된다 (도 23 의 기간 (T1)). 기간 (T1) 에 있어서, 리셋 트랜지스터 (20) 및 전송 트랜지스터 (1) (도 18 및 도 23 중, TRF) 에 리크 전류가 거의 흐르지 않으면, 다음의 전송 트랜지스터 (1) 의 동작까지 전위는 유지된다.

다음으로, 전송 트랜지스터 (1) 가 온하면, 신호 전하 축적부 (15) 로부터 전류가 포토 다이오드에 흘러, 신호 전하 축적부 (15) 의 전위가 저하한다 (기간 (T2)). 전송 트랜지스터 (1) 가 오프하면, 오프한 시점에서의 전위가 신호 전하 축적부 (15) 에 유지된다 (기간 (T3)). 기간 (T3) 에 있어서, 리셋 트랜지스터 (20) 및 전송 트랜지스터 (1) 에 리크 전류가 거의 흐르지 않으면, 다음의 리셋 트랜지스터 (20) 의 동작까지 전위가 유지된다. 기간 (T3) 에 있어서, 전위의 저하에 의해 증폭 트랜지스터 (30) 가 온이 되고, 수직 출력선 (3120) 에 전위가 출력된다. 그 후, 전원 단자 (VDD) 로의 전원 전압의 공급이 차단된다.

수직 출력선 (3120) 에 출력되는 신호의 전위는, 포토 다이오드 (10) 에 조사된 광의 강도와 조사 시간에 따라 상이하다. 그 때문에, 단위 셀 (100) 은, 포토 다이오드 (10) 에 입사하는 광의 강도를 전기 신호로서 출력할 수 있다.

다음으로, 포토 다이오드 (10) 에 광이 조사된 경우의 단위 셀 (100) 의 동작에 대하여 도 22 및 도 23 을 사용하여 설명한다.

먼저, 전송 트랜지스터 (1) 가 오프인 상태에서 포토 다이오드 (10) 에 광이 조사되면, 포토 다이오드 (10) 에 전류 경로가 없기 때문에, 포토 다이오드 (10) 의 출력부의 전위는 도 5 의 c 점에 있어서의 값이 된다.

도 23 의 기간 (T0) 에 리셋 트랜지스터 (20) 가 온되고, 기간 (T1) 에 나타내는 바와 같이, 신호 전하 축적부 (15) 가 리셋 전원 전위 (Vres) 로 유지된 후, 기간 (T2) 에서 전송 트랜지스터 (1) 가 온되면, 포토 다이오드 (10) 의 출력부의 전위는 리셋 전원 전위가 되고, 포토 다이오드의 캐소드의 출력부의 전위는 도 22 의 d 점으로 이동한다.

신호 전하 축적부 (15) 로부터 전송 트랜지스터 (1) 를 통하여, 방전 전류가 포토 다이오드 (10) 에 흐르면, 신호 전하 축적부 (15) 의 전위가 저하한다. 기간 (T3) 에서 전송 트랜지스터 (1) 가 오프된 시점에서, 방전은 멈춘다. 기간 (T3) 에서의 포토 다이오드 (10) 의 출력부의 전위를 e 점이라고 하면, d 점과 e 점 사이의 전위차가, 포토 다이오드 (10) 에 광이 조사된 것에 의해 발생한 전위차가 되어, 광의 강도에 대응한다.

이와 같이, 단위 셀 (100) 의 동작에 있어서는, 기간 (T1) 및 기간 (T3) 과 같이, 일정한 전위를 유지하는 기간이 존재한다.

그 때문에, 리셋 트랜지스터 (20) 및 전송 트랜지스터 (1) 의 채널 영역에 오프 전류가 낮은 산화물 반도체 박막 (21, 2) 을 이용하면, 신호 전하 축적부 (15) 로부터 채널 영역을 통한 리크 전류를 적게 할 수 있고, 기간 (T1) 및 기간 (T3) 의 유지 기간 중에 매우 높은 전위 유지 기능을 작용시킬 수 있다. 이에 의해, 단위 셀 (100) 의 고감도화 및 전력 절약화를 실현할 수 있다.

＜산화물 반도체 박막＞

다음으로, 제 4 실시형태에 관련된 이미지 센서에 사용되는, 특정한 원소를 포함하는 산화물 반도체 박막 (2, 21) 의 구성에 대하여 설명한다.

산화물 반도체 박막 (2, 21) 은, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역 (반도체층) 으로서 사용된다.

먼저, 산화물 반도체 박막 (2, 21) 의 바람직한 특성에 대하여 설명한다.

산화물 반도체 박막 (2, 21) 의 캐리어 밀도는, 1.0 × 10¹⁶ ㎝^-3 이하가 바람직하고, 1.0 × 10¹⁵ ㎝^-3 이하가 보다 바람직하다. 캐리어 밀도의 하한은, 바람직하게는 1.0 × 10¹⁴ ㎝^-3 이상이다.

캐리어 밀도를 상기 범위로 하면, 박막 트랜지스터의 캐리어 이동도가 높아진다. 이에 의해, 광 조사시의 안정성, 열에 대한 안정성이 높아지고, TFT 가 안정적으로 작동하게 된다.

캐리어 밀도는 홀 효과 측정 방법에 의해 측정할 수 있다.

박막 트랜지스터의 포화 이동도는, 1.0 ㎠/V·s 이상, 50.0 ㎠/V·s 이하가 바람직하다.

포화 이동도가 1.0 ㎠/V·s 이상이면, 박막 트랜지스터를 안정적으로 구동할 수 있고, 이미지 센서의 감도·데이터의 입력 속도를 높일 수 있다.

포화 이동도가 50.0 ㎠/V·s 이하이면, 용이하게 오프 전류를 10^-12 A 이하로 할 수 있고, 또한, 온 오프비 (on-off 비) 를 10⁸ 이상으로 설정할 수 있다. 이에 의해, 박막 트랜지스터를 안정적으로 구동할 수 있고, 이미지 센서의 감도·데이터의 입력 속도를 높일 수 있고, 또한, 데이터의 보존 시간도 길게 할 수 있는 것으로부터, 이미지 센서의 성능 향상을 도모할 수 있다.

포화 이동도는, 드레인 전압을 20 V 로 설정한 경우의 전달 특성으로부터 구할 수 있다. 구체적으로, 전달 특성 Id-Vg 의 그래프를 작성하고, 각 Vg 의 트랜스 컨덕턴스 (Gm) 를 산출하고, 포화 영역의 식에 의해 포화 이동도를 구한다. Id 는 소스·드레인 전극 사이의 전류, Vg 는 소스·드레인 전극 사이에 전압 Vd 를 인가했을 때의 게이트 전압이다.

임계치 전압 (Vth) 은, -3.0 V 이상, ＋3.0 이하가 바람직하고, -2.5 이상, ＋2.5 V 이하가 보다 바람직하다. 임계치 전압이 -3.0 V 이상, ＋3.0 이하이면, 오프 전류가 작고, 온 오프비가 큰 박막 트랜지스터로 할 수 있다.

임계치 전압 (Vth) 은, 전달 특성의 그래프로부터 Id = 10^-9 A 에서의 Vg 라고 정의한다.

on-off 비는 10⁶ 이상, 10¹² 이하가 바람직하고, 10⁷ 이상, 10¹¹ 이하가 보다 바람직하고, 10⁸ 이상, 10¹⁰ 이하가 더욱 바람직하다.

on-off 비가 10⁶ 이상이면, 액정 디스플레이의 구동을 할 수 있다.

on-off 비가 10¹² 이하이면, 콘트라스트가 큰 유기 EL 의 구동을 할 수 있다. 또한, on-off 비가 10¹² 이하이면, 화상의 유지 시간을 길게 하거나, 이미지 센서의 감도를 향상시킬 수 있다.

on-off 비는, Vg = -10 V 의 Id 의 값을 Off 전류치로 하고, Vg = 20 V 의 Id 의 값을 On 전류치로 하여 비 [On/Off] 를 결정함으로써, 구할 수 있다.

Off 전류치는, 10^-11 A 이하가 바람직하고, 10^-12 A 이하가 보다 바람직하다.

Off 전류치가 10^-11 A 이하이면, 화상의 유지 시간을 길게 하거나, 이미지 센서의 감도를 향상시킬 수 있다.

산화물 반도체 박막 (2, 21) 의 밴드 갭은, 바람직하게는 3.0 eV 이상, 보다 바람직하게는 3.2 eV 이상, 더욱 바람직하게는 3.4 eV 이상이다.

밴드 갭은, 분광 광도계 UV-3100PC (시마즈 제작소) 를 사용하여 이하의 방법에 의해 측정할 수 있다.

유리 기판 상에 산화물 반도체 박막을 성막하여 밴드 갭 측정용의 샘플을 준비한다. 이 샘플을 가열 처리하여 투과 스펙트럼을 측정하고, 가로축의 파장을 에너지 (eV) 로, 세로축의 투과율을 이하의 식으로 변환한다.

식 : 투과율 = (αhν)²

여기서, α, h, ν 는 이하와 같다.

α : 흡수 계수

h : 플랑크 정수

ν : 진동수

변환한 그래프에 있어서, 흡수가 상승하는 부분에 피팅하고, 그래프가 베이스라인과 교차하는 지점의 에너지값 (eV) 을, 밴드 갭으로서 산출한다.

박막 트랜지스터의 리크 전류는, 바람직하게는 1 × 10^-11 A 이하이고, 보다 바람직하게는 1 × 10^-12 A 이하이고, 더욱 바람직하게는 9 × 10^-13 A 이하이다.

여기서 말하는 리크 전류란, L/W 를 200/1000 으로 한 소자 (채널 길이 : L [㎛], 채널 폭 : W [㎛]) 에서의 리크 전류를 말한다.

다음으로, 산화물 반도체 박막 (2, 21) 의 조성에 대하여 설명한다.

제 4 실시형태에 있어서의 산화물 반도체 박막 (2, 21) 은, In 원소 (인듐), Sn 원소 (주석), 및 Ga 원소 (갈륨) 에서 선택된 1 종 이상의 도전성 산화물과, Al 원소 (알루미늄), Y 원소 (이트륨), 란타노이드 원소 Ln 에서 선택된 1 종 이상의 산화물을 포함한다.

여기서, 란타노이드 원소 Ln 이란, 란타노이드 원소 (원자 번호 51 내지 71, 즉 란탄부터 루테튬까지의 15 의 원소) 에서 선택되는 적어도 1 종의 원소를 말한다.

인듐 원소는, 산화물 반도체 박막의 이동도를 담당하는 효과를 갖는다.

주석은, 내약품성을 갖는다. 또한, 도전막에도 사용되는 것으로부터, 산화물 반도체 박막의 이동도에 영향을 미치는 경우는 적고, 고가의 인듐의 첨가량을 줄이는 효과도 갖는다.

갈륨 원소는, 산화인듐의 결정화를 억제하거나, 산소 결손의 발생을 억제하는 효과와, 얻어지는 산화물 반도체 박막의 밴드 갭을 크게 하는 효과를 갖는다.

알루미늄 원소, 이트륨 원소, 및 란타노이드 원소는, 산소와의 결합력이 커서, 산소 결손에 의한 캐리어 발생을 억제하는 효과가 있고, TFT 제조 공정에서의 다양한 열 부하, CVD 성막에서의 환원 부하 등에 의한 산소 결손이 발생하는 것에서 기인하는 캐리어 밀도의 증가를 억제하는 효과를 갖는다.

또한, 알루미늄 원소 및 란타노이드 원소는, 산화물 반도체 박막을 비정질화하는 작용도 갖는다.

따라서, 상기의 원소 (In, Sn, Ga, Al, Y, 및 Ln) 를 선택함으로써, 진성 또는 실질적으로 진성인 반도체가 되고, 반도체 특성 (캐리어 밀도, 포화 이동도, 임계치 전압, on-off 비, 밴드 갭, 및 리크 전류의 적어도 1 이상, 이하 동일하다) 을, 전술한 바람직한 범위로 조정하기 쉽다. 이에 의해, 산화물 반도체 박막 (2, 21) 을, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역에 사용함으로써, 리크 전류가 적은 산화물 반도체를 사용한 이미지 센서가 실현된다.

산화물 반도체 박막 (2, 21) 은, 당해 산화물 반도체 박막 (2, 21) 과 대략 동일한 원자 조성비를 갖는 스퍼터링 타깃을 스퍼터함으로써 얻어진다. 산화물 소결체로 이루어지는 스퍼터링 타깃을 스퍼터하여 형성된 박막의 원자 조성비는, 사용한 스퍼터링 타깃의 원자 조성비와 대략 일치한다.

산화물 반도체 박막 (2, 21) 을 형성하기 위한 산화물 소결체는, 예를 들어, 산화인듐, 산화갈륨, 및 산화주석을 베이스의 원료로 하고, 이 원료에 산화알루미늄, 산화이트륨, 및 란타노이드를 첨가하여 소성함으로써 얻어진다.

또한, 산화물 반도체 박막은, 상기 이외의 원소를 포함해도 된다. 그 경우, 상기 이외의 원소를 포함하는 산화물을 베이스의 원료에 첨가하고, 나머지는 상기와 동일한 방법으로 산화물 반도체 박막을 얻을 수 있다. 또한, 상기 이외의 원소에는 불가피 불순물도 포함된다. 불가피 불순물이란, 의도적으로 첨가하지 않는 원소로서, 원료나 제조 공정에서 혼입되는 원소를 의미한다.

불가피 불순물의 예로는, 상기 서술한 바와 같다.

또한, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS 분석을 사용해도 유도 플라즈마 발광 분석과 동등한 정밀도로 산화물 반도체 박막 중의 각 금속 원소의 함유량 (원자비) 을 분석할 수 있다. 유도 플라즈마 발광 분석 장치 또는 박막 형광 X 선 분석 장치로 측정한 금속 원소의 원자비가 이미 알려진 표준 산화물 박막의 상면에, 소스·드레인 전극을 TFT 소자와 동일한 재료를 채널 길이로 형성한 것을 표준 재료로 하고, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS (IMS 7f-Auto, AMETEK 사 제조) 에 의해 산화물 반도체층의 분석을 실시하여 각 원소의 질량 스펙트럼 강도를 얻어, 이미 알려진 원소 농도와 질량 스펙트럼 강도의 검량선을 제작한다. 다음으로, 실 TFT 소자의 산화물 반도체 박막 부분을, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS 분석에 의한 스펙트럼 강도로부터, 전술한 검량선을 사용하여, 원자비를 산출하면, 산출된 원자비는, 별도 박막 형광 X 선 분석 장치 또는 유도 플라즈마 발광 분석 장치로 측정된 산화물 반도체 박막의 원자비의 2 원자％ 이내인 것을 확인할 수 있다.

또한, 산화물 반도체 박막에 포함되는 각 원소의 원자 조성비는, 산화물 반도체 박막을 형성할 때에 사용하는 스퍼터링 타깃의 각 원소의 존재량을 조정함으로써 제어할 수 있다.

산화물 반도체 박막 (2, 21) 은, Zn 원소를 포함하지 않는 것이 바람직하다.

이것은, Zn 원소는 이온 반경이 작아, 고온에서 열 처리하는 경우나 스퍼터링법으로 성막하는 경우에, 다른 박막 트랜지스터 내에 확산되어, 특성을 변화시키는 경우가 있기 때문이다. Zn 원소를 포함하지 않는 것에 의해, Zn 원소가 확산되어 다른 박막 트랜지스터의 특성을 변화시키는 것을 방지할 수 있다.

산화물 반도체 박막 (2, 21) 은, 비정질이어도 되고, 결정질이어도 된다.

비정질이란, X 선 회절로 할로 패턴이 관측되고, 특정한 회절선을 나타내지 않는 것을 말한다. 결정질이란, X 선 회절에 의해 결정 피크를 확인할 수 있는 것을 말한다. 구체적으로는, XRD 로, 2θ 에서 30°이상, 40°이하에 피크가 나타나는 것을 말한다.

산화물 반도체 박막 (2, 21) 이 비정질임으로써, 표면 평활성이 우수한 산화물 반도체 박막이 얻어진다. 특히 비정질막은, 옥살산 등의 약산의 에칭액으로 패터닝할 수 있기 때문에, 배선 금속을 용해시키거나, 열화시키는 경우가 없는 점에서 유용하다.

또한, 산화물 반도체 박막 (2, 21) 이 비정질임으로써, 200 ℃ 이하의 저온 어닐로도 TFT 특성을 발현하는 것도 가능하기 때문에, 내열성이 열등한 유기 평탄화막 등을 사용한 적층형의 트랜지스터 구성을 채용하는 경우에는 유용하다.

또한, 산화물 반도체 박막 (2, 21) 이 결정질임으로써, 신뢰성 및 내구성이 우수한 박막 트랜지스터가 얻어지기 쉽다. 또한, 성막 직후의 박막을 비정질로서 성막한 후, 예를 들어 옥살산 등의 약산의 에칭액에 의해 패터닝을 실시하고, 그 후, 어닐에 의해 결정화시켜도 된다. 이에 의해, 표면 평활성이 우수한, 결정질의 산화물 반도체 박막이 얻어진다.

제 4 실시형태에 있어서의 산화물 반도체 박막 (2, 21) 은, 추가로 이하의 요건을 만족하는 것이 바람직하다. 바람직한 산화물 반도체 박막 (2, 21) 으로는, 이하의 제 1 양태 내지 제 9 양태의 산화물 반도체 박막을 들 수 있다.

(제 1 양태)

제 1 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 A 라고도 칭한다) 은, 원자 조성비가 하기 식 (3-1) 및 하기 식 (3-2) 를 만족하는 것이 바람직하다.

산화물 반도체 박막 A 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.60 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.98

···(3-1)

0.02 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.40

···(3-2)

식 (3-1) 에 있어서, (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 를 0.60 이상으로 함으로써, 산화물 반도체 박막의 이동도가 지나치게 작아지는 것을 방지하여, 이미지 센서의 화질이나 감도를 양호하게 유지할 수 있다. 0.98 이하로 함으로써, 산화물 반도체 박막이 도전화하여, 반도체 특성을 잃는 것을 방지할 수 있고, 또한, 산화물 반도체 박막의 오프 전류를 저감시킬 수 있기 때문에, 이미지 센서의 화질이나 감도를 향상시킬 수 있다.

식 (3-1) 에 있어서, (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 는, 보다 바람직하게는 0.65 이상 0.95 이하이고, 더욱 바람직하게는 0.70 이상 0.95 이하이다.

식 (3-2) 에 있어서, (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 을 0.02 이상으로 함으로써, 산화물 반도체 박막이 도전화하여, 반도체 특성을 잃는 것을 방지할 수 있고, 산화물 반도체 박막의 오프 전류를 저감시킬 수 있기 때문에, 이미지 센서의 화질이나 감도를 향상시킬 수 있다. 또한, 0.40 이하로 함으로써, 산화물 반도체 박막이 절연막화하는 것을 방지하여, 이미지 센서의 화질이나 감도를 양호하게 유지할 수 있다.

식 (3-2) 에 있어서, (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 은, 보다 바람직하게는 0.05 이상 0.35 이하이고, 더욱 바람직하게는 0.05 이상 0.30 이하이다.

특히 산화물 반도체 박막 A 가 결정질인 경우에는, 식 (3-1) 및 식 (3-2) 는, 하기 식 (3-1') 및 식 (3-2') 를 만족하는 것이 바람직하다.

0.75 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.98

···(3-1')

0.02 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.25

···(3-2')

식 (3-1') 에 있어서, (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 를 0.75 이상으로 함으로써, 산화물 반도체 박막의 이동도가 지나치게 작아지는 것을 방지하여, 이미지 센서의 화질이나 감도를 양호하게 유지할 수 있다. 식 (3-1') 의 상한치의 의의는 식 (3-1) 과 동일하다.

식 (3-2') 에 있어서, (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 을 0.25 이하로 함으로써, 산화물 반도체 박막이 절연막화하는 것을 방지하여, 이미지 센서의 화질이나 감도를 양호하게 유지할 수 있다. 식 (3-2') 의 하한치의 의의는 식 (2) 와 동일하다.

식 (3-1') 에 있어서, (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 는, 보다 바람직하게는 0.80 이상 0.98 이하이다.

식 (3-2') 에 있어서, (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) 은, 보다 바람직하게는 0.02 이상 0.20 이하이다.

산화물 반도체 박막 A 가 비정질인 경우에는, 산화물 반도체 박막 A 는, 반도체 특성을 보다 향상시키는 관점에서, 추가로 식 (3-X) 내지 식 (3-Z) 를 만족하는 것이 바람직하다.

0.35 ≤ In/(In ＋ Sn ＋ Ga) ≤ 1.00···(3-X)

0.00 ≤ Sn/(In ＋ Sn ＋ Ga) ≤ 0.65···(3-Y)

0.00 ≤ Ga/(In ＋ Sn ＋ Ga) ≤ 0.65···(3-Z)

식 (3-X) 에 있어서, 인듐의 함유량을 0.35 이상으로 함으로써, 이동도의 저하를 방지할 수 있다.

식 (3-X) 에 있어서, In/(In ＋ Sn ＋ Ga) 은, 보다 바람직하게는 0.50 이상 1.00 이하이고, 더욱 바람직하게는 0.40 이상 1.00 이하이다.

식 (3-Y) 에 있어서, 주석의 함유량을 0.65 이하로 함으로써, 에칭에 의한 산화물 반도체 박막의 아일랜드 형성을 할 수 있다.

식 (3-Y) 에 있어서, Sn/(In ＋ Sn ＋ Ga) 은, 보다 바람직하게는 0.00 이상 0.50 이하이고, 더욱 바람직하게는 0.00 이상 0.45 이하이다.

식 (3-Z) 에 있어서, 갈륨의 함유량을 0.65 이하로 함으로써, 산소 결손이 지나치게 적어져, 산화물 반도체 박막이 절연화하는 것을 방지할 수 있다.

식 (3-Z) 에 있어서, Ga/(In ＋ Sn ＋ Ga) 는, 보다 바람직하게는 0.00 이상 0.50 이하이고, 더욱 바람직하게는, 0.00 이상 0.30 이하이다.

즉, 산화물 반도체 박막 A 가 비정질인 경우, 산화물 반도체 박막 A 는, 원자 조성비가 식 (3-1A) 내지 식 (3-2A) 및 식 (3-X1) 내지 식 (3-Z1) 을 만족하는 것이 보다 바람직하고, 식 (3-1B) 내지 식 (3-2B) 및 식 (3-X2) 내지 식 (3-Z2) 를 만족하는 것이 더욱 바람직하다.

0.65 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.95

···(3-1A)

0.05 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.35

···(3-2A)

0.50 ≤ In/(In ＋ Sn ＋ Ga) ≤ 1.00···(3-X1)

0.00 ≤ Sn/(In ＋ Sn ＋ Ga) ≤ 0.50···(3-Y1)

0.00 ≤ Ga/(In ＋ Sn ＋ Ga) ≤ 0.50···(3-Z1)

0.70 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.95

···(3-1B)

0.05 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.30

···(3-2B)

0.40 ≤ In/(In ＋ Sn ＋ Ga) ≤ 1.00···(3-X2)

0.00 ≤ Sn/(In ＋ Sn ＋ Ga) ≤ 0.45···(3-Y2)

0.00 ≤ Ga/(In ＋ Sn ＋ Ga) ≤ 0.30···(3-Z2)

산화물 반도체 박막 A 가 결정질인 경우에는, 산화물 반도체 박막 A 는, 반도체 특성을 보다 향상시키는 관점에서, 추가로 원자 조성비가 식 (3-X3) 내지 식 (3-Z3) 을 만족하는 것이 바람직하다.

0.60 ≤ In/(In ＋ Sn ＋ Ga) ≤ 1.00···(3-X3)

0.00 ≤ Sn/(In ＋ Sn ＋ Ga) ≤ 0.40···(3-Y3)

0.00 ≤ Ga/(In ＋ Sn ＋ Ga) ≤ 0.40···(3-Z3)

식 (3-X3) 에 있어서, 인듐의 함유량을 0.60 이상으로 함으로써, 이동도의 저하를 방지할 수 있다.

식 (3-X3) 에 있어서, In/(In ＋ Sn ＋ Ga) 은, 보다 바람직하게는 0.70 이상 1.00 이하이고, 더욱 바람직하게는 0.80 이상 1.00 이하이다.

식 (3-Y3) 에 있어서, 주석의 함유량을 0.40 이하로 함으로써, 에칭에 의한 산화물 반도체 박막의 아일랜드 형성을 할 수 있다.

식 (3-Y3) 에 있어서, Sn/(In ＋ Sn ＋ Ga) 은, 보다 바람직하게는 0.00 이상 0.30 이하이고, 더욱 바람직하게는 0.00 이상 0.20 이하이다.

식 (3-Z3) 에 있어서, 갈륨의 함유량을 0.40 이하로 함으로써, 산소 결손이 지나치게 적어져, 산화물 반도체 박막이 절연화하는 것을 방지할 수 있다.

식 (3-Z3) 에 있어서, Ga/(In ＋ Sn ＋ Ga) 는, 보다 바람직하게는 0.00 이상 0.30 이하이고, 더욱 바람직하게는, 0.00 이상 0.20 이하이다.

즉, 산화물 반도체 박막 A 가 결정질인 경우, 산화물 반도체 박막 A 는, 원자 조성비가 식 (3-1C) 내지 식 (3-2C) 및 식 (3-X3) 내지 식 (3-Z3) 을 만족하는 것이 바람직하고, 식 (3-1D) 내지 식 (3-2D) 및 식 (3-X4) 내지 식 (3-Z4) 를 만족하는 것이 보다 바람직하고, 식 (3-1E) 내지 식 (3-2E) 및 식 (3-X5) 내지 식 (3-Z5) 를 만족하는 것이 더욱 바람직하다.

0.75 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.98

···(3-1C)

0.02 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.25

···(3-2C)

0.60 ≤ In/(In ＋ Sn ＋ Ga) ≤ 1.00···(3-X3)

0.00 ≤ Sn/(In ＋ Sn ＋ Ga) ≤ 0.40···(3-Y3)

0.00 ≤ Ga/(In ＋ Sn ＋ Ga) ≤ 0.40···(3-Z3)

0.80 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.98

···(3-1D)

0.02 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.20

···(3-2D)

0.70 ≤ In/(In ＋ Sn ＋ Ga) ≤ 1.00···(3-X4)

0.00 ≤ Sn/(In ＋ Sn ＋ Ga) ≤ 0.30···(3-Y4)

0.00 ≤ Ga/(In ＋ Sn ＋ Ga) ≤ 0.30···(3-Z4)

0.80 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.98

···(3-1E)

0.02 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.20

···(3-2E)

0.80 ≤ In/(In ＋ Sn ＋ Ga) ≤ 1.00···(3-X5)

0.00 ≤ Sn/(In ＋ Sn ＋ Ga) ≤ 0.20···(3-Y5)

0.00 ≤ Ga/(In ＋ Sn ＋ Ga) ≤ 0.20···(3-Z5)

(제 2 양태)

제 2 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 B 라고도 칭한다) 은, In 원소, Sn 원소, Ga 원소, 및 Al 원소를 포함하고, 원자 조성비가 하기 식 (3-3) 내지 하기 식 (3-6) 을 만족하는 것이 바람직하다.

산화물 반도체 박막 B 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-3)

0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40···(3-4)

0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98···(3-5)

0.05 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.30···(3-6)

식 (3-3) 에 있어서, 갈륨 원소의 함유량을 0.01 이상으로 함으로써, 산소 결손을 억제하는 효과가 발현하고, 반도체 박막이 된다. 또한, 갈륨의 함유량을 0.30 이하로 함으로써, 산소 결손이 지나치게 적어져, 산화물 반도체 박막이 절연화하는 것을 방지할 수 있다.

식 (3-3) 에 있어서, Ga/(In ＋ Ga ＋ Sn) 는, 보다 바람직하게는 0.02 이상 0.27 이하이고, 더욱 바람직하게는 0.03 이상 0.23 이하이다.

식 (3-4) 에 있어서, 주석 원소의 함유량을 0.01 이상으로 함으로써, 내약품성이 발현한다. 또한, 주석 원소의 함유량을 0.40 이하로 함으로써, 에칭에 의한 산화물 반도체 박막의 아일랜드 형성을 할 수 있다.

식 (3-4) 에 있어서, Sn/(In ＋ Ga ＋ Sn) 은, 보다 바람직하게는 0.02 이상 0.35 이하이고, 더욱 바람직하게는 0.03 이상 0.30 이하이다.

식 (3-5) 에 있어서, 인듐 원소의 함유량을 0.55 이상으로 함으로써, 이동도의 저하를 방지할 수 있다. 또한, 인듐 원소의 함유량을 0.98 이하로 함으로써, 산소 결손의 양이 지나치게 증가하여, 도체가 되는 것을 방지할 수 있다.

식 (3-5) 에 있어서, In/(In ＋ Ga ＋ Sn) 은, 보다 바람직하게는 0.60 이상 0.96 이하이고, 더욱 바람직하게는 0.60 이상 0.94 이하이다.

식 (3-6) 에 있어서, 알루미늄 원소의 함유량을 0.05 이상으로 함으로써, 산화물 반도체 박막을 사용한 박막 트랜지스터의 이동도를 충분한 값으로 할 수 있다. 또한, 알루미늄의 함유량을 0.30 이하로 함으로써, 이동도가 지나치게 작아지는 것을 방지할 수 있다.

식 (3-6) 에 있어서, Al/(In ＋ Ga ＋ Sn ＋ Al) 은, 보다 바람직하게는 0.08 이상 0.22 이하이다.

산화물 반도체 박막 B 는, 비정질인 것이 바람직하다. 구체적으로는, 산화물 반도체 박막 B 는, 스퍼터에 의해 성막되었을 때에 아모르퍼스 상태 (비정질)이고, 가열 처리 후에도 아모르퍼스 상태인 것이 바람직하다. 그 이유는 이하와 같다.

산화물 반도체 박막 B 에 산화인듐 결정이 생성되면, 그 결정에 주석이 도핑되어 ITO 와 동일하게 도전화하는 경우가 있다. 산화인듐 결정이 미세 결정인 경우에는, 아모르퍼스상의 부분과 미세 결정이 혼재하게 되고, 그들의 계면에서 캐리어가 산란되어 이동도가 저하하는 경우가 있다. 또한, 아모르퍼스상의 부분과 미세 결정 사이에 산소 결손 등이 발생하면 광 흡수의 색 중심을 생성하는 경우가 있고, TFT 의 광 안정성이 손상되는 경우가 있다.

산화물 반도체 박막 B 는, 원자 조성비가 식 (3-3A) 내지 식 (3-5A) 및 식 (3-6) 을 만족하는 것이 보다 바람직하고, 식 (3-3B) 내지 식 (3-5B) 및 식 (3-6B) 를 만족하는 것이 더욱 바람직하다.

0.02 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.27···(3-3A)

0.02 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.35···(3-4A)

0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.96···(3-5A)

0.05 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.30···(3-6)

0.03 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.23···(3-3B)

0.03 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-4B)

0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.94···(3-5B)

0.08 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.22···(3-6B)

(제 3 양태)

제 3 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 C 라고도 칭한다) 은, In 원소, Sn 원소, Ga 원소, 및 Al 원소를 포함하고, 원자 조성비가 하기 식 (3-7) 내지 하기 식 (3-10) 을 만족하는 것이 바람직하다.

산화물 반도체 박막 C 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.50···(3-7)

0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.50···(3-8)

0.20 ≤ In/(In ＋ Ga ＋ Sn) ＜ 0.55···(3-9)

0.05 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.30···(3-10)

식 (3-7) 에 있어서, 갈륨 원소의 함유량을 0.01 이상으로 함으로써 산소 결손을 억제하는 효과가 발현하고, 스퍼터한 막이 반도체 박막이 된다. 또한, 갈륨의 함유량을 0.50 이하로 함으로써, 산소 결손이 지나치게 적어져, 막이 절연체화하는 것을 방지할 수 있다.

식 (3-7) 에 있어서, Ga/(In ＋ Ga ＋ Sn) 는, 보다 바람직하게는 0.02 이상 0.45 이하이고, 더욱 바람직하게는 0.03 이상 0.40 이하이다.

식 (3-8) 에 있어서, 주석 원소의 함유량을 0.01 이상으로 함으로써, 내약품성이 발현한다. 또한, 주석 원소의 함유량을 0.50 이하로 함으로써, 에칭에 의한 산화물 반도체 박막의 아일랜드 형성을 할 수 있다.

식 (3-8) 에 있어서, Sn/(In ＋ Ga ＋ Sn) 은, 보다 바람직하게는 0.02 이상 0.45 이하이고, 더욱 바람직하게는 0.03 이상 0.40 이하이다.

식 (3-9) 에 있어서, 인듐 원소의 함유량을 0.20 이상으로 함으로써, 이동도의 저하를 방지할 수 있다. 또한, 인듐 원소의 함유량을 0.55 미만으로 함으로써, 스퍼터로 성막한 막이 결정화하거나, 산소 결손의 양이 지나치게 증가하여, 도체가 되는 것을 방지할 수 있다. 식 (3-9) 에 있어서, In/(In ＋ Ga ＋ Sn) 은, 보다 바람직하게는, 0.25 이상 0.55 미만이고, 더욱 바람직하게는 0.30 이상 0.55 미만이다.

식 (3-10) 에 있어서, 알루미늄 원소의 함유량을 0.05 이상으로 함으로써, 산화물 반도체 박막을 사용한 박막 트랜지스터의 이동도를 충분한 값으로 할 수 있다. 또한, 얻어지는 산화물 반도체 박막은, 저온 어닐에서도 안정적인 TFT 특성을 발현한다. 또한, 알루미늄의 함유량을 0.30 이하로 함으로써, 이동도가 지나치게 작아지는 것을 방지할 수 있다.

식 (3-10) 에 있어서, Al/(In ＋ Ga ＋ Sn ＋ Al) 은, 보다 바람직하게는 0.05 이상 0.25 이하이고, 더욱 바람직하게는 0.08 이상 0.22 이하이다.

(제 4 양태)

제 4 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 D 라고도 칭한다) 은, In 원소, Sn 원소, Ga 원소, 및 Ln 원소를 포함하고, 원자 조성비가 하기 식 (3-11) 내지 하기 식 (3-14) 를 만족하는 것이 바람직하다.

산화물 반도체 박막 D 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-11)

0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40···(3-12)

0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98···(3-13)

0.03 ≤ Ln/(In ＋ Ga ＋ Sn ＋ Ln) ≤ 0.25···(3-14)

식 (3-11) 에 있어서, 갈륨 원소의 함유량을 0.01 이상으로 함으로써, 산소 결손을 억제하는 효과가 발현하고, 반도체 박막이 된다. 또한, 갈륨의 함유량을 0.30 이하로 함으로써, 산소 결손이 지나치게 적어져, 산화물 반도체 박막이 절연화하는 것을 방지할 수 있다.

식 (3-11) 에 있어서, Ga/(In ＋ Ga ＋ Sn) 는, 보다 바람직하게는 0.02 이상 0.25 이하이고, 더욱 바람직하게는 0.03 이상 0.20 이하이다.

식 (3-12) 에 있어서, 주석의 함유량을 0.01 이상으로 함으로써, 내약품성이 발현한다. 또한, 주석 원소의 함유량을 0.40 이하로 함으로써, 에칭에 의한 산화물 반도체 박막의 아일랜드 형성을 할 수 있다.

식 (3-12) 에 있어서, Sn/(In ＋ Ga ＋ Sn) 은, 보다 바람직하게는 0.02 이상 0.35 이하이고, 더욱 바람직하게는 0.03 이상 0.30 이하이다.

식 (3-13) 에 있어서, 인듐 원소의 함유량을 0.55 이상으로 함으로써, 이동도의 저하를 방지할 수 있다. 또한, 인듐 원소의 함유량을 0.98 이하로 함으로써, 산소 결손의 양이 지나치게 증가하여, 도체가 되는 것을 방지할 수 있다.

식 (3-13) 에 있어서, In/(In ＋ Ga ＋ Sn) 은, 보다 바람직하게는 0.60 이상 0.96 이하이고, 더욱 바람직하게는 0.60 이상 0.94 이하이다.

식 (3-14) 에 있어서, 란타노이드 원소의 함유량을 0.03 이상으로 함으로써, 산화물 반도체 박막을 비정질화하는 효과가 발현된다. 또한, 란타노이드 원소의 함유량을 0.25 이하로 함으로써, 산소 결손의 양이 지나치게 증가하여, 도체가 되는 것을 방지할 수 있다.

또한, 란타노이드의 첨가는, 산화물 반도체 박막의 밴드 갭을 향상시키는 효과가 있고, 광 내성이 높은 산화물 반도체 박막 및 박막 트랜지스터가 얻어지기 쉽다.

식 (3-14) 에 있어서, Ln/(In ＋ Ga ＋ Sn ＋ Ln) 은, 보다 바람직하게는 0.03 이상 0.25 이하이다.

산화물 반도체 박막 D 는, 비정질인 것이 바람직하다. 구체적으로는, 산화물 반도체 박막 D 는, 스퍼터에 의해 성막되었을 때에 아모르퍼스 상태 (비정질) 이고, 가열 처리 후에도 아모르퍼스 상태인 것이 바람직하다. 그 이유는, 전술한 산화물 반도체 박막 B 가 비정질인 것이 바람직한 이유와 동일하다.

산화물 반도체 박막 D 는, 원자 조성비가 식 (3-11A) 내지 식 (3-14A) 를 만족하는 것이 보다 바람직하고, 식 (3-11B) 내지 식 (3-13B) 및 식 (3-14A) 를 만족하는 것이 더욱 바람직하다.

0.02 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.25···(3-11A)

0.02 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.35···(3-12A)

0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.96···(3-13A)

0.03 ≤ Ln/(In ＋ Ga ＋ Sn ＋ Ln) ≤ 0.25···(3-14A)

0.03 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.20···(3-11B)

0.03 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-12B)

0.60 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.94···(3-13B)

0.03 ≤ Ln/(In ＋ Ga ＋ Sn ＋ Ln) ≤ 0.25···(3-14A)

(제 5 양태)

제 5 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 E 라고도 칭한다) 은, In 원소, Sn 원소, Ga 원소, Al 원소 및 Y 원소를 포함하고, 원자 조성비가 하기 식 (3-15) 및 하기 식 (3-16) 을 만족하는 것이 바람직하다.

산화물 반도체 박막 E 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.03 ≤ (Al ＋ Ga ＋ Y)/(In ＋ Y ＋ Al ＋ Ga) ＜ 0.50

···(3-15)

0.05 ≤ [(Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)]/[(Y ＋ Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)] ≤ 0.75

···(3-16)

여기서, 산화물 반도체 박막 E 는, In₂O₃ 으로 구성되는 빅스바이트 구조를 주성분으로 하고, 상기 빅스바이트 구조에, Y 가 고용되고, 또한, Al 및 Ga 의 어느 일방, 또는 Al 과 Ga 의 양방이 고용되어 있는 스퍼터링 타깃 (산화물 소결체) 을 스퍼터하여 형성된 것임이 바람직하다. 상기 스퍼터링 타깃은, 소결체의 벌크 저항이 낮고 소결체 강도도 크고, 또한 열 팽창 계수가 작고 열 전도도가 크기 때문에 스퍼터시에 열에 의한 균열 등의 발생이 적어 안정적으로 스퍼터링을 할 수 있다.

「주성분」 이란, 전체 (여기서는 산화물 소결체) 에 포함되는 성분 중, 50 질량％ 이상을 차지하는 성분을 말한다. 또한, 주성분은, 바람직하게는 70 질량％ 이상, 보다 바람직하게는 80 질량％ 이상, 더욱 바람직하게는 90 질량％ 이상이다. 제 4 실시형태에 있어서 특별히 언급하지 않는 한 「주성분」 의 정의는 동일하게 한다.

식 (3-15) 에 있어서, (Al ＋ Ga ＋ Y)/(In ＋ Y ＋ Al ＋ Ga) 를 0.03 이상으로 함으로써, Y 나 Al 및/또는 Ga 를 첨가하는 효과가 발현된다. 또한, (Al ＋ Ga ＋ Y)/(In ＋ Y ＋ Al ＋ Ga) 를 0.50 미만으로 함으로써, 산화물 반도체 박막을 사용한 박막 트랜지스터의 이동도를 충분한 값으로 할 수 있다.

식 (3-15) 에 있어서, (Al ＋ Ga ＋ Y)/(In ＋ Y ＋ Al ＋ Ga) 는, 보다 바람직하게는 0.04 이상 0.40 이하이고, 더욱 바람직하게는 0.05 이상 0.35 이하이다.

식 (3-16) 에 있어서, [(Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)]/[(Y ＋ Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)] 를 0.05 이상으로 함으로써, 빅스바이트 구조에, Y 가 고용되고, 또한, Al 및 Ga 의 어느 일방, 또는 Al 과 Ga 의 양방이 고용되어 있는 산화물 반도체 박막이 얻어지기 쉽다. 또한, [(Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)]/[(Y ＋ Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)] 를 0.75 이하로 함으로써, 이동도가 높고, 안정적인 트랜지스터 특성이 얻어지기 쉽다.

식 (3-16) 에 있어서, [(Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)]/[(Y ＋ Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)] 는, 보다 바람직하게는 0.06 이상 0.74 미만이고, 더욱 바람직하게는 0.10 이상 0.74 이하이고, 더욱 바람직하게는 0.15 이상 0.74 이하이고, 더욱 바람직하게는 0.15 이상 0.73 이다.

산화물 반도체 박막 E 는, Sn 원소를 포함해도 되고, YAlO₃ 으로 나타내는 페로브스카이트 구조를 포함해도 된다.

산화물 반도체 박막 E 가 Sn 원소를 포함하는 경우, Sn 원소의 함유량 [(Sn)/(In ＋ Y ＋ Al ＋ Ga ＋ Sn)] 은, 질량 단위로, 바람직하게는 500 ppm 이상 10000 ppm 이하이고, 보다 바람직하게는 700 ppm 이상 8000 ppm 이하이고, 더욱 바람직하게는 1000 ppm 이상 7000 ppm 이하이다.

Sn 원소를 포함함으로써, 산화물 반도체 박막 E 를 형성하기 위한 스퍼터링 타깃의 벌크 저항을 낮출 수 있기 때문에, 얻어지는 산화물 반도체 박막 E 의 캐리어 농도를 일정하게 제어하기 쉽다. 이에 의해, CVD 처리나 그 후의 어닐 공정에서 TFT 특성이 영향을 잘 받지 않게 되어, 특성이 안정적인 박막 트랜지스터가 얻어진다.

(제 6 양태)

제 6 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 F 라고도 칭한다) 은, 원자 조성비가 하기 식 (3-17) 을 만족하는 것이 바람직하다.

산화물 반도체 박막 F 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.0001 ≤ (Al ＋ Y)/(In ＋ Al ＋ Y) ≤ 0.1···(3-17)

여기서, 산화물 반도체 박막 F 는, 산화인듐을 주성분으로 하고, 정 3 가의 금속 산화물을 함유하는 스퍼터링 타깃 (산화물 소결체) 을 스퍼터하여 형성된 것임이 바람직하다. 이에 의해, 반도체 특성이 우수한 박막 트랜지스터가 실현되기 쉽다.

정 3 가의 금속 산화물로는, 예를 들어, 산화붕소, 산화알루미늄, 산화갈륨, 산화스칸듐, 산화이트륨, 산화란탄, 산화프라세오디뮴, 산화네오디뮴, 산화사마륨, 산화유로퓸, 산화가돌리늄, 산화테르븀, 산화디스프로늄, 산화포르늄, 산화에르븀, 산화튤륨, 산화이테르븀 및 산화루테튬에서 선택되는 1 종 또는 2 종 이상의 산화물을 들 수 있다.

또한, 산화물 반도체 박막 F 는, 결정질인 것이 바람직하다. 이에 의해, TFT 의 내구성을 높게 할 수 있다.

식 (3-17) 에 있어서, (Al ＋ Y)/(In ＋ Al ＋ Y) 를 0.0001 이상으로 함으로써, 산소 결손의 저감 효과가 발현되고, 캐리어 밀도가 2 × 10¹⁶ ㎝^-3 이하의 박막 트랜지스터가 얻어지기 쉽다. 또한, (Al ＋ Y)/(In ＋ Al ＋ Y) 를 0.1 이하로 함으로써, 막의 결정성이 높아지고, 산소 결손량이 지나치게 많아지지 않아, TFT 가 안정적으로 작동하게 된다.

식 (3-17) 에 있어서, (Al ＋ Y)/(In ＋ Al ＋ Y) 는, 보다 바람직하게는 0.0005 이상 0.05 이하이고, 더욱 바람직하게는 0.001 이상 0.05 이하이다.

(제 7 양태)

제 7 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 G 라고도 칭한다) 은, 원자 조성비가 하기 식 (3-18) 을 만족하는 것이 바람직하다. Ln 은 란타노이드 원소를 나타낸다.

산화물 반도체 박막 G 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.01 ≤ (Y ＋ Ln ＋ Al ＋ Ga)/(In ＋ Y ＋ Ln ＋ Al ＋ Ga) ≤ 0.5

···(3-18)

여기서, 산화물 반도체 박막 G 는, In₂O₃ 으로 구성되는 빅스바이트 구조와, A₃B₅O₁₂ 구조 (식 중, A 는, Sc 및 Ln (Y, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu) 으로 이루어지는 군에서 선택되는 1 이상의 원소이고, B 는, Al 및 Ga 로 이루어지는 군에서 선택되는 1 이상의 원소이다) 를 포함하는 스퍼터링 타깃 (산화물 소결체) 을 스퍼터하여 형성된 것임이 바람직하다. 상기 스퍼터링 타깃은, 저항을 낮게 억제할 수 있기 때문에, 방전 안정성이 우수한 타깃이 된다.

A₃B₅O₁₂ 구조는, 가넷 또는 가넷 구조라고 부를 수 있다.

산화물 반도체 박막 G 가 In₂O₃ 구조 및 가넷 구조를 갖는 것은, X 선 회절 측정 장치 (XRD) 에 의해 확인할 수 있다.

가넷 구조는, 전기적으로 절연성이지만, 도전성이 높은 빅스바이트 구조에 해도 (海島) 구조로서 분산됨으로써, 상기 스퍼터링 타깃의 전기 저항을 낮게 할 수 있다.

A₃B₅O₁₂ 구조에 있어서의 A 는, 박막 트랜지스터에 있어서 보다 큰 On/Off 특성을 얻는다는 관점에서, Y, Ce, Nd, Sm, Eu, 및 Gd 로 이루어지는 군에서 선택되는 1 이상의 원소가 바람직하고, Y, Nd, Sm, 및 Gd 로 이루어지는 군에서 선택되는 1 이상의 원소가 보다 바람직하다. A 및 B 는, 각각 1 종 단독이어도 되고 2 종 이상이어도 된다.

식 (3-18) 에 있어서, (Y ＋ Ln ＋ Al ＋ Ga)/(In ＋ Y ＋ Ln ＋ Al ＋ Ga) 를 0.01 이상으로 함으로써, 캐리어 밀도가 지나치게 높아지지 않아, 박막 트랜지스터를 안정적으로 구동할 수 있다. 또한, (Y ＋ Ln ＋ Al ＋ Ga)/(In ＋ Y ＋ Ln ＋ Al ＋ Ga) 를 0.5 이하로 함으로써, 산화물 반도체 박막 G 를 형성하기 위한 스퍼터링 타깃의 저항이 지나치게 높아지지 않기 때문에, 산화물 반도체 박막 G 를 형성할 때에, 방전이 안정적이 되고, 파티클의 발생도 억제된다.

식 (3-18) 에 있어서, (Y ＋ Ln ＋ Al ＋ Ga)/(In ＋ Y ＋ Ln ＋ Al ＋ Ga) 는, 보다 바람직하게는, 0.015 이상 0.40 이하이고, 더욱 바람직하게는 0.02 이상 0.30 이하이다.

(제 8 양태)

제 8 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 H 라고도 칭한다) 은, 산화인듐을 주성분으로 하고, 단일의 결정 방위를 갖는 표면 결정 입자를 포함하는 것이 바람직하다.

「단일의 결정 방위를 갖는 표면 결정 입자를 포함한다」 란, 결정 방위가 제어된 상태를 말한다. 통상적으로는, 전자선 후방 산란 회절법 (EBSD)으로 관찰했을 때에, 당해 산화물 반도체 박막의 표면의 결정 상태가 패싯상인 결정 입자가 관찰되면, 「단일의 결정 방위를 갖는 표면 결정 입자를 포함한다」 라고 할 수 있다. 패싯상인지 방사상인지는, EBSD 측정에 의해 용이하게 판별할 수 있다.

산화물 반도체 박막 H 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

산화물 반도체 박막 H 는, 결정질인 것이 바람직하다.

단일의 결정 방위를 갖는 표면 결정 입자를 포함하는 결정질 박막은, 결정이 안정적이고, TFT 제조 공정에서의 다양한 열 부하, 산화 부하, 환원 부하 등에 의한 캐리어 밀도의 변동을 억제할 수 있다. 당해 결정질 박막 (제 4 실시형태에서는 산화물 반도체 박막) 을 채널 영역으로 하는 박막 트랜지스터는 높은 포화 이동도를 달성할 수 있다.

산화인듐이, 산화물 반도체 박막 중에 50 질량％ 이상 포함되는 경우, 박막 트랜지스터 (TFT) 를 구성한 경우의 포화 이동도를 높게 할 수 있다.

또한, 산화물 반도체 박막 H 중에 있어서의 패싯상의 결정 형태는, 평균 결정 입경으로는, 통상적으로 0.5 ㎛ 이상, 바람직하게는 1 ㎛ 이상, 보다 바람직하게는 2 ㎛ 이상이고, 또한, 평균 입경의 상한치로는, 통상적으로 10 ㎛ 이하이다. 결정 입자는 각각이 단일의 결정 방위를 가지고 있다. 평균 결정 입경이, 0.5 ㎛ 이상이면, 미세 결정이 잘 되지 않는다. 또한, 평균 결정 입경이 10 ㎛ 이하이면, 내부에 결정 전이를 잘 일으키지 않게 된다.

입경은, EBSD 에 의해 표면 형태를 확인하고 페렛 직경 (결정에 외접하는 장방형의 단변으로 한다) 을 계측함으로써 구한다.

평균 결정 입경은, 막의 중앙부 (대각선의 교점) 를 중심으로 한 프레임 내에서 관찰되는 패싯 결정의 입경을 측정하고, 그 평균치를 상가 평균으로 산출한 것이다. 프레임의 사이즈는, 통상적으로 5 ㎛ × 5 ㎛ 이지만, 막의 사이즈나, 입경의 사이즈에 따라 적절히 조정한다. 프레임 내의 패싯상 결정의 수는, 5 개 이상이다. 5 개에 미치지 않는 경우에는, 프레임의 사이즈를 확대하여 관찰을 실시한다. 막 전체를 관찰해도 5 개 미만인 경우에는, 계측 가능한 결정을 계측함으로써 산출한다. 방사상의 결정 형태의 경우, 입경으로는, 통상적으로 1 ㎛ ∼ 20 ㎛ 정도의 입경을 가지고 있지만, 특히 10 ㎛ 를 초과하는 결정에서는, 그 입경 내는 단일의 결정 방위를 나타내지 않고, 중심부나 결정 단부로부터 방사상으로 결정 방위가 변화하는 결정을 가지고 있다.

표면의 결정 상태가 패싯상인 결정 입자가 차지하는 면적은, 50 ％ 이상이 바람직하고, 보다 바람직하게는 80 ％, 더욱 바람직하게는 90 ％ 이상이다. 결정 상태가 패싯상인 결정 입자가 산화물 반도체 박막의 표면을 차지하는 면적이 50 ％ 이상이면, 안정적인 캐리어 밀도를 달성할 수 있다. 패싯상이 아닌 결정 형태로는, 방사상의 결정 형태 외에, 아모르퍼스상 혹은 미세한 결정립 등을 들 수 있다. 상기 패싯상의 결정 상태의 입자가 차지하는 면적 이외의 부분은, 이들 형태의 입자가 차지하고 있다.

산화물 반도체 박막 H 는, 정 3 가의 금속 산화물을 함유하는 것도 바람직하다. 정 3 가의 금속 산화물로는, 전술과 동일한 것을 들 수 있다.

(제 9 양태)

제 9 양태의 산화물 반도체 박막 (이하, 산화물 반도체 박막 I 라고도 칭한다) 은, 갈륨이 산화인듐에 고용되어 있고, 전체 금속 원자에 대한 인듐과 갈륨의 함유율이 80 원자％ 이상이고, In₂O₃ 으로 나타내는 빅스바이트 구조를 갖고, 원자 조성비가 하기 식 (3-19) 를 만족하는 것이 바람직하다.

산화물 반도체 박막 I 를, 전송 트랜지스터 (1) 및 리셋 트랜지스터 (20) 의 채널 형성 영역으로서 사용함으로써, 리크 전류의 저감 효과가 얻어진다.

0.001 ≤ Ga/(Ga ＋ In) ≤ 0.10···(3-19)

산화물 반도체 박막 I 는, 결정질인 것이 바람직하다.

식 (3-19) 에 있어서, Ga/(Ga ＋ In) 를 0.001 이상으로 함으로써, 산화인듐 결정의 격자 정수의 변화가 비교적 커지고, 갈륨을 첨가하는 효과가 발현된다. 또한, Ga/(Ga ＋ In) 를 0.10 이하로 함으로써, InGaO₃ 등의 석출을 억제할 수 있다. InGaO₃ 등의 석출을 억제함으로써, 결정질의 산화물 반도체 박막 I 가 얻어지기 쉽다.

식 (3-19) 에 있어서, Ga/(Ga ＋ In) 는, 보다 바람직하게는 0.005 이상 0.08 이하이고, 더욱 바람직하게는 0.01 이상 0.05 이하이고, 더욱 바람직하게는 0.02 이상 0.04 이하이다.

이상이 제 4 실시형태에 관련된 이미지 센서에 사용되는, 산화물 반도체 박막 (2, 21) 의 구성의 설명이다.

다음으로, 제 4 실시형태에 관련된 이미지 센서에 사용되는, 산화물 반도체 박막 (2, 21) 의 제조 방법에 대하여 설명한다.

또한, 제 4 실시형태에서는, 매립형의 포토 다이오드 및 n 채널형의 벌크 트랜지스터를 사용하는 구성이기 때문에, 기판으로서 p 형 단결정 실리콘 기판을 사용하지만, p 웰을 형성하면 n 형 단결정 실리콘 기판을 사용할 수도 있다.

먼저, 광전 변환 소자인 포토 다이오드 (10) 를 제작하는 방법은, 일반적인 방법을 사용할 수 있기 때문에, 여기서는 생략한다.

다음으로 산화물 반도체 박막 (2, 21) 을 채널 영역으로 하는 박막 트랜지스터의 제작 방법에 대하여, 도 19 를 참조하여 설명한다.

제 4 실시형태에서는, 이미 단결정 실리콘 기판 (200) 에 형성되어 있는 도시하지 않은 벌크 트랜지스터의 게이트 절연막 (32) 상에 박막 트랜지스터를 형성한다. 그 때문에, 박막 트랜지스터의 하지막으로서, 벌크 트랜지스터의 게이트 절연막 (32) 을 사용할 수 있다. 단, 게이트 절연막 (32) 과는 별도로 절연층을 성막하고, 하지막으로 해도 된다.

산화물 반도체 박막과 접하는 절연층 (제 4 실시형태에서는 게이트 절연막 (32)) 은, 산화실리콘층, 산화질화실리콘층, 산화알루미늄층, 또는 산화질화알루미늄층 등의 산화물 절연층을 사용하는 것이 바람직하다. 절연층의 형성 방법으로는, 플라즈마 CVD 법 또는 스퍼터법 등을 사용할 수 있지만, 절연층 중에 수소가 대량으로 포함되지 않도록 하기 위해서는, 간편한 방법인 스퍼터법으로 절연층을 성막하는 것이 바람직하다.

절연층으로서, 스퍼터법에 의해 산화실리콘층을 형성하는 예를 설명한다. 단결정 실리콘 기판 (200) 을 처리실에 반송하고, 고순도 산소를 포함하는 아르곤을 스퍼터 가스로서 도입하여 산화실리콘 타깃을 사용하여 고주파 (RF) 스퍼터법으로, 단결정 실리콘 기판 (200) 에 절연층으로서, 산화실리콘층을 성막한다. 또한 단결정 실리콘 기판은 실온이어도 되고, 가열되어 있어도 된다.

예를 들어, 석영 (바람직하게는 합성 석영) 을 타깃으로서 이용하고, 기판 온도를 실온 (25 ℃), 기판 및 타깃간의 거리 (T-S 간 거리) 를 70 ㎜, 압력 0.4 Pa, 고주파 (RF) 전원 1.5 kW, 산소 및 아르곤 (산소 유량 4 sc㎝ : 아르곤 유량 36 sc㎝ = O₂ 농도가 10 체적％ 에 상당) 분위기하에서 고주파 (RF) 스퍼터법에 의해 산화실리콘층을 성막한다. 산화실리콘층의 막 두께는 100 ㎚ 로 한다. 그 후, 350 ℃ 에서, 1 시간 공기 중에서 어닐한다. 또한, 석영 대신에 실리콘을, 산화실리콘층을 성막하기 위한 타깃으로서 사용할 수 있다. 이 때, 스퍼터 가스로는, 산소 100 체적％ 또는, 산소를 50 체적％ 이상 포함하는 아르곤의 혼합 가스를 사용하여 실시한다.

스퍼터법에는, 스퍼터용 전원에 고주파 전원을 사용하는 RF 스퍼터법, 직류 전원을 사용하는 DC 스퍼터법, 및 펄스적으로 바이어스를 부여하는 펄스 DC 스퍼터법이 있다. RF 스퍼터법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터법은 주로 도전막을 성막하는 경우에 사용된다.

또한, 재료가 상이한 타깃을 복수 설치할 수 있는 다원 스퍼터 장치도 있다. 다원 스퍼터 장치는, 동일 챔버로 상이한 재료 막을 적층 성막할 수도 있고, 동일 챔버로 복수 종류의 재료를 동시에 방전시켜 성막할 수도 있다.

또한, 챔버 내부에 자석 기구를 구비한 마그네트론 스퍼터법을 사용하는 스퍼터 장치나, 글로우 방전을 사용하지 않고 마이크로파를 사용하여 발생시킨 플라즈마를 사용하는 ECR 스퍼터를 사용하는 스퍼터 장치가 있다.

또한, 스퍼터법을 사용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 화학 반응시켜 그들 화합물 박막을 형성하는 리액티브 스퍼터법이나, 성막 중에 기판에도 전압을 가하는 바이어스 스퍼터법도 있다.

절연층은 적층 구조여도 되고, 예를 들어, 기판측으로부터 질화실리콘층, 질화산화실리콘층, 질화알루미늄층, 또는 질화산화알루미늄층 등의 질화물 절연층과, 상기 산화물 절연층의 적층 구조로 해도 된다.

예를 들어, 산화실리콘층과 기판 사이에 수소 및 수분이 제거된 고순도 질소를 포함하는 스퍼터 가스를 도입하여 실리콘 타깃을 사용하여 질화실리콘층을 성막한다. 이 경우에 있어서도, 산화실리콘층과 동일하게, 처리실 내의 잔류 수분을 제거하면서 질화실리콘층을 성막하는 것이 바람직하다.

질화실리콘층을 형성하는 경우에도, 성막시에 기판을 가열해도 된다.

절연층으로서 질화실리콘층과 산화실리콘층을 적층하는 경우, 질화실리콘층과 산화실리콘층을 동일한 처리실에 있어서, 공통의 실리콘 타깃을 사용하여 성막할 수 있다. 먼저 질소를 포함하는 스퍼터 가스를 도입하여, 처리실 내에 장착된 실리콘 타깃을 사용하여 질화실리콘층을 형성하고, 다음으로 스퍼터 가스를, 산소를 포함하는 가스로 전환하여 동일한 실리콘 타깃을 사용하여 산화실리콘층을 성막한다. 질화실리콘층과 산화실리콘층을 대기에 노출시키지 않고 연속해서 형성할 수 있기 때문에, 질화실리콘층의 표면에 수소나 수분 등의 불순물이 흡착하는 것을 방지할 수 있다.

이어서, 절연층 상 (제 4 실시형태에서는 게이트 절연막 (32) 상) 에, 바람직하게는 막 두께 15 ㎚ 이상 150 ㎚ 이하의 산화물 반도체 박막을 스퍼터법으로 형성한다.

또한, 산화물 반도체 박막을 스퍼터법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터를 실시하여, 절연층의 표면에 부착되어 있는 먼지를 제거하는 것이 바람직하다. 역스퍼터란, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하고, 이온화한 아르곤을 기판에 충돌시켜 표면을 개질하는 방법이다. 또한, 아르곤 대신에 질소, 헬륨, 또는 산소 등을 사용해도 된다.

산화물 반도체 박막은 산화물 소결체를 스퍼터링 타깃으로 사용하여 스퍼터법에 의해 성막한다. 산화물 소결체로는, 성막하는 산화물 반도체 박막과 동일한 조성의 소결체를 사용할 수 있다.

예를 들어, 2 원형 산화물 소결체, 3 원형 산화물 소결체, 4 원형 산화물 소결체, 및 5 원형 산화물 소결체 등의 산화물 소결체를 사용할 수 있다.

2 원형 산화물 소결체로는, In-Al-O 나, In-Y-O, In-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다) 등의 산화물 소결체를 사용할 수 있다.

3 원형 산화물 소결체로는, In-Ga-Al-O 나, In-Ga-Y-O, In-Ga-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다), In-Sn-Al-O 나, In-Sn-Y-O, In-Sn-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다), In-Al-Y-O, In-Al-Lu-O 나 In-Y-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다) 등의 산화물 소결체를 사용할 수 있다.

4 원형 산화물 소결체로는, In-Ga-Sn-Al-O 나, In-Ga-Sn-Y-O, In-Ga-Sn-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다), In-Ga-Al-Y-O, In-Ga-Al-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다), In-Ga-Y-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다) 등의 산화물 소결체를 사용할 수 있다.

5 원형 산화물 소결체이면, In-Ga-Sn-Al-Y-O 나, In-Ga-Sn-Al-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다), In-Ga-Sn-Y-Ln-O (여기서, Ln 은, La, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 및 Lu 에서 선택되는 1 종 이상의 금속 원소를 나타낸다) 등의 산화물 소결체를 사용할 수 있다.

산화물 반도체 박막을 성막할 때에 사용하는 스퍼터 가스는 수소, 물, 수산기 또는 수소화물 등의 불순물이 ppm 정도의 농도 또는 ppb 정도의 농도까지 제거된 고순도 가스를 사용할 수도 있고, 수소, 또는 물 등을 첨가하여, 캐리어 농도를 극한까지 저하하는 것도 바람직하다.

성막 조건의 일례로는, 기판 온도를 실온 (25 ℃), 기판 및 타깃간의 거리를 110 ㎜, 직경 4 인치의 스퍼터링 타깃을 사용하여, 압력 0.4 Pa, 직류 (DC) 전원 0.5 kW, 산소 및 아르곤 (전체 가스 유량을 40 sc㎝ 으로 하고, 산소 유량 1 sc㎝ 이상, 15 sc㎝ 이하로 적절히 제어하여) 분위기하의 조건이 적용된다. 또한, 펄스 직류 (DC) 전원을 사용하여, 펄스의 주파수로서, 1 ㎑ 이상, 300 ㎑ 이하, 바람직하게는, 10 ㎑ 이상, 180 ㎑ 이하, 15 ㎑ 이상, 150 ㎑ 이하에 있어서, Duty : 80 ％ 이하 (바람직하게는, 60 ％ 이하, 더욱 바람직하게는 40 ％ 이하) 로 하여 성막하면, 이상 방전의 발생을 억제할 수 있고, 성막시에 발생하는 노듈 (표면 흑색 이물질) 이나 분말상 물질 (파티클, 먼지라고도 한다) 을 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다. 또한, 펄스 DC 스퍼터법으로 성막하는 경우, DC 스퍼터법으로 성막하는 경우의 스퍼터링 타깃의 벌크 저항을 작게 (바람직하게는 5 mΩ㎝ 이하) 할 필요가 없고, 10 mΩ㎝ 이상, 100 mΩ㎝ 이하의 벌크 저항을 갖는 스퍼터링 타깃도 바람직하게 사용할 수 있는 장점도 있다. 산화물 반도체 박막은 바람직하게는 15 ㎚ 이상 150 ㎚ 이하로 한다. 또한, 적용하는 산화물 반도체 재료에 따라 적절한 두께는 상이하고, 재료에 따라 적절히 두께를 선택하면 된다.

산화물 반도체의 막 밀도는, 6.5 g/㎤ 이상으로 하면 된다. 막 밀도는, 바람직하게는, 6.6 g/㎤ 이상으로 하면 되고, 더욱 바람직하게는 6.8 g/㎤ 이상이다. 이와 같이 하면, 각 원소의 결손이 적은 막을 형성할 수 있고, 디바이스의 채널층으로서 사용했을 때에 신뢰성이 우수하고 안정적인 특성을 얻을 수 있다. 또한, 산화물 반도체층은 청구항의 범위 내이면 되고, 막 밀도는 바람직한 범위로 한정되는 것은 아니다.

또한, 막의 상대 밀도비 (이론 밀도에 대한 막 밀도의 비율) 는, 바람직하게는, 80 ％ 이상으로 하면 되고, 보다 바람직하게는, 90 ％ 이상이면 되고, 더욱 바람직하게는 95 ％ 이상이다. 이와 같이 하면, 치밀성이 높은 막이 되어 디바이스의 채널층으로서 사용했을 때에 산소나 수소의 확산이 적고, 열, 약액, 플라즈마 등의 영향에 대하여 변화가 잘 일어나지 않고 안정적인 특성을 얻을 수 있다. 또한, 산화물 반도체층은 청구항의 범위 내이면 되고, 막의 상대 밀도는 바람직한 범위로 한정되는 것은 아니다.

이어서, 산화물 반도체 박막을 제 1 포토리소그래피 공정 및 에칭 공정에 의해 섬상의 산화물 반도체 박막 (2, 21) 으로 가공한다 (도 19 참조).

섬상의 산화물 반도체 박막을 형성하기 위한 레지스트 마스크는 잉크젯법으로 형성해도 된다. 잉크젯법에서는 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다. 또한, 여기서의 산화물 반도체 박막의 에칭은, 드라이 에칭이어도 되고 웨트 에칭이어도 되고, 양방을 사용해도 된다.

제 4 실시형태에서는, 메탈 마스크를 사용한 마스크 패턴에 의해 섬상의 산화물 반도체 박막을 형성한다.

드라이 에칭에 사용하는 에칭 가스로는, 염소를 포함하는 가스 (염소계 가스, 예를 들어 염소 (Cl₂), 염화붕소 (BCl₃), 염화규소 (SiCl₄), 사염화탄소 (CCl₄) 등) 가 바람직하다.

또한, 불소를 포함하는 가스 (불소계 가스, 예를 들어 사불화탄소 (CF₄), 육불화황 (SF₆), 삼불화질소 (NF₃), 트리플루오로메탄 (CHF₃) 등), 브롬화수소 (HBr), 산소 (O₂), 이들 가스에 헬륨 (He) 이나 아르곤 (Ar) 등의 희가스를 첨가한 가스, 등을 사용할 수 있다.

드라이 에칭법으로는, 평행 평판형 RIE (Reactive Ion Etching) 법이나, ICP (Inductively Coupled Plasma : 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 가공 형상으로 에칭할 수 있도록, 에칭 조건 (코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등) 을 적절히 조절한다.

웨트 에칭에 사용하는 에칭액으로는, 옥살산 수용액이나, 인산과 아세트산과 질산을 혼합한 용액, 암모니아과수 (31 질량％ 과산화수소수 : 28 질량％ 암모니아수 : 물 = 5 : 2 : 2) 등을 사용할 수 있다. 또한, ITO-07N (칸토 화학사 제조) 을 사용해도 된다.

또한, 웨트 에칭 후의 에칭액은 에칭된 재료와 함께 세정에 의해 제거된다. 그 제거된 재료를 포함하는 에칭액의 폐액을 정제하여, 포함되는 재료를 재이용해도 된다. 당해 에칭 후의 폐액으로부터 산화물 반도체 박막에 포함되는 인듐 등의 재료를 회수하여 재이용함으로써, 자원을 유효 활용하여 비용을 저감시킬 수 있다.

원하는 형상으로 에칭할 수 있도록, 재료에 맞추어 에칭 조건 (에칭액, 에칭 시간, 온도 등) 을 적절히 조절한다.

제 4 실시형태에서는, 산화물 반도체 박막 (2, 21) 에 대하여 대기하, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스 분위기하에서 제 1 가열 처리를 실시한다.

제 1 가열 처리의 온도 (어닐 온도) 는 낮은 것이 바람직하지만, 일반적으로는, 성막 직후인 채로의 상태에서는 TFT 특성을 발현하지 않는 경우가 많기 때문에, 50 ℃ 이상, 바람직하게는 100 ℃ 이상, 보다 바람직하게는, 130 ℃ 이상, 150 ℃ 이상이 바람직하다. 그 경우, 비정질인 채로 사용해도 되고, 비정질 중에 In₂O₃ 구조로 나타내는 빅스바이트형의 미세 결정을 포함하고 있어도 되고, 전체가 미세 결정 상태여도 된다. 또한, 제어된 온도역에서 결정화시킴으로써, 결정 표면의 결정 방위가 일방 방향으로만 성장한 패싯형의 결정을 포함하고 있어도 된다.

광전 변환 소자나 증폭 트랜지스터의 특성에 영향을 주지 않는 온도가 바람직하다. 바람직하게는, 500 ℃ 이하, 보다 바람직하게는 450 ℃ 이하, 더욱 바람직하게는 400 ℃ 이하이다. 제어된 온도역에서의 결정화법으로는, 결정 핵이 생성되는 것으로 생각되는 150 ℃ 이상, 250 ℃ 이하 사이의 승온 속도를 10 ℃／분 이하로 하는 것이 바람직하다. 또한, 150 ℃ 이상, 250 ℃ 이하 사이의 일정 온도에서, 일정 시간 유지하고, 결정 핵을 생성시키고 나서, 승온하여, 결정을 성장시킬 수도 있다. 따라서, 150 ℃ 이상, 250 ℃ 이하 사이의 가열 시간을 10 분 이상의 시간을 들여 승온하거나, 및/또는, 150 ℃ 이상, 250 ℃ 이하 사이의 온도에서 10 분 이상 유지하면 된다.

제 4 실시형태에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체 박막에 대하여 대기하 350 ℃ 에 있어서 30 분의 가열 처리를 실시한다. 가열 처리 온도로부터의 강온시에는, 분위기를 산소로 전환해도 된다. 이 제 1 가열 처리에 의해 산화물 반도체 박막 (2, 21) 의 치밀화나, 필요에 따라 결정화를 실시할 수 있다.

가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 된다. 예를 들어, GRTA (Gas Rapid Thermal Annealing) 장치, LRTA (Lamp Rapid Thermal Annealing) 장치 등의 RTA (Rapid Thermal Annealing) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발생하는 광 (전자파) 의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 실시하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.

예를 들어, 제 1 가열 처리로서, GRTA 장치를 사용하여, 150 ℃ 이상 500 ℃ 이하의 고온으로 가열한 불활성 가스 중에 기판을 넣고, 수분간 가열한 후에 기판을 불활성 가스 중으로부터 취출해도 된다. GRTA 장치를 사용하면 단시간에서의 고온 가열 처리가 가능해진다.

또한, 제 1 가열 처리의 조건, 또는 산화물 반도체 박막의 재료에 따라서는, 산화물 반도체 박막이 결정화하여, 미세 결정층 또는 다결정층이 되는 경우도 있다. 예를 들어, 결정화율이 90 ％ 이상, 또는 80 ％ 이상의 미세 결정의 산화물 반도체 박막이 되는 경우도 있다. 또한, 제 1 가열 처리의 조건, 또는 산화물 반도체 박막의 재료에 따라서는, 결정 성분을 포함하지 않는 비정질의 산화물 반도체 박막이 되는 경우도 있다. 또한, 비정질의 산화물 반도체 박막 중에 미세 결정부 (입경 100 ㎚ 이상, 2 ㎛ 이하 (대표적으로는 500 ㎚ 이상, 1 ㎛ 이하)) 가 혼재하는 산화물 반도체 박막이 되는 경우도 있다. 여기서 말하는 입경이란, 박막의 표면과 평행하게, 및 또는, 박막의 단면을 투과형 전자 현미경 (TEM) 관찰했을 때의 결정 입자의 크기를 의미한다.

또한, 산화물 반도체 박막 (2, 21) 의 제 1 가열 처리는, 섬상의 산화물 반도체 박막으로 가공하기 전의 산화물 반도체 박막에 실시할 수도 있다.

산화물 반도체 박막 (2, 21) 에 대한 치밀화나 결정화의 효과를 발휘하는 가열 처리는, 산화물 반도체 박막을 성막 후, 혹은, 산화물 반도체 박막 상에 소스 전극 및 드레인 전극을 적층시킨 후, 소스 전극 및 드레인 전극 상에 게이트 절연층이나, 보호막을 형성한 후의 어느 것에서 실시해도 된다.

다음으로, 도전층을 형성 후, 포토리소그래피 공정으로 도전층 상에 레지스트 마스크를 형성하고, 선택적으로 에칭을 실시하여, 전송 트랜지스터 (1) 의 소스 전극 (3) 및 드레인 전극 (4), 리셋 트랜지스터의 소스 전극 (22) 및 드레인 전극 (23) 을 형성한 후, 레지스트 마스크를 제거한다.

또한, 탑 게이트형 박막 트랜지스터의 경우에는, 형성된 소스 전극, 드레인 전극의 단부가 테이퍼이면, 위에 적층하는 게이트 절연층의 피복성이 향상되기 때문에 바람직하다.

제 4 실시형태에서는, 소스 전극 (3), 드레인 전극 (4) 을, 메탈 마스크를 사용하여 스퍼터법에 의해 막 두께 50 ㎚ 의 패턴 형성한 티탄막을 형성한다.

또한, 도전층의 에칭시에, 산화물 반도체 박막 (2, 21) 의 일부가 제거되어, 그 아래의 절연층이 노출되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다.

제 4 실시형태에서는, 에천트로서 옥살산 수용액을 사용할 수 있다.

다음으로, 보호막을 형성하는 경우에는, 예를 들어, 마이크로파 (2.45 ㎓) 를 사용한 고밀도 플라즈마 CVD 는, 치밀하고 절연 내압이 높은 고품질의 보호막이나 절연층을 형성할 수 있기 때문에 바람직하다. 고순도화된 산화물 반도체 박막과 고품질 게이트 절연층 (보호막) 이 밀접함으로써, 계면 준위를 저감시켜 계면 특성을 양호한 것으로 할 수 있기 때문이다. 게이트 절연층으로서 양질의 절연층을 형성할 수 있는 것이면, 스퍼터법이나 플라즈마 CVD 법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열 처리에 의해 게이트 절연층의 막질, 산화물 반도체 박막과의 계면 특성이 개질되는 절연층이어도 된다. 어느 것이든, 게이트 절연층으로서의 막질이 양호한 것은 물론, 산화물 반도체 박막과의 계면 준위 밀도를 저감시켜, 양호한 계면을 형성할 수 있는 것이면 된다.

또한, 박막 트랜지스터 및 벌크 트랜지스터 상에 보호 절연층이나, 평탄화를 위한 평탄화 절연층을 형성해도 된다. 예를 들어, 보호 절연층으로서 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 또는 산화알루미늄층을 단층, 또는 적층하여 형성할 수 있다.

또한, 평탄화 절연층으로는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 상기 유기 재료 외에, 저유전율 재료 (low-k 재료), 실록산계 수지, PSG (인 유리), BPSG (인붕소 유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 평탄화 절연층을 형성해도 된다.

또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로는 유기기 (예를 들어 알킬기나 아릴기) 를 가지고 있어도 된다. 또한, 유기기는 플루오로기를 가지고 있어도 된다.

평탄화 절연층의 형성법은, 특별히 한정되지 않고, 그 재료에 따라, 스퍼터법, SOG 법, 스핀 코트법, 딥법, 스프레이 도포법, 액적 토출법 (잉크젯법, 스크린 인쇄법, 오프셋 인쇄법 등) 등의 방법이나, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등의 기구를 사용할 수 있다.

이와 같이, 제 4 실시형태에서는, 산화물 반도체 박막 (2, 21) 이, In 원소, Sn 원소, 및 Ga 원소에서 선택된 1 종 이상의 도전성 산화물과, Al 원소, Y 원소, 란타노이드 원소 Ln 에서 선택된 1 종 이상의 산화물을 포함한다.

그 때문에, 아연을 함유하지 않아도 리크 전류가 적은 산화물 반도체를 이미지 센서에 사용할 수 있다.

또한, 제 4 실시형태의 이미지 센서는, 특정한 원소를 포함하는 산화물 반도체 박막 (2, 21) 을 사용한 박막 트랜지스터 (전송 트랜지스터 (1) 및 리셋 트랜지스터 (20)) 와, 증폭 트랜지스터 (30) 로서 벌크 트랜지스터를 조합하여 구성함으로써, 리크 전류의 저감 효과가 보다 발현된다. 이에 의해, 신호 전하 축적부 (15) 에 있어서의 전위 유지 기능이 우수하고, 다이나믹 레인지가 넓은 이미지 센서가 실현된다.

＜제 4 실시형태의 변형예＞

변형예에 관련된 이미지 센서에 대하여 설명한다. 또한, 전술한 실시형태와 동일한 구성에 대해서는, 동일한 부호를 부여하고, 그 설명을 생략한다.

변형예에 관련된 이미지 센서는, 포토 다이오드로서 유기 광전 변환 소자를 사용한 것 이외에는 도 19 에 나타내는 이미지 센서의 구성과 동일하다.

도 21 은, 변형예에 관련된 이미지 센서의 단위 셀의 종단면도이다.

도 21 에 나타내는 바와 같이, 포토 다이오드 (110) 는, 단결정 실리콘 기판 (200) 상에, 컨택트 금속층 (113) 과, n 형 유기 반도체 영역 (112) 과, p 형 유기 반도체 영역 (111) 을 순서대로 적층한 유기 광전 변환 소자이다. 이 포토 다이오드 (110) 의 출력부 (p 형 영역) 에 전송 트랜지스터 (1) 의 소스 전극 (3) 이 접속된다.

컨택트 금속층 (113) 은, 증폭 트랜지스터 (30) 의 게이트 절연막 (32) 에 형성되어 있다. 컨택트 금속층 (113) 을 통하여, 단결정 실리콘 기판 (200) 및 p 형 유기 반도체 영역 (111) 은 전기적으로 접속된다.

변형예에 관련된 이미지 센서에서는, 포토 다이오드 (110) 에 의해 발생한 전하가 전송 트랜지스터 (1) 를 통하여 신호 전하 축적부 (15) 에 축적된다. 신호 전하 축적부 (15) 는, 증폭 트랜지스터 (30) 의 게이트 전극 (34) 과 전기적으로 접속되어 있고, 포토 다이오드 (110) 의 신호를 효율적으로 증폭할 수 있도록 구성되어 있다.

이와 같이, 포토 다이오드는 유기 다이오드여도 되고, 무기 다이오드를 사용한 경우와 동등한 효과가 발현된다.

＜다른 양태＞

제 4 실시형태에 있어서의 전송 트랜지스터 (1), 리셋 트랜지스터 (20), 및 증폭 트랜지스터 (30) 는, 탑 게이트형이지만, 역스태거 구조 등의 보텀 게이트형이어도 된다.

제 4 실시형태에서는, 포토 다이오드 (10) (광전 변환 소자) 에 광을 조사할 필요가 있기 때문에, 전송 트랜지스터 (1) 의 소스 전극 (3) 을 포토 다이오드 (10) 에 접속시키는 예를 설명했지만, 예를 들어 소스 전극을 투광성 도전 재료로 형성하고, 광전 변환 소자와의 접속 상태를 바꾼 형태여도 된다.

제 4 실시형태에서는, 증폭 트랜지스터 (30) 로서 벌크 트랜지스터를 사용한 예를 설명했지만, 증폭 트랜지스터의 채널 형성 영역은 특별히 한정되지 않고, 제 4 실시형태의 산화물 반도체 박막 (2, 21) 을 사용해도 되고, 또한, 단결정 실리콘 반도체 이외의 공지된 반도체층을 사용해도 된다. 단, 증폭 트랜지스터는, 보다 증폭률이 높은 실리콘 반도체를 사용한 벌크 트랜지스터인 것이 바람직하다.

또한, 예를 들어, 증폭 트랜지스터와 전기적으로 접속되는 선택 트랜지스터를 형성해도 된다. 선택 트랜지스터의 채널 형성 영역에는, 제 4 실시형태의 산화물 반도체 박막 (2, 21) 을 사용해도 되고, 실리콘 반도체나, 그 밖의 공지된 반도체층을 사용해도 된다.

또한, 기판은 SOI 기판이어도 된다. 「SOI 기판」 에는, 실리콘 웨이퍼 등의 반도체 기판에 한정되지 않고, 유리 기판이나 석영 기판, 사파이어 기판, 금속 기판 등의 비반도체 기판도 포함된다. 요컨대, 절연체 기판 상에 반도체 재료로 이루어지는 층을 갖는 것도, 넓게 「SOI 기판」 에 포함된다.

또한, 전송 트랜지스터 (1), 리셋 트랜지스터 (20), 및 증폭 트랜지스터 (30) 의 구조는 제 4 실시형태에 한정되지 않고, 예를 들어, 게이트 전극 끝에 사이드 월을 형성한 LDD (Lightly Doped Drain) 구조나 소스 영역 및 드레인 영역의 일부에 저저항의 실리사이드 등을 형성한 구조여도 된다.

또한, 증폭 트랜지스터의 상부에 절연층을 형성하고, 그 위에 박막 트랜지스터를 형성해도 된다. 예를 들어, 전송 트랜지스터, 리셋 트랜지스터, 증폭 트랜지스터, 및 필요에 따라 선택 트랜지스터의 적어도 1 이상을 증폭 트랜지스터의 상부에 형성해도 된다. 이에 의해, 1 화소에 대하여 필요한 트랜지스터의 면적을 축소할 수 있다. 그 결과, 집적도의 향상, 포토 다이오드의 수광 면적의 증가, 및 노이즈의 저감과 같은 효과가 얻어진다.

본 발명은 이상의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자이면 용이하게 이해된다. 따라서, 본 발명은 제 4 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.

＜이미지 센서의 용도＞

제 4 실시형태에 관련된 이미지 센서는, 다양한 전자 기기 (게임기도 포함한다) 에 적용할 수 있다. 예를 들어, 디지털 카메라, 디지털 비디오 카메라, 휴대 전화, 휴대형 게임기, 휴대 정보 단말 등, 화상 정보를 취득하는 수단을 갖는 전자 기기에 사용할 수 있다.

또한, 상기 실시형태에 관련된 이미지 센서에 사용한 산화물 반도체 박막은, 양자 터널 전계 효과 트랜지스터 (FET) 에 사용할 수도 있다. 구조 및 제법은 제 1 실시형태와 동일하기 때문에, 설명을 생략한다.

이상이 제 4 실시형태의 설명이다.

실시예

이하, 실시예에 기초하여 본 발명을 구체적으로 설명하지만, 본 발명은 실시예에는 한정되지 않는다.

(실시예 1)

[산화물 소결체의 제조 및 특성 평가]

＜산화물 소결체의 제조＞

표 1 또는 표 2 에 나타내는 비율 (원자비) 이 되도록 산화이트륨 분말, 산화갈륨 분말, 산화인듐 분말, 및 산화알루미늄 분말, 산화주석 분말, 산화세륨 분말을 칭량하고, 폴리에틸렌제의 포트에 넣고, 건식 볼 밀에 의해 72 시간 혼합 분쇄하여, 혼합 분말을 제작하였다.

이 혼합 분말을 금형에 넣고, 49 ㎫ (500 ㎏/㎠ 를 SI 단위로 환산) 의 압력으로 프레스 성형체로 하였다. 이 성형체를 196 ㎫ (2000 ㎏/㎠ 를 SI 단위로 환산) 의 압력으로 냉간 정수압 가압 성형 (CIP) 에 의해 치밀화를 실시하였다. 다음으로, 이 성형체를 상압 소성노에 넣고, 대기 분위기하에서, 350 ℃ 에서 3 시간 유지한 후에, 승온 속도 100 ℃／시간으로 승온하고, 1460 ℃ 에서, 36 시간 유지하고, 그 후, 방치하여 냉각시켜, 산화물 소결체를 얻었다.

＜산화물 소결체의 특성 평가＞

얻어진 산화물 소결체에 대하여, 하기 물성을 평가하였다. 결과를 표 1 에 나타낸다.

(1) XRD 에 의한 결정상

얻어진 소결체에 대하여, X 선 회절 측정 장치 Smartlab 에 의해, 이하의 조건으로, 소결체의 X 선 회절 (XRD) 을 측정하였다. 또한, 얻어진 XRD 차트를 JADE6 에 의해 분석하고, 소결체 중의 결정상을 구하였다. 또한, 피크 강도비로부터, 조성을 질량％ 로 구하였다.

· 장치 : Smartlab (주식회사 리가쿠 제조)

· X 선 : Cu-Kα 선 (파장 1.5418 × 10^-10 m)

· 2θ-θ 반사법, 연속 스캔 (2.0°／분)

· 샘플링 간격 : 0.02°

· 슬릿 DS (발산 슬릿), SS (산란 슬릿), RS (수광 슬릿) : 1 ㎜

(2) 상대 밀도 (％)

여기서 「상대 밀도」 란, 아르키메데스법에 의해 측정되는 산화물 소결체의 실측 밀도를, 산화물 소결체의 이론 밀도로 나눈 값의 백분율인 것을 의미한다. 본 발명에 있어서, 이론 밀도는 이하와 같이 산출되는 것이다.

이론 밀도 = 산화물 소결체에 사용한 원료 분말의 총중량/산화물 소결체에 사용한 원료 분말의 총체적

예를 들어, 산화물 소결체의 원료 분말로서 산화물 A, 산화물 B, 산화물 C, 산화물 D 를 사용한 경우에 있어서, 산화물 A, 산화물 B, 산화물 C, 산화물 D 의 사용량 (주입량) 을 각각 a (g), b (g), c (g), d (g) 라고 하면, 이론 밀도는, 이하와 같이 적용시킴으로써 산출할 수 있다.

이론 밀도 = (a ＋ b ＋ c ＋ d)/((a/산화물 A 의 밀도) ＋ (b/산화물 B 의 밀도) ＋ (c/산화물 C 의 밀도) ＋ (d/산화물 D 의 밀도))

또한, 각 산화물의 밀도는, 밀도와 비중은 대략 동등한 것으로부터, 화학 편람 기초편 I 일본 화학편 개정 2 판 (마루젠 주식회사) 에 기재되어 있는 산화물의 비중의 값을 사용하였다.

(3) 벌크 저항 (mΩ·㎝)

얻어진 소결체의 벌크 저항 (mΩ·㎝) 을, 저항률계 로레스타 (미츠비시 화학 주식회사 제조) 를 사용하여, 4 탐침법 (JIS R1637) 에 기초하여 측정하였다.

측정 지점은 산화물 소결체의 중심 및 산화물 소결체의 4 모서리와 중심의 중간점의 4 점, 합계 5 개 지점으로 하고, 5 개 지점의 평균치를 벌크 저항치로 하였다.

표 1 에, 산화인듐, 산화이트륨, 산화갈륨, 산화알루미늄계의 소결체 (실시예 1-1 내지 1-4, 비교예 1-1, 1-2) 의 시험 결과를 나타낸다. 실시예 1-1, 실시예 1-2, 비교예 1-1, 1-2 의 XRD 차트를 도 24 내지 도 27 에 나타낸다. 표 2 에, 산화인듐, 산화이트륨, 산화갈륨, 산화알루미늄, 정 4 가의 금속 산화물계의 소결체 (실시예 1-5, 1-6) 의 시험 결과를 나타낸다.

표 1 에 나타내는 바와 같이, 실시예 1-1 내지 실시예 1-4 는, 제 1 실시형태에서 규정하는 In, Y, Ga, Al 의 원자비를 만족하고 있고, 또한, In₂O₃ 결정상, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 상결정을 포함하고 있고, 벌크 저항이 30 mΩ㎝ 이하였다. 이에 반하여 비교예 1 은 Al 의 원자비가 상한을 벗어나고, 비교예 2 는 하한을 벗어나고, 벌크 저항이 30 mΩ㎝ 를 초과하고 있었다.

표 2 에 나타내는 바와 같이, 실시예 1-5, 실시예 1-6 은, 제 1 실시형태에서 규정하는 In, Y, Ga, Al 의 원자비를 만족하고 있고, 또한, In₂O₃ 결정상 및 Y₃Ga₄AlO₁₂ 결정상을 포함하고 있고, 벌크 저항이 30 mΩ㎝ 이하였다.

[박막 트랜지스터의 제조, 산화물 반도체 박막의 특성 평가, 및 박막 트랜지스터의 성능 평가]

＜산화물 반도체 박막의 제조＞

먼저, 도 28 에 나타내는 바와 같이, 산화물 박막 (부호 83) 만을 유리 기판 (부호 81) 에 올린 시료를 제작하고, 특성을 측정, 평가하였다. 구체적인 순서는 이하와 같다.

먼저, 실시예 1 내지 실시예 5, 비교예 1, 및 비교예 2 에서 제조한 산화물 소결체로부터 제작한 스퍼터링 타깃을 사용하여, 표 2 의 「제조 조건」 에 나타내는 조건으로 스퍼터링에 의해, 유리 기판 상에서 50 ㎚ 의 박막 (산화물 반도체층) 을 형성하였다. 스퍼터 가스로서, 고순도 아르곤에 고순도 산소 1 체적％ 를 혼합한 혼합 가스를 이용하여, 스퍼터링을 실시하였다.

다음으로, 얻어진 시료를 대기 중에서 350 ℃, 30 분간 가열 처리하고, 처리 후의 박막의 특성을 평가하였다. 구체적인 평가 항목 및 평가 방법은 이하와 같다.

· 홀 효과 측정

홀 효과 측정용 샘플을 홀 효과·비저항 측정 장치 (ResiTest8300 형, 토요 테크니카사 제조) 에 세트하고, 실온에 있어서 홀 효과를 평가하고, 캐리어 밀도 및 이동도를 구하였다.

· 산화물 반도체 박막의 결정 특성

스퍼터 후 (막 퇴적 직후) 의 가열되어 있지 않은 막, 및 가열 직후의 막의 결정질을 X 선 회절 (XRD) 측정에 의해 평가하였다. 막이 비정질인지 여부는, XRD 로, 2θ 에서 30°이상, 40°이하에 피크가 나타나는지 여부로 판단하였다. 결과를 표 2 에 나타낸다.

＜결정 구조의 규정＞

XRD 에 의해 결정이라고 판단한 막에 관해서, 이하의 조건으로 얻어진 XRD 차트를 JADE6 에 의해 분석하고, 소결체 중의 결정상을 동정하였다.

· 장치 : Smartlab (주식회사 리가쿠 제조)

· X 선 : Cu-Kα 선 (파장 1.5418 × 10^-10 m)

· 2θ-θ 반사법, 연속 스캔 (2.0°／분)

· 샘플링 간격 : 0.02°

· 슬릿 DS (발산 슬릿), SS (산란 슬릿), RS (수광 슬릿) : 1 ㎜

· In₂O₃ 결정의 격자 정수 (10^-10 m)

XRD 에 의해 얻어진 결정 피크를 사용하여, JCPDS 카드 In₂O₃ (PDF＃06-0416) 을 출발점으로 한 JADE6 에 의한 격자 정수 정밀화 처리에 의해 산출하였다.

· 산화물 반도체 박막의 밴드 갭

석영 기판 상에 성막하고, 산화물 반도체 박막과 동일하게 열 처리한 박막 샘플의 투과 스펙트럼을 측정하고, 가로축의 파장을 에너지 (eV) 로, 세로축의 투과율을

(αhν)²

(여기서,

α : 흡수 계수

h : 플랑크 정수

v : 진동수

이다.)

로 변환한 후, 흡수가 상승하는 부분에 직선을 피팅하고, 그 직선이 베이스라인과 교차하는 지점의 eV 값을 산출하여, 밴드 갭으로 하였다. 결과를 표 2 에 나타낸다.

결과를 표 2 의 「박막」 의 「성막 ＋ 가열 처리 (SiO₂ 형성 전)」 에 나타낸다.

다음으로, 가열 처리 후의 산화물 반도체 박막 상에, 기판 온도 300 ℃ 에서 화학 증착법 (CVD) 에 의해, SiO₂ 막 (보호 절연막 ; 층간 절연막, 도 29 의 부호 85) 을 형성하여 도 29 에 나타내는 시료를 제작하였다. 형성 후의 박막의 캐리어 밀도와 이동도를, 「(1) 홀 효과 측정」 과 동일한 조건으로 평가하였다. 결과를 표 2 의 「박막」 의 「SiO₂ 형성 직후」 에 나타낸다.

다음으로, SiO₂ 막을 성막한 시료를, 후어닐로서 350 ℃, 1 시간 가열 처리를 실시하여, 가열 처리 후의 박막의 캐리어 밀도와 이동도를 「SiO₂ 형성 직후」 와 동일한 조건으로 평가하였다. 결과를 표 2 의 「박막」 의 「SiO₂ 형성 ＋ 가열 처리」 에 나타낸다.

또한, 얻어진 산화물 박막은, 사용한 타깃과 동일한 원자비 조성을 가지고 있었다.

＜박막 트랜지스터의 제조＞

다음으로, 산화물 박막을 구비하는 박막 트랜지스터 (TFT) 를 제작하고, 특성을 측정, 평가하였다. 구체적인 순서는 이하와 같다.

(1) 성막 공정

실시예 1 ∼ 5 및 비교예 1, 2 에서 제조한 산화물 소결체로부터 제작한 스퍼터링 타깃을 사용하여, 스퍼터링에 의해, 열 산화막 (게이트 절연막) 이 형성된 실리콘 웨이퍼 (게이트 전극) 상에, 메탈 마스크를 개재하여 50 ㎚ 의 박막 (산화물 반도체층) 을 형성하였다. 스퍼터 가스로서, 고순도 아르곤에 고순도 산소 1 체적％ 를 혼합한 혼합 가스를 이용하여, 스퍼터링을 실시하였다.

(2) 소스·드레인 전극의 형성

메탈 마스크를 사용하여 스퍼터 성막에 의해, 산화물 반도체층에 티탄 금속으로 이루어지는 소스·드레인 전극을 첩부한 후, 얻어진 적층체를 대기 중에서 350 ℃, 30 분간 가열 처리하였다. 완성한 박막 트랜지스터 (TFT) 의 특성을 평가하였다. 구체적인 평가 항목 및 평가 조건은 이하와 같다.

· 포화 이동도 (㎠/V·sec)

포화 이동도는, 드레인 전압에 5 V 인가한 경우의 전달 특성으로부터 구하였다. 구체적으로는, 전달 특성 Id-Vg 의 그래프를 작성하고, 각 Vg 의 트랜스 컨덕턴스 (Gm) 를 산출하고, 선형 영역의 식에 의해 포화 이동도를 도출하였다. Gm 은 ∂(Id)/∂(Vg) 에 의해 나타내고, Vg 는 -15 ∼ 25 V 까지 인가하고, 그 범위에서의 최대 이동도를 포화 이동도라고 정의하였다. 본 명세서에 있어서 특별히 언급하지 않는 한, 포화 이동도는 이 방법으로 평가하였다. 상기 Id 는 소스·드레인 전극 사이의 전류, Vg 는 소스·드레인 전극 사이에 전압 Vd 를 인가했을 때의 게이트 전압이다.

· 임계치 전압 (Vth)

임계치 전압 (Vth) 은, 전달 특성의 그래프로부터 Id = 10^-9 A 에서의 Vg 라고 정의하였다. 결과를 표 2 에 나타낸다.

· Off 전류치 및 on-off 비

on-off 비는, Vg = -10 V 의 Id 의 값을 Off 전류치로 하고, Vg = 20 V 의 Id 의 값을 On 전류치로 하여 비 [On/Off] 를 결정하였다. 결과를 표 2 에 나타낸다.

결과를 표 3 의 「TFT」 의 「성막 ＋ 가열 처리 (SiO₂ 형성 전)」 에 나타낸다.

(3) 보호 절연막의 형성

상기 (2) 에 있어서의 가열 처리 후의 산화물 반도체 박막 상에, 기판 온도 300 ℃ 에서 화학 증착법 (CVD) 에 의해, SiO₂ 막 (보호 절연막 ; 층간 절연막) 을 형성하고, 그 후, 후어닐로서 350 ℃, 1 시간 가열 처리를 실시하였다.

SiO₂ 막 성막 후의 가열 처리를 실시한 TFT 의 특성을 「성막 ＋ 가열 처리 (SiO₂ 형성 전)」 과 동일한 조건으로 평가하였다. 결과를 표 3 의 「TFT」 의 「SiO₂ 형성 ＋ 가열 처리」 에 나타낸다.

표 3 에 나타내는 바와 같이, 실시예 1-A 내지 실시예 1-E 는, CVD 로 SiO₂ 를 제막하고, 추가로 가열한 후에도 TFT 의 이동도가 20 ㎠/V·sec 를 초과하고 있었다.

한편으로, 비교예 1-A 및 비교예 1-B 는, CVD 로 SiO₂ 를 제막하고, 추가로 가열하면 TFT 의 박막이 도통하게 되어, 트랜지스터로서의 특성이 얻어지지 않았다.

(실시예 2)

＜산화물 소결체의 제조＞

표 4 내지 표 8 에 나타낸 비율이 되도록 산화물 분말을 칭량하고, 폴리에틸렌제 포트에 넣고, 건식 볼 밀로 72 시간 혼합 분쇄하여, 혼합 분말을 제작하였다.

이 혼합 분말을 금형에 넣고, 78.4 ㎫ (800 ㎏/㎠ 를 SI 단위로 환산) 의 압력으로 프레스 성형체로 하였다. 이 성형체를 98 ㎫ (1000 ㎏/㎠ 를 SI 단위로 환산) 의 압력으로 CIP 에 의해 치밀화하였다. 다음으로 이 성형체를 상압 소성노에 설치하고, 산소 유통하에서, 350 ℃ 에서 3 시간 유지한 후에, 50 ℃／시간으로 승온하고, 1450 ℃ 또는 1480 ℃ 에서, 36 시간 소성하고, 그 후, 방치하여 냉각시켜 산화물 소결체를 얻었다.

＜불순물 농도 (H, C, N, F, Si, Cl) 의 측정＞

얻어진 소결체 중의 불순물 농도 (H, C, N, F, Si, Cl) 는, 섹터형 다이나믹 2 차 이온 질량 분석계 SIMS 분석 (IMS 7f-Auto, AMETEK CAMECA 사 제조) 을 사용하여 정량 평가를 실시하였다.

구체적으로는, 먼저 1 차 이온 Cs^＋ 를 이용하여, 14.5 ㎸ 의 가속 전압으로 측정 대상의 소결체 표면으로부터 20 ㎛ 의 깊이까지 스퍼터를 실시한다. 그 후, 래스터 100 ㎛□, 측정 에어리어 30 ㎛□ 깊이 1 ㎛ 분을 1 차 이온으로 스퍼터하면서 불순물 (H, C, N, F, Si, Cl) 의 질량 스펙트럼 강도를 적분하였다.

또한 질량 스펙트럼으로부터 불순물 농도의 절대치를 산출하기 위하여, 각각의 불순물을 이온 주입에 의해 도스량을 제어하여 소결체에 주입하여 불순물 농도가 이미 알려진 표준 시료를 제작하였다. 표준 시료에 대하여 SIMS 분석에 의해 불순물 (H, C, N, F, Si, Cl) 의 질량 스펙트럼 강도를 얻고, 불순물 농도의 절대치와 질량 스펙트럼 강도의 관계식을 검량선으로 하였다.

마지막으로, 측정 대상의 소결체의 질량 스펙트럼 강도와 검량선을 이용하여, 측정 대상의 불순물 농도를 산출하고, 이것을 불순물 농도의 절대치 (atom·㎝^-3) 로 하였다.

＜불순물 농도 (B, Na) 의 측정＞

얻어진 소결체의 불순물 농도 (B, Na) 에 대해서도, SIMS 분석 (IMS 7f-Auto, AMETEK CAMECA 사 제조) 을 사용하여 정량 평가를 실시하였다. 1 차 이온을 O₂ ^＋, 1 차 이온의 가속 전압을 5.5 ㎸, 각각의 불순물의 질량 스펙트럼의 측정을 하는 것 이외에는, H, C, N, F, Si, Cl 의 측정과 동일한 평가에 의해 측정 대상의 불순물 농도의 절대치 (atom·㎝^-3) 를 얻었다.

＜산화물 소결체의 평가＞

얻어진 산화물을, 실시예 1 과 동일한 조건으로, XRD 에 의한 결정상, 상대 밀도, 벌크 저항을 구하였다.

또한, 얻어진 산화물을 타깃으로 가공하고, 이하의 조건으로 성막 내구 평가 시험을 실시하였다.

(성막 내구 평가 시험)

먼저, 산화물 소결체를, 연삭 연마하여, 4 인치 φ × 두께 5 ㎜ 의 스퍼터링 타깃으로 가공하고, 인듐납을 사용하여 구리제의 배킹 플레이트에 본딩하였다.

다음으로, 배킹 플레이트를 DC 마그네트론 스퍼터 장치에 장착하고, 400 W 의 DC 스퍼터링을 연속 5 시간 실시하였다. DC 스퍼터링 후의 타깃 표면의 상태, 구체적으로는 크랙의 유무와 흑색 이물질 (노듈) 의 유무를 육안으로 확인하였다.

이상의 결과를 표 4 내지 표 8 에 나타낸다. 실시예 2-1 ∼ 2-12 의 XRD 차트를 도 30 내지 도 41 에 나타낸다. 실시예 2-1 ∼ 2-3, 실시예 2-5 ∼ 실시예 2-12 가 제 2 실시형태에 대응하는 시료이다. 실시예 2-4, 실시예 2-4-1 내지 실시예 2-4-3, 및 비교예 2-4-4 는 제 3 실시형태에 대응하는 시료이다.

실시예는, 제 2 실시형태의 요건의 어느 것을 만족하고 있고, 스퍼터링 후의 타깃에 이상이 관찰되지 않았다.

비교예는, 제 2 실시형태의 요건의 어느 것도 만족하지 않고, 스퍼터링 후의 타깃에 크랙이 발생하였다.

실시예 2-4, 실시예 2-4-1 내지 실시예 2-4-3, 및 비교예 2-4-4 이외에는 가넷 화합물이 생성되었다. 크랙이 억제된 것은, 이것이 원인인 것으로 생각된다.

실시예 2-4, 실시예 2-4-1 내지 실시예 2-4-3, 및 비교예 2-4-4 에서는 가넷 화합물은 생성되지 않고, 빅스바이트 결정상과 산화주석 결정상만이 생성되었다. Ln 원소 (여기서는 이테르븀 원소) 를 포함하는 화합물도, In 원소와 Sn 원소의 양방을 포함하는 화합물도 생성되지 않고, 크랙도 발생하지 않았다. 이것은 이하의 이유인 것으로 생각된다.

주석 원소는 산화인듐에 고용되는 것이 알려져 있지만, 산화이테르븀을 첨가하면, 산화인듐에 이테르븀 원소가 고용되고, 주석 원소가 고용될 수 없게 된다. 그 때문에, Ln 원소를 포함하는 화합물도, In 원소와 Sn 원소의 양방을 포함하는 화합물도, 생성되지 않은 것으로 생각된다.

산화인듐에 이테르븀 원소가 고용된 것은, 산화인듐의 격자 정수가 순수한 산화인듐의 격자 정수보다 큰 값인 것으로부터 추찰할 수 있다. 한편으로, 산화주석의 존재량도, 당초의 조성보다 커져 있는 것으로부터, 입방정상으로 인듐 원소 및 또는 이테르븀 원소가 고용되어 있는 것으로도 생각된다. 산화주석의 격자 정수는, 5.12817 × 10^-10 m 이었다.

(실시예 3)

＜산화물 소결체 및 타깃의 강도 시험＞

먼저, 제 4 실시형태의 구성 요건을 만족하는 산화물 소결체를 제조하여 타깃으로 가공하였다. 구체적인 순서는 이하와 같다.

먼저, 실시예 3-1 내지 실시예 3-27 로서, 인듐 원소, 주석 원소, 원소, 사마륨 원소, 이트륨 원소, 이테르븀 원소, 및 알루미늄 원소를 포함하는 조성의 시료를 준비하였다. 또한, 비교예 3-1, 3-2 로서, 사마륨 원소, 이트륨 원소, 이테르븀 원소, 및 알루미늄의 어느 것도 포함하지 않는 시료를 준비하였다. 또한, 실시예 3-16, 3-17, 3-21 ∼ 3-24, 비교예 3-1 은, 실시예 2 에 있어서의 실시예 2-1 ∼ 2-6, 및 비교예 2-1 과 동일한 조성이다.

각 원소의 원료는, 이하의 조성을 갖고, 순도 99.99 질량％ 의 산화물 분말을 사용하였다.

인듐 : In₂O₃

주석 : SnO₂

갈륨 : Ga₂O₃

사마륨 : Sm₂O₃

이트륨 : Y₂O₃

이테르븀 : Yb₂O₃

알루미늄 Al₂O₃

다음으로, 원료 분말을 칭량하고, 폴리에틸렌제의 포트에 넣고, 건식 볼 밀에 의해 72 시간 혼합 분쇄하여, 혼합 분말을 제작하였다.

이 혼합 분말을 금형에 넣고, 49 ㎫ (500 ㎏/㎠ 를 SI 단위로 환산) 의 압력으로 프레스 성형체로 하였다. 이 성형체를 196 ㎫ (2000 ㎏/㎠ 를 SI 단위로 환산) 의 압력으로 CIP 에 의해 치밀화를 실시하였다. 다음으로, 이 성형체를 상압 소성노에 설치하여, 대기 분위기하에서, 350 ℃ 에서 3 시간 유지한 후에, 100 ℃／시간으로 승온하고, 1480 ℃ 에서, 42 시간 소결하였다. 그 후, 방치 냉각시켜 산화물 소결체를 얻었다.

얻어진 산화물 소결체에 대하여, 이하의 조건으로 산화물 반도체 박막을 제조하고, 특성을 평가하였다. 구체적인 순서는 이하와 같다.

(1) 성막 공정

얻어진 산화물 소결체를 연삭 연마하여, 4 인치 φ × 5 ㎜t 의 스퍼터링 타깃을 제조하였다. 제작한 스퍼터링 타깃을 사용하여, 펄스 DC 스퍼터법에 의해, 도 28 에 나타내는 바와 같이, 유리 기판 (81) (닛폰 전기 유리 주식회사 제조 ABC-G) 상에, 막 두께 50 ㎚ 의 산화물 반도체 박막 (83) 만을 성막한 샘플을 제조하였다.

성막 조건은 표 1 내지 표 5 에 나타내는 바와 같다.

(2) 열 처리 공정

다음으로, 얻어진 샘플을 표 1 내지 표 5 에 나타내는 조건으로 열 처리하였다.

다음으로, 제조한 산화물 반도체 박막에 대하여 하기 평가를 실시하였다.

＜홀 효과 측정＞

먼저, 유리 기판 (81) 및 산화물 반도체 박막 (83) 으로 이루어지는 샘플로부터, 평면 형상이 가로세로 1 ㎝ 의 정방형이 되도록 시료를 잘랐다. 다음으로, 잘라낸 시료의 4 모서리에 금 (Au) 을, 2 ㎜ × 2 ㎜ 이하의 크기 정도가 되도록, 메탈 마스크를 사용하여 이온 코터로 성막하였다. 다음으로 Au 금속 상에 인듐 땜납을 올려, 접촉을 양호하게 하여 홀 효과 측정용 샘플로 하였다.

또한, 얻어진 샘플의 산화물 반도체 박막에 대하여, 유도 플라즈마 발광 분석 장치 (ICP-AES, 시마즈 제작소사 제조) 로 분석한 결과, 얻어진 산화물 반도체 박막의 원자 조성비가, 산화물 반도체 박막의 제조에 사용한 산화물 소결체의 원자 조성비와 동일한 것을 확인하였다.

＜산화물 반도체 박막의 결정 특성＞

유리 기판 (81) 및 산화물 반도체 박막 (83) 으로 이루어지는 샘플에 대하여, 스퍼터 후 (성막 직후) 의 가열되어 있지 않은 막, 및 성막 후에 추가로 가열 처리한 후의 막의 결정성을 X 선 회절 (XRD) 측정에 의해 평가하였다.

막이 비정질인지 여부는, XRD 로, 2θ 에서 30°이상, 40°이하에 피크가 나타나는지 여부로 판단하였다.

막의 표면의 결정 상태가 패싯인지 여부는, EBSD 법에 의해 확인하였다.

＜결정 구조의 규정＞

XRD 에 의해 결정이라고 판단한 막에 관해서, 이하의 조건으로 얻어진 XRD 차트를 JADE6 에 의해 분석하고, 소결체 중의 결정상의 동정, 및 각 피크의 면 지수를 동정하였다.

· 장치 : Smartlab (주식회사 리가쿠 제조)

· X 선 : Cu-Kα 선 (파장 1.5418 × 10^-10 m)

· 2θ-θ 반사법, 연속 스캔 (2.0°／분)

· 샘플링 간격 : 0.02°·슬릿 DS (발산 슬릿), SS (산란 슬릿), RS (수광 슬릿) : 1 ㎜

＜막 밀도의 측정＞

표 14 에 나타내는 실시예 3-28 내지 실시예 3-32, 및 비교예 3-3 에 대해서는, 이하의 순서로 막 밀도의 측정을 실시하였다.

먼저, 유리 기판 (81) 기판 및 산화물 박막 (83) 으로 이루어지는 샘플에 대하여, 대기 중 350 ℃ 에서 1 시간 어닐한 후에, XRR (X-ray Reflectometer) 을 이용하여, 이하의 조건으로 반사율의 측정을 실시하였다.

얻어진 스펙트럼을 사용하여, 막 두께, 밀도를 파라미터로 하여 피팅을 실시하여 막 밀도로서 구하였다. 측정 장치는 (주) 리가쿠 제조의 전자동 수평형 다목적 X 선 회절 장치 SmartLab, 측정 조건은 Cu-Kα1 선 (파장 1.5406 × 10^-10 m, 그라파이트 모노크로미터로 단색화) 을 사용하여, 2θ 반사율 측정, 측정 범위 2θ = 0°∼ 8°, 샘플링 간격 : 0.01°로 측정을 실시하였다.

＜박막 트랜지스터의 제조＞

또한, 산화물 반도체 박막을 사용한 박막 트랜지스터를 이하의 순서로 제조하였다.

이하의 박막 트랜지스터는, 게이트 전극을 형성하지 않은 것 이외에는 도 20 에 나타내는 전송 트랜지스터 (1) 와 동일한 구성이다.

(1) 성막 공정

게이트 절연막 (32) 이 형성된 게이트 전극으로서의 단결정 실리콘 기판 (200) 상에, 메탈 마스크를 개재하여 산화물 반도체 박막 (2) 을 형성하였다. 그 밖의 조건은, 상기 유리 기판 (81) 상에 산화물 반도체 박막 (83) 을 형성했을 때의 조건 (반도체 박막의 (1) 성막 조건) 과 동일하게 하였다.

(2) 소스·드레인 전극의 형성

다음으로, 컨택트홀 형상의 메탈 마스크를 사용하여, 티탄 금속을 스퍼터링하고, 소스 전극 (3) 및 드레인 전극 (4) 으로서 막 두께 50 ㎚ 의 티탄막을 성막하였다. 얻어진 적층체를 대기 중에서 가열 처리하여, 박막 트랜지스터를 제조하였다. 가열 처리의 조건은, 상기 유리 기판 (81) 상에 산화물 반도체 박막 (83) 을 형성했을 때의 조건과 동일한 조건으로 실시하였다.

＜박막 트랜지스터의 평가＞

가열 처리한 후의 박막 트랜지스터를 사용하여 포화 이동도 및 임계치 전압을 측정하였다. 포화 이동도 및 임계치 전압의 측정은, 측정용 바늘을 티탄막에 접촉시켜 실시하였다.

＜포화 이동도＞

포화 이동도는, 드레인 전압을 20 V 로 설정한 경우의 전달 특성으로부터 구하였다. 구체적으로, 전달 특성 Id-Vg 의 그래프를 작성하고, 각 Vg 의 트랜스 컨덕턴스 (Gm) 를 산출하고, 포화 영역의 식에 의해 포화 이동도를 도출하였다. 또한, Gm 은 ∂(Id)/∂(Vg) 에 의해 나타내고, Vg 는 -15 V 로부터 25 V 까지 인가하고, 그 범위에서의 최대 이동도를 포화 이동도라고 정의하였다. 본 발명에 있어서 특별히 언급하지 않는 한, 포화 이동도는 이 방법으로 평가하였다. 상기 Id 는 소스·드레인 전극 사이의 전류, Vg 는 소스·드레인 전극 사이에 전압 Vd 를 인가했을 때의 게이트 전압이다.

＜임계치 전압 (Vth)＞

임계치 전압 (Vth) 은, 전달 특성의 그래프로부터 Id = 10^-9 A 에서의 Vg 라고 정의하였다.

＜on-off 비, Off 전류＞

on-off 비는, Vg = -10 V 의 Id 의 값을 Off 전류치로 하고, Vg = 20 V 의 Id 의 값을 On 전류치로 하여 비 [On/Off] 를 결정하였다.

＜PBTS, NBTS＞

표 14 에 나타내는 실시예 3-28 내지 실시예 3-32, 및 비교예 3-3 에 대해서는, PBTS, NBTS (신뢰성) 도 구하였다.

PBTS, NBTS (신뢰성) 는, 각각 Vg = 20 V, 20 V 를 박막 트랜지스터에 3600 초 인가했을 때의 전달 특성으로부터 구하였다. 구체적으로, 0 초와 3600 초 후의 전달 특성에 있어서의 임계치 전압의 차를 ΔVth 라고 정의하였다.

＜박막 트랜지스터 중의 산화물 반도체 에어리어의 결정 구조의 동정＞

추가로, 투과형 전자 현미경 (히타치 하이테크놀로지즈 제조 「HF-2000」) 을 이용하여, 얻어진 TFT 의 산화물 반도체 에어리어의 결정성을 평가하였다. 구체적으로는, 산화물 반도체를 이온 밀링법에 의해 박편화하고, 추가로 이것을 투과형 전자 현미경에 의해, 가속 전압은 200 ㎸ 로 10 ㎚ 에어리어의 전자 회절 패턴을 관측함으로써, 결정의 공간군과 회절 패턴의 면 지수를 명확히 하였다.

이상의 결과를 표 9 내지 표 14 에 나타낸다.

표 9 내지 표 14 에 나타내는 바와 같이, 제 4 실시형태의 요건의 어느 것을 만족하는 실시예 3-1 내지 실시예 3-27 에서는, 산화물 반도체 박막 및 박막 트랜지스터 모두, 반도체로서의 특성이 얻어져 있었다.

또한, 실시예 3-1, 3-10, 3-16, 3-18, 3-19, 3-21, 3-23, 3-24, 3-28 ∼ 32 에 대해서는, 가열 처리 후의 산화물 반도체 박막의 표면의 결정 상태가 패싯상인 것이 확인되었다. XRD 에 의한 박막 결정 구조 해석의 결과로부터, 2θ 에서 30°이상, 40°이하에 (222) 면, (400) 면에 대응하는 결정성 피크를 갖는 빅스바이트 구조인 것을 확인하고, 추가로 식 (3-20) ∼ (3-23) 의 관계식을 만족하는 면에 대응하는 결정성 피크를 관측하였다.

(hkl) 면 : h ＋ k ＋ l = 2n₁ (n₁ 은 자연수)··식 (3-20)

(0kl) 면 : k = 2n₂, l = 2n₃ (n₂, n₃ 은 상이한 자연수)··식 (3-21)

(hhl) 면 : h = n₄, l = 2n₅ (n₄, n₅ 는 상이한 자연수)··식 (3-22)

(h00) 면 : h = 2n₆ (n₆ 은 자연수)··식 (3-23)

또한, 박막 트랜지스터 작성 후의 산화물 반도체 에어리어의 전자 회절 패턴을 관찰하고, 얻어진 패턴과 면 지수로부터 해석을 실시한 결과, 공간군 Ia-3 (No. 206) 의 입방정계의 결정을 갖는 것이 확인되었다. 전자 회절 패턴에 있어서는, 식 3-20 ∼ 3-23 의 관계식을 만족하는 면으로부터의 회절점을 확인하였다.

비교예 3-1, 3-2 는, 제 4 실시형태의 요건의 어느 것을 만족하지 않는 것이고, 박막이 도전체가 되었기 때문에, 박막 및 박막 트랜지스터 모두, 반도체로서의 특성이 불충분하였다.

이상의 결과로부터, 제 4 실시형태에 관련된 조성 범위의 산화물 소결체를 사용하여 성막한 산화물 반도체 박막은, 종래에는 도체화하는 인듐, 주석, 갈륨의 조성 범위여도, Al 원소, Y 원소, 란타노이드 원소 Ln 에서 선택된 1 종 이상의 산화물을 첨가함으로써, 반도체화하는 것을 알 수 있었다.

또한, 실시예 3-1 내지 실시예 3-27 의 산화물 반도체 박막을 갖는 박막 트랜지스터는, 비교예 1 의 산화물 박막을 갖는 박막 트랜지스터에 비하여, 리크 전류가 저감되어 있었다.

비교예 3-3 은, 제 4 실시형태의 요건의 어느 것을 만족하지 않는 것이고, 또한 막 밀도가 실시예 3-28 ∼ 32 와 비교하여 낮았다. 또한, 비교예 3-3 은 실시예 3-28 ∼ 34 와 비교하여, 신뢰성 (PBTS, NBTS) 이 나빠 불충분한 결과가 되었다. 이상의 결과로부터, 막 밀도를 높임으로써, 각 원소의 결손이 적은 막을 형성할 수 있고, 디바이스의 채널층으로서 사용했을 때에 신뢰성이 우수하고 안정적인 특성을 얻을 수 있는 것을 알 수 있었다.

따라서, 실시예 3-1 내지 실시예 3-32 의 박막 트랜지스터를 구비함으로써, 전위 유지 기능 (예를 들어 전위 유지 시간) 이 우수하고, 장기간 안정성이 높은 이미지 센서의 실현이 기대된다.

산업상 이용가능성

본 발명의 산화물 소결체는, 스퍼터링 타깃재로서 유용하다.

본 발명의 산화물 반도체 박막은, 박막 트랜지스터 등의 산화물 반도체 박막으로서 유용하다.

1 : 전송 트랜지스터
2 : 산화물 반도체 박막
3 : 소스 전극
4 : 드레인 전극
5 : 게이트 전극
6 : 게이트 절연막
10 : 포토 다이오드
11 : p 형 영역
12 : n 형 영역
15 : 신호 전하 축적부
20 : 리셋 트랜지스터
21 : 산화물 반도체 박막
22 : 소스 전극
23 : 드레인 전극
24 : 게이트 전극
25 : 배선
30 : 증폭 트랜지스터
31A : n 형 영역
31B : n 형 영역
32 : 게이트 절연막
33A : 소스 전극
33B : 드레인 전극
34 : 게이트 전극
40 : 절연 영역
41 : 절연막
50 : 소스 전극
51 : 원자 번호
70B : 층간 절연막
81 : 유리 기판
83 : 산화물 반도체 박막
100 : 단위 셀
110 : 포토 다이오드
111 : p 형 유기 반도체 영역
112 : n 형 유기 반도체 영역
113 : 컨택트 금속층
200 : 단결정 실리콘 기판
300 : 기판
301 : 화소부
302 : 제 1 주사선 구동 회로
303 : 제 2 주사선 구동 회로
304 : 신호선 구동 회로
310 : 용량 배선
312 : 게이트 배선
313 : 게이트 배선
314 : 드레인 전극
316 : 트랜지스터
317 : 트랜지스터
318 : 제 1 액정 소자
319 : 제 2 액정 소자
320 : 화소부
321 : 스위칭용 트랜지스터
322 : 구동용 트랜지스터
501 : 양자 터널 전계 효과 트랜지스터
501A : 양자 터널 전계 효과 트랜지스터
503 : p 형 반도체층
505 : 산화실리콘층
505A : 절연막
505B : 컨택트홀
507 : n 형 반도체층
509 : 게이트 절연막
511 : 게이트 전극
513 : 소스 전극
515 : 드레인 전극
519 : 층간 절연막
519A : 컨택트홀
519B : 컨택트홀
803 : 배킹 플레이트
810 : 박막 트랜지스터
810A : 박막 트랜지스터
820 : 실리콘 웨이퍼
830 : 게이트 절연막
840 : 산화물 반도체 박막
850 : 소스 전극
860 : 드레인 전극
870 : 층간 절연막
870A : 층간 절연막
870B : 층간 절연막
3110 : 리셋 전원선
3120 : 수직 출력선

Claims

In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-1) 내지 (1-3) 에 규정하는 범위의 원자비
0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-1)
0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-2)
0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-3)
으로 함유하고,
또한, Al 원소를 하기 식 (1-4) 에 규정하는 범위의 원자비
0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-4)
로 함유하는 산화물 소결체.
(식 중, In, Y, Ga, Al 은, 각각 산화물 소결체 중의 In 원소, Y 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)
제 1 항에 있어서,
Ga 원소를 하기 식 (1-5) 에 규정하는 범위의 원자비로,
0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10···(1-5)
함유하는 산화물 소결체.
제 1 항 또는 제 2 항에 있어서,
정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-6) 에 규정하는 범위의 원자비로 함유하는 산화물 소결체.
0.00005 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.005···(1-6)
(식 중, X 는, 산화물 소결체 중의 X 원소의 원자수를 나타낸다.)
제 1 항 또는 제 2 항에 있어서,
In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 산화물 소결체.
In 원소, Y 원소, Ga 원소, Al 원소, 및 O 원소를 주된 구성 원소로 하는 산화물 소결체로서, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₅O₁₂ 결정상 및 Y₃Ga₄AlO₁₂ 결정상의 어느 일방 또는 양방을 포함하는 산화물 소결체.
In 원소, Y 원소, Ga 원소, Al 원소, 정 4 가의 금속 원소 및 O 원소를 주된 구성 원소로 하는 산화물 소결체로서, In₂O₃ 으로 나타내는 빅스바이트 결정상과, Y₃Ga₄AlO₁₂ 결정상을 포함하는 산화물 소결체.
제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상대 밀도가 95 ％ 이상인 산화물 소결체.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
벌크 저항이 30 mΩ·㎝ 이하인 산화물 소결체.
제 1 항 내지 제 8 항 중 어느 한 항에 기재된 산화물 소결체와, 배킹 플레이트를 포함하는 스퍼터링 타깃.
In 원소, Y 원소, 및 Ga 원소를 하기 식 (1-7) 내지 (1-9) 에 규정하는 범위의 원자비
0.80 ≤ In/(In ＋ Y ＋ Ga) ≤ 0.96···(1-7)
0.02 ≤ Y/(In ＋ Y ＋ Ga) ≤ 0.10···(1-8)
0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.15···(1-9)
로 함유하고,
또한, Al 원소를 하기 식 (1-10) 에 규정하는 범위의 원자비
0.005 ≤ Al/(In ＋ Y ＋ Ga ＋ Al) ≤ 0.07···(1-10)
으로 함유하는 산화물 반도체 박막.
(식 중, In, Y, Ga, Al 은, 각각 산화물 반도체 박막 중의 In 원소, Y 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)
제 10 항에 있어서,
Ga 원소를 하기 식 (1-11) 에 규정하는 범위의 원자비로,
0.02 ≤ Ga/(In ＋ Y ＋ Ga) ≤ 0.10···(1-11)
함유하는 산화물 반도체 박막.
제 10 항 또는 제 11 항에 있어서,
정 4 가 이상의 금속 원소 X 의 산화물을 하기 식 (1-12) 에 규정하는 범위의 원자비로 함유하는 산화물 반도체 박막.
0.00005 ≤ X/(In ＋ Y ＋ Ga ＋ Al ＋ X) ≤ 0.005···(1-12)
(식 중, X 는, 산화물 반도체 박막 중의 X 원소의 원자수를 나타낸다.)
제 10 항 내지 제 12 항 중 어느 한 항에 있어서,
In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 산화물 반도체 박막.
제 13 항에 있어서,
상기 In₂O₃ 으로 나타내는 빅스바이트 결정상의 격자 정수가 10.083 × 10^-10 m 이하인 산화물 반도체 박막.
제 10 항 내지 제 14 항 중 어느 한 항에 기재된 산화물 반도체 박막을 포함하는 박막 트랜지스터.
제 15 항에 기재된 박막 트랜지스터를 포함하는 전자 기기.
일반식 (I) :
Ln₃(Ga_5-XAl_X)O₁₂ (I)
(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 화합물.
일반식 (I) :
Ln₃(Ga_5-XAl_X)O₁₂ (I)
(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 화합물의 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 이하인 것을 특징으로 하는 가넷 화합물.
제 17 항 또는 제 18 항에 있어서,
Ln 이, Yb 원소인 가넷 화합물.
일반식 (I) :
Ln₃(Ga_5-XAl_X)O₁₂ (I)
(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 결정상을 포함하는 산화물 소결체.
In 원소, Ga 원소, Al 원소 및 Ln 원소를 포함하고, 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 의 가넷 결정상을 포함하는 산화물 소결체.
(단, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
제 20 항 또는 제 21 항에 있어서,
Ln 이, Yb 원소인 가넷 결정상을 포함하는 산화물 소결체.
일반식 (I) :
Ln₃(Ga_5-XAl_X)O₁₂ (I)
(식 중, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다. X 는, 0 ＜ X ＜ 5 이다.) 로 나타내는 가넷 결정상과, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 산화물 소결체.
In 원소, Ga 원소, Al 원소 및 Ln 원소를 포함하고, 격자 정수가, 11.93 × 10^-10 m 이상, 12.20 × 10^-10 m 이하인 가넷 결정상, 및 In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는 산화물 소결체.
(단, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
제 23 항 또는 제 24 항에 있어서,
Ln 이, Yb 원소인 산화물 소결체.
제 20 항 내지 제 25 항 중 어느 한 항에 기재된 산화물 소결체를 갖는 스퍼터링 타깃.
In 원소, Ga 원소, 및 Ln 원소를, 원자비가 하기의 식 (2-1) 내지 (2-3) 을 만족하는 범위로 함유하는 산화물 소결체.
0.75 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1)
0.03 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.10···(2-2)
0.01 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3)
(식 중, In, Ga, Ln 은, 각각 산화물 소결체 중의 In 원소, Ga 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
제 27 항에 있어서,
Yb₃Ga₅O₁₂ 로 나타내는 가넷 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는, 산화물 소결체.
In 원소, Ga 원소, Ln 원소 및 Al 원소를, 원자비가 하기의 식 (2-4) 내지 (2-7) 을 만족하는 범위로 함유하는 산화물 소결체.
0.70 ≤ In/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.95···(2-4)
0.03 ≤ Ga/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-5)
0.01 ≤ Ln/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-6)
0.01 ≤ Al/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-7)
(식 중, In, Ga, Ln, Al 은, 각각 산화물 소결체 중의 In 원소, Ga 원소, Ln 원소 및 Al 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
제 29 항에 있어서,
Sn 원소를 100 ∼ 10000 ppm 포함하는 산화물 소결체.
제 29 항 또는 제 30 항에 있어서,
상기 산화물 소결체가 일반식 (I) 로 나타내는 가넷 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는, 산화물 소결체.
Ln₃(Ga_5-XAl_X)O₁₂··· 일반식 (I)
(식 중, X 는, 0 ＜ X ＜ 5 이다.)
In 원소, Sn 원소 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-8) 내지 (2-10) 을 만족하는 산화물 소결체.
0.55 ≤ In/(In ＋ Sn ＋ Ln) ≤ 0.90···(2-8)
0.05 ≤ Sn/(In ＋ Sn ＋ Ln) ≤ 0.25···(2-9)
0.05 ≤ Ln/(In ＋ Sn ＋ Ln) ≤ 0.20···(2-10)
(식 중, In, Sn, Ln 은, 각각 산화물 소결체 중의 In 원소, Sn 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
제 32 항에 있어서,
상기 산화물 소결체가 SnO₂ 로 나타내는 루틸 결정상, 및, In₂O₃ 으로 나타내는 빅스바이트 결정상을 포함하는, 산화물 소결체.
In 원소, Ga 원소, 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-1) 내지 (2-3) 을 만족하는 산화물 반도체 박막.
0.75 ≤ In/(In ＋ Ga ＋ Ln) ≤ 0.96···(2-1)
0.03 ≤ Ga/(In ＋ Ga ＋ Ln) ≤ 0.10···(2-2)
0.01 ≤ Ln/(In ＋ Ga ＋ Ln) ≤ 0.15···(2-3)
(식 중, In, Ga, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Ga 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
In 원소, Ga 원소, Ln 원소 및 Al 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-4) 내지 (2-7) 을 만족하는 산화물 반도체 박막.
0.70 ≤ In/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.95···(2-4)
0.03 ≤ Ga/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-5)
0.01 ≤ Ln/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-6)
0.01 ≤ Al/(In ＋ Ga ＋ Ln ＋ Al) ≤ 0.10···(2-7)
(식 중, In, Ga, Ln, Al 은, 각각 산화물 반도체 박막 중의 In 원소, Ga 원소, Ln 원소 및 Al 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
제 35 항에 있어서,
Sn 원소를 100 ∼ 10000 ppm 포함하는 산화물 반도체 박막.
In 원소, Sn 원소 및 Ln 원소를 포함하고, 각 원소의 원자비가 하기의 식 (2-8) 내지 (2-10) 을 만족하는 산화물 반도체 박막.
0.55 ≤ In/(In ＋ Sn ＋ Ln) ≤ 0.90···(2-8)
0.05 ≤ Sn/(In ＋ Sn ＋ Ln) ≤ 0.25···(2-9)
0.05 ≤ Ln/(In ＋ Sn ＋ Ln) ≤ 0.20···(2-10)
(식 중, In, Sn, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소 및 Ln 원소의 원자수를 나타낸다. 또한, Ln 은, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 에서 선택된 1 종 이상의 금속 원소를 나타낸다.)
제 34 항 내지 제 37 항 중 어느 한 항에 기재된 산화물 반도체 박막을 포함하는 박막 트랜지스터.
제 38 항에 기재된 박막 트랜지스터를 포함하는 전자 기기.
광전 변환 소자와,
상기 광전 변환 소자에 소스 또는 드레인의 일방이 전기적으로 접속된 n 형의 전송 트랜지스터와,
상기 전송 트랜지스터의 소스 또는 드레인의 타방에 전기적으로 접속된 신호 전하 축적부와,
상기 전송 트랜지스터의 소스 또는 드레인의 타방, 및 상기 신호 전하 축적부에 전기적으로 접속된 게이트를 구비하는 p 형의 증폭 트랜지스터와,
상기 신호 전하 축적부에 전기적으로 접속된 소스 또는 드레인을 구비하는 n 형의 리셋 트랜지스터,
를 구비하고,
상기 전송 트랜지스터 및 상기 리셋 트랜지스터는,
채널 형성 영역이, 산화물 반도체 박막을 갖고,
상기 산화물 반도체 박막은, In 원소, Sn 원소, 및 Ga 원소에서 선택된 1 종 이상의 원소와, Al 원소, Y 원소, 란타노이드 원소 Ln 에서 선택된 1 종 이상의 원소를 함유하는 것을 특징으로 하는 이미지 센서.
제 40 항에 있어서,
상기 산화물 반도체 박막이 Zn 원소를 포함하지 않는 것을 특징으로 하는, 이미지 센서.
제 40 항 또는 제 41 항에 있어서,
상기 산화물 반도체 박막은 비정질인 것을 특징으로 하는, 이미지 센서.
제 40 항 또는 제 41 항에 있어서,
상기 산화물 반도체 박막은 결정질인 것을 특징으로 하는, 이미지 센서.
제 40 항 내지 제 43 항 중 어느 한 항에 있어서,
상기 산화물 반도체 박막의 원자 조성비가 하기 식 (3-1) 및 식 (3-2) 를 만족하는 것을 특징으로 하는, 이미지 센서.
0.60 ≤ (In ＋ Sn ＋ Ga)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.98···(3-1)
0.02 ≤ (Al ＋ Y ＋ Ln)/(In ＋ Sn ＋ Ga ＋ Al ＋ Y ＋ Ln) ≤ 0.40···(3-2)
(식 중, In, Sn, Ga, Al, Y, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소, Al 원소, Y 원소 및 란타노이드 원소 Ln 의 원자수를 나타낸다.)
제 40 항 내지 제 44 항 중 어느 한 항에 있어서,
상기 산화물 반도체 박막은, In 원소, Sn 원소, Ga 원소, 및 Al 원소를 포함하고,
원자 조성비가 하기 식 (3-3) 내지 식 (3-6) 을 만족하는 것을 특징으로 하는, 이미지 센서.
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-3)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40···(3-4)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98···(3-5)
0.05 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.30···(3-6)
(식 중, In, Sn, Ga, Al 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)
제 40 항 내지 제 44 항 중 어느 한 항에 있어서,
상기 산화물 반도체 박막은, In 원소, Sn 원소, Ga 원소, 및 Al 원소를 포함하고,
원자 조성비가 하기 식 (3-7) 내지 식 (3-10) 을 만족하는 것을 특징으로 하는, 이미지 센서.
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.50···(3-7)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.50···(3-8)
0.20 ≤ In/(In ＋ Ga ＋ Sn) ＜ 0.55···(3-9)
0.05 ≤ Al/(In ＋ Ga ＋ Sn ＋ Al) ≤ 0.30···(3-10)
(식 중, In, Sn, Ga, Al 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소 및 Al 원소의 원자수를 나타낸다.)
제 40 항 내지 제 44 항 중 어느 한 항에 있어서,
상기 산화물 반도체 박막은, In 원소, Sn 원소, Ga 원소, 및 Ln 원소를 포함하고,
원자 조성비가 하기 식 (3-11) 내지 (3-14) 를 만족하는 것을 특징으로 하는, 이미지 센서.
0.01 ≤ Ga/(In ＋ Ga ＋ Sn) ≤ 0.30···(3-11)
0.01 ≤ Sn/(In ＋ Ga ＋ Sn) ≤ 0.40···(3-12)
0.55 ≤ In/(In ＋ Ga ＋ Sn) ≤ 0.98···(3-13)
0.03 ≤ Ln/(In ＋ Ga ＋ Sn ＋ Ln) ≤ 0.25···(3-14)
(식 중, In, Sn, Ga, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소 및 란타노이드 원소 Ln 의 원자수를 나타낸다.)
제 40 항 내지 제 44 항 중 어느 한 항에 있어서,
상기 산화물 반도체 박막은, In 원소, Sn 원소, Ga 원소, Al 원소 및 Y 원소를 포함하고,
원자 조성비가 하기 식 (3-15) 및 식 (3-16) 을 만족하는 것을 특징으로 하는, 이미지 센서.
0.03 ≤ (Al ＋ Ga ＋ Y)/(In ＋ Y ＋ Al ＋ Ga) ＜ 0.50···(3-15)
0.05 ≤ [(Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)]/[(Y ＋ Al ＋ Ga)/(In ＋ Al ＋ Ga ＋ Y)] ≤ 0.75···(3-16)
(식 중, In, Sn, Ga, Al, Y 는, 각각 산화물 반도체 박막 중의 In 원소, Sn 원소, Ga 원소, Al 원소 및 Y 원소의 원자수를 나타낸다.)
제 40 항 내지 제 44 항 중 어느 한 항에 있어서,
상기 산화물 반도체 박막의 원자 조성비가 하기 식 (3-17) 을 만족하는 것을 특징으로 하는, 이미지 센서.
0.0001 ≤ (Al ＋ Y)/(In ＋ Al ＋ Y) ≤ 0.1···(3-17)
(식 중, In, Al, Y 는, 각각 산화물 반도체 박막 중의 In 원소, Al 원소 및 Y 원소의 원자수를 나타낸다.)
제 40 항 내지 제 44 항 중 어느 한 항에 있어서,
상기 산화물 반도체 박막의 원자 조성비가 하기 식 (3-18) 을 만족하는 것을 특징으로 하는, 이미지 센서.
0.01 ≤ (Y ＋ Ln ＋ Al ＋ Ga)/(In ＋ Y ＋ Ln ＋ Al ＋ Ga) ≤ 0.5···(3-18)
(식 중, In, Ga, Al, Y, Ln 은, 각각 산화물 반도체 박막 중의 In 원소, Ga 원소, Al 원소, Y 원소 및 란타노이드 원소 Ln 의 원자수를 나타낸다.)
제 43 항에 있어서,
상기 산화물 반도체 박막은,
산화인듐을 주성분으로 하고, 단일의 결정 방위를 갖는 표면 결정 입자를 포함하는 것을 특징으로 하는, 이미지 센서.
제 43 항에 있어서,
상기 산화물 반도체 박막은,
갈륨 원소가 산화인듐에 고용되어 있고,
전체 금속 원자에 대한 인듐 원소와 갈륨 원소의 함유율이 80 원자％ 이상이고,
In₂O₃ 으로 나타내는 빅스바이트 구조를 갖고,
원자 조성비가 하기 식 (3-19) 를 만족하는 것을 특징으로 하는, 이미지 센서.
0.001 ≤ Ga/(Ga ＋ In) ≤ 0.10···(3-19)
(식 중, In, Ga 는, 각각 산화물 반도체 박막 중의 In 원소 및 Ga 원소의 원자수를 나타낸다.)