KR20190006313A - 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법 - Google Patents
두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법 Download PDFInfo
- Publication number
- KR20190006313A KR20190006313A KR1020170087140A KR20170087140A KR20190006313A KR 20190006313 A KR20190006313 A KR 20190006313A KR 1020170087140 A KR1020170087140 A KR 1020170087140A KR 20170087140 A KR20170087140 A KR 20170087140A KR 20190006313 A KR20190006313 A KR 20190006313A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- etching
- thick
- oxide dielectric
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 15
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 37
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims description 17
- 239000000463 material Substances 0.000 claims description 9
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 description 7
- 230000005684 electric field Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H01L29/4236—
-
- H01L29/1608—
-
- H01L29/66621—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
Landscapes
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은, 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법에 있어서, p형 베이스의 상부에 이온주입 마스크를 배치하고, 상기 이온주입 마스크를 이용하여 p형 소스를 형성하는 단계와; 식각 마스크를 이용하여 트렌치를 식각하는 단계와; 선택 식각이 가능한 산화막 유전체로 상기 트렌치를 채우는 단계와; 상기 산화막 유전체를 식각하여 트렌치바닥을 형성하는 단계를 포함하는 것을 기술적 요지로 한다. 이에 의해 트렌치 형성을 위한 식각 마스크를 이용하여 두꺼운 트렌치바닥을 얻기 위해 트렌치 내에 채워져 있는 산화막 유전체를 식각할 때 발생하는 n형 소스 및 p형 소스의 식각을 방지하면서 두꺼운 트렌치바닥을 얻을 수 있다.
Description
본 발명은 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법에 관한 것으로, 보다 상세하게는 트렌치 형성을 위한 식각 마스크를 이용하여 두꺼운 트렌치바닥을 얻기 위해 트렌치 내에 채워져 있는 산화막 유전체를 식각할 때 발생하는 n형 소스 및 p형 소스의 식각을 방지하면서 두꺼운 트렌치바닥을 얻을 수 있는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법에 관한 것이다.
트렌치 게이트형 MOSFET(Metal Oxide Semiconductor Field Effect transistor, 모스펫)는 트렌지스터(transistor) 동작의 핵심이 되는 전류 흐름의 개폐가 이루어지는 채널이 플래너 구조와 달리 수직으로 존재한다. 따라서 주어진 면적에 더 많은 채널을 형성시킬 수 있어서 전류밀도가 높아지며 온저항은 낮아지는 장점이 있다.
도 1은 두꺼운 트렌치바닥 산화막을 갖는 트렌치 게이트형 MOSFET의 대표적인 단면도이다. 일반적으로 MOSFET의 3단자인 소스전극(10), 게이트전극(17), 드레인전극(19)으로 이루어진 전극들과, n형 MOSFET에서 전자를 공급하는 n형 소스(14), 반전에 의해 채널이 형성되는 p형 베이스(15), p형 베이스(15)에 의해서 발생하는 2차 항복을 감소시키고 역방향 인가시 보디 다이오드 역할을 하기 위한 p형 소스(13), 항복전압을 유지시키는 드리프트층(18), 산화막 유전체(16), 소스전극(10)과 게이트전극(17)을 격리시키는 유전체(11), 그리고 소스전극(10) 및 드레인전극(19)의 저항을 낮추는 오믹층(12, 19)으로 구성된다. 트렌치 게이트형 MOSFET은 트렌치바닥(16a)이 드레인전극(19)과 가깝기 때문에 강한 전계가 이 곳에 인가되어 낮은 드레인 전압에서도 산화막 유전체(16)가 쉽게 파괴되는 단점이 있다.
이러한 문제를 해결하기 위해 도 1에 따른 MOSFET은 트렌지스터 동작에 지대한 영향을 미치는 트렌치 벽면의 유전체는 얇게 유지하고, 강한 전계가 인가되는 트렌치바닥(16a) 쪽 유전체는 두껍게 만들어 산화막 내부의 전계를 완화시키는 구조를 취하고 있다. 또한 이러한 구조에서는 게이트전극(17)과 드레인전극(19) 간의 간격이 커지기 때문에 MOSFET의 작동 특성에 영향을 미치는 밀러 커패시턴스(miller capacitance)를 줄이는 효과를 가지고 있다.
도 2는 이러한 구조를 구현하기 위해 종래에 사용된 공정 중 핵심공정을 나타낸 도면이다. 트렌치바닥(16a)를 두껍게 만들기 위해서는 식각을 통해 형성된 트렌치에 산화막 유전체(16)를 채워넣고 산화막 유전체(16)가 원하는 수준의 두께에 도달하기 위해 식각을 수행하여야 한다. 특히 식각 과정에서 트렌치 상단의 산화막 유전체(16)가 식각이 되고 나면 트렌치 상단(15a)이 드러난 상태에서 원하는 두께에 이르기까지 식각이 진행된다. 이러한 식각 과정에서 유전체(11)와 반도체 간의 식각 선택비가 충분하지 않으면 트랜지스터 동작에 중요한 역할을 수행하는 n형 소스(14) 및 p형 소스(13)가 식각이 될 수 있다. 특히 n형 소스(14)는 일반적으로 두께가 0.2㎛ 이하이지만 충분한 전계 완화효과를 얻기 위해서는 두꺼운 바닥절연층이 필요하기 때문에 트렌치 깊이가 깊어져 식각 과정에서 n형 소스(14)의 깊이가 줄어들거나 소실될 개연성이 높다.
따라서 이러한 문제를 해결하기 위해서는 유전체(16)와 반도체 간의 높은 식각 선택비를 갖는 식각 공정 개발이 필요하다. 또한 두꺼운 트렌치바닥(16a) 절연층을 얻기 위해 트렌치바닥(16a)에 산소를 주입하고 열처리하여 얻을 수도 있다. 하지만 이러한 방법은 탄화규소의 경우 산소 이온을 깊이 주입하기 위해서 고에너지의 이온주입이 필요하기 때문에 공정비용이 증가한다는 단점이 있다.
Proceedings of ISPSD 2013
따라서 본 발명의 목적은, 트렌치 형성을 위한 식각 마스크를 이용하여 두꺼운 트렌치바닥을 얻기 위해 트렌치 내에 채워져 있는 산화막 유전체를 식각할 때 발생하는 n형 소스 및 p형 소스의 식각을 방지하면서 두꺼운 트렌치바닥을 얻을 수 있는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법을 제공하는 것이다.
상기한 목적은, p형 베이스의 상부에 이온주입 마스크를 배치하고, 상기 이온주입 마스크를 이용하여 p형 소스를 형성하는 단계와; 식각 마스크를 이용하여 트렌치를 식각하는 단계와; 선택 식각이 가능한 산화막 유전체로 상기 트렌치를 채우는 단계와; 상기 산화막 유전체를 식각하여 트렌치바닥을 형성하는 단계를 포함하는 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법에 의해서 달성된다.
여기서, 상기 p형 소스를 형성하는 단계에서, 상기 p형 소스는, 0.3㎛ 이상의 깊이 및 1×1019cm-3 이상의 농도를 갖도록 형성되는 것이 바람직하다.
상기 식각 마스크를 이용하여 트렌치를 식각하는 단계에서, 상기 식각 마스크는, 상기 산화막 유전체와 상이한 소재로 이루어지며, 상기 산화막 유전체보다 식각 속도가 느린 소재를 사용하는 것이 바람직하며, 상기 식각 마스크는, 질화막인 것이 바람직하다.
상기 식각 마스크를 이용하여 트렌치를 식각하는 단계에서, 상기 식각 마스크는, 상기 산화막 유전체와 동일한 소재로 이루어지며, 상기 트렌치바닥보다 두꺼운 두께로 형성되며, 상기 트렌치를 산화막 유전체로 채우는 단계에서, 상기 산화막 유전체는, 상기 트렌치의 폭에 대해 0.4 내지 0.7배로 증착되는 것이 바람직하다.
상기 트렌치바닥을 형성하는 단계 이후에, 상기 트렌치바닥 주변에 게이트 절연막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상술한 본 발명의 구성에 따르면, 트렌치 형성을 위한 식각 마스크를 이용하여 두꺼운 트렌치바닥을 얻기 위해 트렌치 내에 채워져 있는 산화막 유전체를 식각할 때 발생하는 n형 소스 및 p형 소스의 식각을 방지하면서 두꺼운 트렌치바닥을 얻을 수 있다.
도 1은 본 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 단면도이고,
도 2는 종래기술에 따른 트렌치 게이트형 탄화규소 MOSFET 제조방법을 나타낸 단면도이고,
도 3 및 도 4는 본 발명의 실시예에 따른 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법의 순서도이다.
도 2는 종래기술에 따른 트렌치 게이트형 탄화규소 MOSFET 제조방법을 나타낸 단면도이고,
도 3 및 도 4는 본 발명의 실시예에 따른 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법의 순서도이다.
이하 본 발명에 따른 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법을 도면을 통해 상세히 설명한다.
도 3 및 도 4에 도시된 바와 같이 먼저, p형 베이스의 상부에 이온주입 마스크(300)를 배치하고, 이온주입 마스크(300)를 이용하여 p형 소스(130)를 형성한다(S1).
응용분야에 따라 정해지는 항복전압에 맞는 적당한 에피 두께 및 농도를 갖는 드리프트층(180) 및 기판(195)을 준비하고, 드리프트층(180) 및 기판(195) 위에 0.1 내지 0.2㎛의 두께를 가지며 도핑 농도는 1×1019cm-3 이상인 n형 소스(140)를 이온주입 또는 에피성장을 통해 형성한다. 그 다음 n형 소스(140)의 아래에 두께가 0.5㎛ 이상이고 5×1016 내지 1×1018cm-3의 농도를 갖는 p형 베이스(150)를 마찬가지로 이온주입 또는 에피성장을 통해 형성하고, p형 소스(130) 형성을 위한 이온주입 마스크(300)를 상부에 형성한다. 여기서 항복전압이 1200V급인 경우, 드리프트층(180)의 농도는 5×1015 내지 1×1016cm-3 정도가 적당하며, 두께는 10 내지 12㎛ 정도가 적당하다.
p형 베이스(150)의 상부에 이온주입 마스크(300)를 배치하고, 이온주입 마스크(300)의 패턴을 통해 p형 베이스(150)에 원하는 패턴의 p형 소스(130)를 형성한다. p형 소스(130)는 1×1019cm-3 이상의 농도를 갖도록 만들고, 가능한한 깊게 이온주입하는 것이 항복특성에 유리하다. 바람직하게는 p형 소스(130)가 0.3㎛ 이상의 깊이를 가지도록 이온주입할 수 있다.
식각 마스크(310)를 이용하여 트렌치를 형성한다(S2).
이온주입 후에는 트렌치 식각을 위한 식각 마스크(310)를 p형 베이스(150)의 및 p형 소스(130)의 상부에 증착하고, 트렌치를 형성하기 위한 영역에 해당하는 트렌치 패턴을 형성한다. 이때 식각 마스크(310)는 산화막으로 이루어지는 두꺼운 트렌치바닥(135)을 얻기 위해 산화막 유전체(125)를 식각시 산화막 유전체(125)보다 식각이 덜 되는, 즉 산화막 유전체(125)보다 식각 속도가 느린 소재를 사용하는 것이 바람직하다. 또한 식각 이후에도 잘 지워질 수 있도록 산화막으로 이루어지는 트렌치바닥(135)과 상호 선택 식각이 가능한 소재를 적용하는 것이 유리하다. 식각 마스크(310)는 바람직하게는 트렌치 식각을 고려하여 충분한 두께의 질화막을 사용하는 것이 바람직하며, 이때 질화막은 1 내지 2㎛의 두께를 가질 수 있다.
한편 일반적인 반도체 공정에 널리 사용되는 산화막을 식각 마스크(310)로 이용할 수도 있다. 이 경우, 트렌치의 깊이와 산화막의 식각 속도를 고려하여 원하는 두께의 트렌치바닥(135)을 얻기에 충분한 두께의 산화막을 사용하여야 한다. 즉 질화막과 같이 산화막과 다른 식각 속도를 가지는 것이 아니라, 트렌치바닥(135)을 형성하기 위한 산화막과 식각 마스크(310)를 형성하는 산화막이 동일 또는 유사한 소재로 이루어지기 때문에 비슷한 식각 속도를 가지게 된다. 따라서 식각 마스크(310)의 두께를 질화막으로 이루어지는 식각 마스크(310)의 두께보다 두껍게 하여 두꺼운 트렌치바닥(135)을 얻을 수 있다. 예를 들면, 트렌치 형성 단계에서 산화막과 탄화규소의 식각비가 1:1이고, 트렌치의 폭, 깊이 및 바닥의 산화막 두께가 각각 1㎛, 1.5㎛, 0.5㎛라고 가정하면, 3㎛의 두께를 가지는 산화막 식각 마스크(310)가 필요하다. 뿐만 아니라 식각 마스크(310)가 산화막 유전체(125)와 동일한 소재로 이루어질 경우 트렌치바닥(135)보다 두꺼운 두께로 이루어지는 것이 바람직하다.
선택 식각이 가능한 산화막 유전체(125)로 트렌치를 채운다(S3).
트렌치 형성 후 산화막으로 이루어진 두꺼운 트렌치바닥(135)을 얻기 위해 트렌치를 선택 식각이 가능한 산화막 유전체(125)로 채운다. PECVD(plasma-enhanced chemical vapor deposition) 또는 LPCVD(low-pressure chemical vapor deposition) 등을 이용하여 산화막을 채우되, 트렌치가 완전히 채워지는 정도의 두께로만 증착하는 것이 바람직하다. 즉 트렌치의 폭에 대해 0.4 내지 0.7배로 증착되는 것이 바람직하다. 예를 들어 트렌치의 폭이 1㎛라고 한다면 0.5 내지 0.6㎛ 정도로 증착하면 충분하다.
산화막 유전체(125)를 식각하여 트렌치바닥(135)을 형성한다(S4).
트렌치에 채워져 있는 산화막 유전체(125)를 식각하여 산화막으로 이루어지며 두꺼운 두께를 가지는 트렌치바닥(135)을 형성한다. 산화막 트렌치바닥(135)의 두께는 항복전압에 따라서 달라질 수 있다. 특히 신뢰성을 담보하기 위해서는 트렌치바닥(135) 내의 최대 전계가 3MV/cm 이상을 넘어가지 않도록 트렌치바닥(135)의 두께를 설정하는 것이 바람직하다. 만약 항복전압이 1200V인 경우 1㎛ 이상의 트렌치바닥(135)을 형성하는 것이 바람직하다. S2 단계에서 질화막을 식각 마스크(310)로 사용했을 경우 산화막 유전체(125)의 식각을 위해 사용하는 식각 가스로는 Ar/CF4/CH3와 같이 CHxFy 가스가 포함되는 것이 바람직하다. 두꺼운 트렌치바닥(135) 형성을 위한 건식 식각이 끝났을 경우, 질화막으로 이루어진 식각 마스크(310)를 제거하기 위해 끓인 인산에서 습식 식각을 통해 질화막 식각 마스크(310)가 제거된다.
트렌치바닥(135) 주변에 게이트 절연막(160)을 형성한다(S5).
게이트 절연막(160)은 트렌치바닥(135)과 마찬가지로 산화막으로 이루어지는데, 탄화규소의 경우 1100℃ 이상에서 열산화 공정을 통해 산화막을 형성하며 이후에는 N2O 또는 NO 열처리를 통해서 열산화막 계면특성을 향상시키는 열처리를 수행하여 게이트 절연막(160)을 형성한다.
이후의 단계는 통상적인 트렌치 게이트형 MOSFET 공정과 동일하며, 이 분야에 대한 통상적인 지식을 가진 자라면 쉽게 구현할 수 있다. S6 단계에서는 게이트전극(170)으로 사용될 폴리실리콘을 증착하고, n형 소스(140) 접합 깊이 정도까지 식각한다. 그 다음 S7 단계에서는 소스 컨택을 형성하기 위해 S5 단계에서 형성된 게이트 절연막(160)을 패턴 작업을 통해 일부 제거하고, 니켈(Ni) 또는 니켈/티타늄(Ni/Ti) 금속을 증착하여 열처리 함으로써 오믹층(120, 190)을 형성한다. S8 단계에서는 게이트전극(170)과 소스전극(100) 사이를 절연하기 위한 절연막(110)을 증착하고, 소스전극(100) 및 게이트전극(170)을 열고 두꺼운 패드금속을 증착하여 소스전극(100) 및 게이트전극(170)을 형성한다.
이와 같이 본 발명은 트렌치 형성을 위한 식각 마스크(310)를 이용하여 두꺼운 트렌치바닥(135)을 얻기 위해 트렌치 내에 채워져 있는 산화막 유전체(125)를 식각할 때 발생하는 n형 소스(140) 및 p형 소스(130)의 식각을 방지하면서 두꺼운 트렌치바닥(135)을 얻을 수 있다.
10, 100: 소스전극
11: 유전체
12, 19, 120, 190: 오믹층 13, 130: p형 소스
14, 140: n형 소스 15, 150: p형 베이스
15a: 트렌치 상단 16, 125: 산화막 유전체
16a, 135: 트렌치바닥 17, 170: 게이트전극
18, 180: 드리프트층 19: 드레인전극
110: 절연막 160: 게이트 절연막
195: 기판 300: 이온주입 마스크
310: 식각 마스크
12, 19, 120, 190: 오믹층 13, 130: p형 소스
14, 140: n형 소스 15, 150: p형 베이스
15a: 트렌치 상단 16, 125: 산화막 유전체
16a, 135: 트렌치바닥 17, 170: 게이트전극
18, 180: 드리프트층 19: 드레인전극
110: 절연막 160: 게이트 절연막
195: 기판 300: 이온주입 마스크
310: 식각 마스크
Claims (7)
- 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법에 있어서,
p형 베이스의 상부에 이온주입 마스크를 배치하고, 상기 이온주입 마스크를 이용하여 p형 소스를 형성하는 단계와;
식각 마스크를 이용하여 트렌치를 식각하는 단계와;
선택 식각이 가능한 산화막 유전체로 상기 트렌치를 채우는 단계와;
상기 산화막 유전체를 식각하여 트렌치바닥을 형성하는 단계를 포함하는 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법. - 제 1항에 있어서,
상기 p형 소스를 형성하는 단계에서,
상기 p형 소스는, 0.3㎛ 이상의 깊이 및 1×1019cm-3 이상의 농도를 갖도록 형성되는 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법. - 제 1항에 있어서,
상기 식각 마스크를 이용하여 트렌치를 식각하는 단계에서,
상기 식각 마스크는, 상기 산화막 유전체와 상이한 소재로 이루어지며, 상기 산화막 유전체보다 식각 속도가 느린 소재를 사용하는 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법. - 제 3항에 있어서,
상기 식각 마스크는, 질화막인 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법. - 제 1항에 있어서,
상기 식각 마스크를 이용하여 트렌치를 식각하는 단계에서,
상기 식각 마스크는, 상기 산화막 유전체와 동일한 소재로 이루어지며, 상기 트렌치바닥보다 두꺼운 두께로 형성되는 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법. - 제 1항에 있어서,
상기 트렌치를 산화막 유전체로 채우는 단계에서,
상기 산화막 유전체는, 상기 트렌치의 폭에 대해 0.4 내지 0.7배로 증착되는 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법. - 제 1항에 있어서,
상기 트렌치바닥을 형성하는 단계 이후에,
상기 트렌치바닥 주변에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 MOSFET 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170087140A KR102311797B1 (ko) | 2017-07-10 | 2017-07-10 | 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170087140A KR102311797B1 (ko) | 2017-07-10 | 2017-07-10 | 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190006313A true KR20190006313A (ko) | 2019-01-18 |
| KR102311797B1 KR102311797B1 (ko) | 2021-10-08 |
Family
ID=65323536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170087140A Active KR102311797B1 (ko) | 2017-07-10 | 2017-07-10 | 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102311797B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114242577A (zh) * | 2021-12-13 | 2022-03-25 | 上海华虹宏力半导体制造有限公司 | 沟槽栅的制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102717707B1 (ko) * | 2020-02-06 | 2024-10-16 | 한국전력공사 | 비대칭 트렌치 모스펫 소자 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992390A (en) | 1989-07-06 | 1991-02-12 | General Electric Company | Trench gate structure with thick bottom oxide |
| KR100714239B1 (ko) * | 1999-04-01 | 2007-05-02 | 페어차일드 세미컨덕터 코포레이션 | 고밀도 모스-게이트 파워 디바이스 및 이를 형성하는 공정 |
| KR100794811B1 (ko) * | 2000-05-13 | 2008-01-15 | 엔엑스피 비 브이 | 트렌치 게이트 반도체 장치 및 그 제조 방법 |
| KR20140139090A (ko) * | 2012-04-19 | 2014-12-04 | 가부시키가이샤 덴소 | 탄화규소 반도체 장치 및 그 제조 방법 |
| KR20160070605A (ko) * | 2014-12-10 | 2016-06-20 | 서강대학교산학협력단 | 바닥 산화막의 전계를 감소시키는 실리콘 카바이드 모스펫 소자 및 그의 제조 방법 |
-
2017
- 2017-07-10 KR KR1020170087140A patent/KR102311797B1/ko active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992390A (en) | 1989-07-06 | 1991-02-12 | General Electric Company | Trench gate structure with thick bottom oxide |
| KR100714239B1 (ko) * | 1999-04-01 | 2007-05-02 | 페어차일드 세미컨덕터 코포레이션 | 고밀도 모스-게이트 파워 디바이스 및 이를 형성하는 공정 |
| KR100794811B1 (ko) * | 2000-05-13 | 2008-01-15 | 엔엑스피 비 브이 | 트렌치 게이트 반도체 장치 및 그 제조 방법 |
| KR20140139090A (ko) * | 2012-04-19 | 2014-12-04 | 가부시키가이샤 덴소 | 탄화규소 반도체 장치 및 그 제조 방법 |
| KR20160070605A (ko) * | 2014-12-10 | 2016-06-20 | 서강대학교산학협력단 | 바닥 산화막의 전계를 감소시키는 실리콘 카바이드 모스펫 소자 및 그의 제조 방법 |
Non-Patent Citations (1)
| Title |
|---|
| Proceedings of ISPSD 2013 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114242577A (zh) * | 2021-12-13 | 2022-03-25 | 上海华虹宏力半导体制造有限公司 | 沟槽栅的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102311797B1 (ko) | 2021-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11476360B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN101401212B (zh) | 绝缘栅极型半导体器件及其制造方法 | |
| JP4903439B2 (ja) | 電界効果トランジスタ | |
| CN103477439B (zh) | 半导体装置及其制造方法 | |
| JP6056623B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| KR102296258B1 (ko) | 트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법 | |
| CN105161539B (zh) | 碳化硅mosfet器件及其制作方法 | |
| TW201125047A (en) | Method of forming an insulated gate field effect transistor device having a shield electrode structure | |
| WO2013118203A1 (ja) | 半導体装置及びその製造方法 | |
| JP2012023272A (ja) | 半導体装置 | |
| JP6345378B1 (ja) | 半導体装置 | |
| JP2019003967A (ja) | 半導体装置および半導体装置の製造方法 | |
| US10256338B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US11152469B2 (en) | Semiconductor device | |
| EP1922749A2 (en) | A method for fabricating a semiconductor device | |
| CN114678425A (zh) | 碳化硅半导体器件及其制作方法 | |
| JP2018082057A (ja) | 半導体装置および半導体装置の製造方法 | |
| US11031464B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JP4049095B2 (ja) | 半導体装置及びその製造方法 | |
| KR20190006313A (ko) | 두꺼운 트렌치바닥을 갖는 트렌치 게이트형 탄화규소 모스펫 제조방법 | |
| JP5037103B2 (ja) | 炭化珪素半導体装置 | |
| US20210134989A1 (en) | Semiconductor device and method of manufacturing thereof | |
| CN108598151A (zh) | 能提高耐压能力的半导体器件终端结构及其制造方法 | |
| JP5223041B1 (ja) | 半導体装置及びその製造方法 | |
| CN114242768B (zh) | 栅底电荷平衡改善的碳化硅mosfet器件及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20170710 |
|
| PG1501 | Laying open of application | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20200326 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20170710 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20210226 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20210930 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20211005 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20211005 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20241002 Start annual number: 4 End annual number: 4 |