[go: up one dir, main page]

KR20180120193A - 결정질 기판 상에 반-극성 질화물 층을 획득하는 방법 - Google Patents

결정질 기판 상에 반-극성 질화물 층을 획득하는 방법 Download PDF

Info

Publication number
KR20180120193A
KR20180120193A KR1020187027185A KR20187027185A KR20180120193A KR 20180120193 A KR20180120193 A KR 20180120193A KR 1020187027185 A KR1020187027185 A KR 1020187027185A KR 20187027185 A KR20187027185 A KR 20187027185A KR 20180120193 A KR20180120193 A KR 20180120193A
Authority
KR
South Korea
Prior art keywords
silicon
facet
seed
facets
epitaxial growth
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020187027185A
Other languages
English (en)
Inventor
귀 풔이옛
미셸 엘 쿠리 마훈
삘립쁘 벤느그
제쥬 주니갸 뻬레즈
Original Assignee
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
상뜨로 나쇼날 드 라 러쉐르쉐 샹띠피크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈, 상뜨로 나쇼날 드 라 러쉐르쉐 샹띠피크 filed Critical 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
Publication of KR20180120193A publication Critical patent/KR20180120193A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01—Manufacture or treatment
    • H10H20/011—Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/013—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials
    • H10H20/0133—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials
    • H10H20/01335—Manufacture or treatment of bodies, e.g. forming semiconductor layers having light-emitting regions comprising only Group III-V materials with a substrate not being Group III-V materials the light-emitting regions comprising nitride materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H01L33/02—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/815—Bodies having stress relaxation structures, e.g. buffer layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/817—Bodies characterised by the crystal structures or orientations, e.g. polycrystalline, amorphous or porous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/81—Bodies
    • H10H20/822—Materials of the light-emitting regions
    • H10H20/824—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP
    • H10H20/825—Materials of the light-emitting regions comprising only Group III-V materials, e.g. GaP containing nitrogen, e.g. GaN

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Led Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 결정질 기판(300)의 상측 표면 상에 질소(N)의 적어도 하나의 반-극성(semi-polar) 질화물 층(480)을 획득하는 방법에 관한 것으로,
- 상기 결정질 기판(300)의 상측 표면으로부터 평행한 홈들(grooves)(320)을 에칭하는 단계로서, 각각의 홈(320)은 결정 배향(crystalline orientation)<111>을 갖는 적어도 하나의 패싯(310)을 포함하는, 상기 에칭하는 단계;
- 결정 배향<111>을 갖는 패싯(310) 맞은편의 패싯(311)은 마스킹되고 결정 배향<111>을 갖는 패싯(310)은 마스킹되지 않도록, 마스크(331)를 형성하는 단계;
- 시드(seed)(440)를 형성하도록 마스킹되지 않은 패싯(310)으로부터 수행되는 적어도 하나의 제 1 에피택셜 성장 단계;
- 상기 시드(440)가 결정 배향(0001)을 갖는 경사진 패싯(442) 및 결정질 반-극성 배향
Figure pct00011
을 갖는 상측 패싯(441)을 가질 때, 상기 제 1 에피택셜 성장 단계를 중지하는 단계;
- 규소(Si)를 포함하는 개질된 부분(450)을 형성하도록, 규소(Si)를 포함하는 적어도 하나의 가스의 존재 하에 상기 시드(440)를 배치시킴으로써, 상기 시드(440)의 상측 부분을 개질하는 것을 포함하는 표면 처리 단계; 및
- 상기 경사진 패싯(442)으로부터 수행되는, 상기 재료의 적어도 하나의 제 2 에피택셜 성장 단계로서, 상기 제 2 에피택셜 성장 단계는 시드들(440)이 융합(coalescence)될 때까지 계속되는, 상기 제 2 에피택셜 성장 단계;를 포함하는 것을 특징으로 한다.

Description

결정질 기판 상에 반-극성 질화물 층을 획득하는 방법
본 발명은 전반적으로 결정질(crystalline) 층의 상측 표면 상에서 갈륨(Ga), 인듐(In) 및 알루미늄(Al)으로부터 취해진 재료로부터 획득된 질화물(N)의 반-극성(semi-polar) 층들을 성장시키는 기술들에 관한 것이다. 본 발명은 발광 다이오드들(LED) 분야에 유리한 용도를 발견한다.
모든 현대 상용 광전자 장치들, 특히 그들의 매우 낮은 전력 소모로 인해 백열 전구들을 대체하기 시작한 높은 광도를 갖는 발광 다이오드들(LED)은, 질화 갈륨(GaN) 및 인듐(In) 및 알루미늄(Al)과 같은 다른 재료들 기반의 합금들로 이루어진 반도체 재료들을 사용한다. 이러한 재료들은 일반적으로, GaN계 재료의 활성 층의 이형-에피택셜 성장(hetero-epitaxial growth)이 상이한 재료로 이루어진 기판을 기반으로 수행되어야 하는 층들의 구조들에서 획득된다.
도 1에 도시된 바와 같이, GaN계 합금들의 안정된 결정학적 형태는 "우르차이트(wurtzite)"로 공지된 결정질 구조이다. 상기 육각형 구조(100)에서, "c" 평면(110), “a” 평면(120) 및 "m" 평면(130)과 같은 결정질 평면들을 정의하는 것이 편리하다. 실험적으로, GaN계 재료들을 c 평면에 수직인 "c" 축(112)의 방향으로 성장시키는 것이 보다 쉬운 것으로 밝혀졌기 때문에, 대부분의 장치들은 이러한 방향으로 생산되며, 상기 방향은 극성 방향으로서 인정된다. 그러나, 상기 성장 방향의 부정적 결과는 "QCSE(Quantum Confined Stark Effect)(양자 제한 스타크 효과)"로 공지된 효과를 발생시킬 수 있다는 것이다.
GaN 층들에서 발생하는 강한 내부 분극 전기장들(polarisation electric fields)에 의해 상기 효과가 유도되며, 상기 GaN 층들의 성장은 c 축 또는 극 축을 따라 수행되며, 이로써, 특히 다이오드의 양자 점들에서 전자-정공 쌍들의 재결합 효율을 현저히 감소시키고, 따라서, 상기 LED들의 광 효율의 현저한 손실을 초래한다.
상기 강한 전기장들의 존재와 관련된 문제들을 극복하기 위해, 극 축의 상이한 결정학적 평면들을 따라 GaN을 성장시키는 것이 고려되었다. 도 1에 도시된 바와 같이, a 평면 및 m 평면(120 및 130)은 비-극성 방향들의 평면들이다. 중간 평면, 예를 들어 140에서의 성장은 또한 반-극성(semi-polar)으로 공지된 방향으로 고려될 수 있다.
도 2는 전체 분극 불연속성(polarisation discontinuity)이 c 축과 관련하여 경사 각에 따라 GaN/InGaN 양자 점들을 갖는 이종구조(heterostructure)의 계면들에서 어떻게 변화하는지를 도시한다. 상기 분극 불연속성은 실제로 극성 방향(0°)에 대해 최대(210)이며, 비-극성 배향(90°)에 대해서는 null(220)이다. 또한, 분극 연속성은 반-극성 배향(약 45°)에 대해 제로(230)를 통과한다.
GaN계 층들의 성장, 특히 반-극성을 획득하기 위한 다양한 기술들이 실제로 제안되어 분극 효과들을 현저히 감소시켰다. 다양한 기술들은 GaN 기판들 상에서의 에피택시(epitaxy)에 의해, 이러한 방식으로 생성된 LED들의 성능들을 현저하게 향상시킬 수 있게 한다. 또한, 상기 기판들은 제한된 크기 및 매우 높은 비용으로 이루어져, 상기 기술들은 산업화 가능성이 없다는 것이 밝혀졌다. 또한, 상기 기술들은 높은 제조 수율 및 따라서 낮은 제조 비용을 얻기 위해 적어도 충분히 낮은 수준의 결함들을 갖는 결정학적 결함들이 없는 층들 또는 템플릿들을 제조할 수 있어야 한다.
따라서, 본 발명의 하나의 목적은 상기 제한들 중 적어도 일부를 해결하기 위한 해결책을 제안하는 것이다.
더 구체적으로, 본 발명의 한가지 목적은, 특히 낮은 수준의 결정학 결함들을 갖는 큰 크기의 반-극성 배향의 기판들을 산업 환경에서 저가(low cost)로 생산할 수 있는 해결책을 제안하는 것이다. 의사-기판들(pseudo-substrates)로도 불리는 상기 기판들은, 예를 들어 LED들과 같은 다른 구조물들의 에피택셜 형성을 위한 기초로서 사용될 수 있다.
본 발명의 다른 목적들, 특징들 및 이점들은 하기의 설명 및 첨부된 도면들을 조사할 때 나타날 것이다. 다른 이점들이 통합될 수 있음이 이해될 것이다.
일 실시형태에 따르면, 본 발명은 결정질 기판의 상측 표면 상의 갈륨(Ga) 및 질소(N) 계 재료로부터 획득된 적어도 하나의 반-극성(semi-polar) 질화물 층을 획득하는 방법에 관한 것으로서, 상기 방법은,
- 상기 결정질 기판의 상기 상측 표면으로부터 복수의 바람직하게는, 평행한 홈들(grooves)을 에칭하는 단계로서, 각각의 홈은 적어도 2개의 반대편의 경사진 패싯들(inclined facets)을 포함하며, 상기 2개의 반대편의 패싯들 중 적어도 하나의 패싯은 결정 배향(crystalline orientation){111}을 갖는, 상기 에칭하는 단계;
- 결정 배향{111}을 갖는 상기 패싯들에 반대편에 있는 상기 패싯들은 마스킹되고, 결정 배향{111}을 갖는 상기 패싯들은 마스킹되지 않도록, 상기 결정질 기판의 상기 상측 표면 상에 마스크를 형성하는 단계;
- 결정 배향{111}을 갖는 상기 마스킹되지 않은 패싯들(non-masked facets)로부터 에피택셜 성장에 의해 상기 반-극성 질화물 층을 형성하는 단계 중,
적어도 하나의 단계들을 포함하며,
상기 반-극성 층을 형성하는 단계는,
- 복수의 적어도 평행한 홈들 내에 시드(seed)를 형성하도록 결정 배향{111}을 갖는 상기 마스킹되지 않은 패싯들로부터 수행되는 적어도 하나의 제 1 에피택셜 성장 단계;
- 상기 시드가 결정 배향(0001)을 갖는 경사진 패싯 및 결정질 반-극성 배향-을 갖는 상측 패싯을 가질 때에, 상기 제 1 에피택셜 성장 단계를 중지하는 단계;
- 규소(Si)를 포함하는 개질된 부분을 상기 시드의 상기 표면 상에 형성하도록 규소(Si)를 포함하는 적어도 하나의 가스의 존재 내에 상기 시드를 배치시킴으로써, 상기 시드의 상측 부분을 개질하는 단계를 포함하는 표면 처리 단계; 및
- 결정 배향(0001)을 갖는 상기 경사진 패싯으로부터 수행된, 상기 재료의 적어도 하나의 제 2 에피택셜 성장 단계를 적어도 포함한다.
규소를 포함하는 상기 개질된 부분의 존재는, AIN 층이 GaN의 성장 이전에 형성되는 경우, 결정 배향{111}을 갖는 상기 결정질 기판의 상기 패싯들로부터 및 보다 구체적으로는 Si{111}/GaN 또는 Si{111}/AlN/GaN 계면으로부터 전파하는 결함들 및 전위들(dislocations)을 정지 또는 편향시킬 수 있음이 밝혀졌다.
결정 배향{111}을 갖는 상기 기판의 상기 패싯들로부터의 상기 전위들은 상기 시드의 성장 중에 경사지고, 결정 배향(0001)을 갖는 상측 반-극성 패싯에 이른다.
상기 결함들 및 전위들은 결정 배향(0001)를 갖는 상기 시드의 상기 경사진 패싯들에 도달하지 않거나 드물게 도달한다. 상기 제 2 에피택셜 성장 단계 동안, 상기 반-극성 층은 결정 배향(0001)을 갖는 상기 경사진 패싯들로부터 성장하고 상기 시드의 상기 상측 패싯의 상단에 위치한 규소를 포함하는 상기 개질된 부분의 상기 상단을 덮는다. 따라서, 규소를 포함하는 상기 개질된 부분 위에, 상기 반-극성 층은 결함들 및 전위들을 거의 또는 전혀 갖지 않는다.
바람직하게는, 상기 제 2 에피택셜 성장 단계는 인접한 평행한 홈들의 시드들이 융합(coalescence)될 때까지 계속된다.
따라서, 본 발명은 획득된 성분들의 품질을 현저히 향상시킬 수 있게 한다.
선택적으로, 본 발명의 방법은 개별적으로 또는 조합하여 취해지는 특징들 및 선택적 단계들 중 적어도 임의의 하나를 더 가질 수 있다:
일 실시형태에 따르면, 제 2 에피택셜 성장 단계 동안, 상기 반-극성 질화물(GaN) 층은 적어도 규소를 포함하는 상기 개질된 부분의 일 부분을 덮는다.
일 실시형태에 따르면, 규소를 포함하는 상기 개질된 부분은 상기 시드의 상기 상측 패싯 상에서 연속적으로 존재한다. 규소를 포함하는 상기 개질된 부분은 결정 배향{111}을 갖는 상기 기판의 상기 패싯으로부터 상기 시드에서 전파하는 전위들을 차단 또는 편향시킬 수 있게 한다.
일 실시형태에 따르면, 규소를 포함하는 상기 개질된 부분은 결정 배향(0001)을 갖는 상기 경사진 패싯 상에 존재하지 않거나 불연속적으로 존재한다.
일 실시형태에 따르면, 규소를 포함하는 상기 개질된 부분은 상기 상측 패싯 상에서보다 상기 경사진 패싯 상에서 더 얇은 두께를 가지며, 결정 배향(0001)을 갖는 상기 경사진 패싯으로부터의 상기 재료의 에피택셜 성장을 재개시킬 수 있도록 하기에 충분히 얇다.
상기 결정질 기판은 규소계 재료이다. 예를 들어, 상기 결정질 기판은 규소로 구성된다.
일 실시형태에 따르면, 규소를 포함하는 상기 개질된 부분은 갈륨(Ga), 질소(N) 및 규소(Si)을 포함한다.
일 실시형태에 따르면, 상기 상측 패싯 상에 존재하는, 규소를 포함하는 상기 개질된 부분은 정확하게는 1개의 단일원자 층보다 크고 바람직하게는 16개의 단일원자 층들보다 크거나 같은 두께를 갖는다. 일 실시형태에 따르면, 상기 상측 패싯 상에 존재하는, 규소를 포함하는 상기 개질된 부분은 정확하게는 0.3nm보다 크며, 바람직하게는 4nm보다 크고, 바람직하게는 5nm보다 큰 두께를 갖는다.
일 실시형태에 따르면, 상기 경사진 패싯 상에 존재하는, 규소를 포함하는 상기 개질된 부분은 1개의 단일원자 층과 동일한 두께를 갖는다.
일 실시형태에 따르면, 상기 경사진 패싯 상에 존재하는, 규소를 포함하는 상기 개질된 부분은 0.3nm 이하의 두께를 갖는다.
일 실시형태에 따르면, 상기 시드의 상측 부분의 상기 개질은 SiH4 및 NH3를 포함하는 가스의 결합된 플로우에 상기 시드를 노출시키는 단계를 포함한다.
일 실시형태에 따르면, 상기 시드의 상측 부분의 상기 개질은 SiH4 및 NH3를 포함하는 가스의 결합된 플로우에 상기 시드를 노출시키는 단계를 포함하고, 상기 개질된 부분의 상기 두께는 특히 SiH4 및 NH3 유동 비를 조절함으로써 및/또는 노출 시간, 즉 상기 가스의 주입 시간을 조절함으로써 제어된다.
일 실시형태에 따르면, 규소를 포함하는 상기 개질된 부분의 두께는 규소를 포함하는 적어도 하나의 가스의 유동 레이트, 온도 및 분사 압력의 매개변수들 중 적어도 하나의 매개변수를 조절함으로써 제어된다.
Si를 포함하는 상기 부분을 형성하도록 상기 시드가 개질되는 경우, 상이한 결정화된 층의 외관을 볼 수 없다. 상기계면에서 화학적 대조 변동(chemical contrast variation)만이 관찰된다. 이러한 처리에 사용되는 반응기의 처리 시간, 온도, 압력 및 상기 가스 유동은 전위들을 차단하기 위한 영역을 형성하는 상기 계면 부분의 두께를 제어하는 조정 매개변수들이다.
유리하게 그리고 본 발명에 따르면, 상기 "인시츄 방식(in situ)" 형성은 규소를 포함하는 개질된 영역이 경사진 패싯 상에서 불연속적이고 상측 패싯 상에서 연속적으로 자동적으로 형성되도록 한다. 상기 "인시츄 방식(in situ)" 증착은 매우 얇고 조심스럽게 제어된 층을 형성하는 것을 가능하게 한다.
일 실시형태에 따르면, 적어도 상기 제 1 에피택셜 성장 단계는 반응기 내에서 수행되고, 상기 시드의 상측 부분을 개질하는 단계는 동일한 반응기 내에서 수행된다.
일 실시형태에 따르면, 상기 시드의 상측 부분의 상기 개질은 금속 유기 화학 기상 증착(MOCVD)에 의해 수행된다. 따라서, 표면 처리는 GaN의 성장에 사용된 것과 동일한 MOCVD 에피택셜 프레임에서 제자리에 수행된다.
일 실시형태에 따르면, 상기 중지하는 단계는 가스 유동, 온도, 압력의 사용된 조건들에 따라 사전결정된 기간 후에 트리거된다.
일 실시형태에 따르면, 결정질 반-극성 배향
Figure pct00001
을 갖는 상기 상측 패싯 위에 위치된 상기 개질된 부분의 상기 규소 함량은 원자 백분율(atomic percentage)로 3% 내지 20%, 바람직하게는 3% 내지 10%이다.
결정 배향(0001)을 갖는 상기 상측 패싯은 반-극성이다.
일 실시형태에 따르면, 상기 질화물은 질화 갈륨(GaN)이다.
또한, 선택적으로, 본 발명의 방법은 개별적으로 또는 조합으로서 취해지는 특징들 및 선택적 단계들 중 적어도 임의의 하나를 더 가질 수 있다.
일 실시형태에 따르면, 상기 재료는 GaN이고, 결정 배향{111}을 갖는 상기 패싯들로부터 상기 재료의 상기 에피택셜 성장 단계 이전에, 결정 배향{111}을 갖는 상기 패싯들 상에 AlN의 버퍼 층이 형성된다.
따라서, 상기 에피택셜 성장 단계는:
- 결정 배향{111}을 갖는 상기 마스킹되지 않은 패싯들로부터의 알루미늄 질화물(AlN)계 재료의 제 1 에피택셜 성장;
- 상기 질화 알루미늄(AlN)계 재료로부터의 질화 갈륨(GaN)계 재료의 적어도 하나의 제 2 에피택셜 성장을 포함한다.
특히, 이는 GaN과 상기 기판의 상기 규소 간의 접촉을 피할 수 있게 하고, 따라서 멜트-백 에칭 타입 열화의 위험을 감소시킨다.
일 실시형태에 따르면, 상기 홈들이 놓이는 상기 주요 방향은 상기 결정질 기판의 상기 상측 표면의 평면과 상기 기판의 평면(111)에서의 공통 방향에 대응한다.
상기 기판은 갈륨(Ga) 및 질소(N)계 재료로부터 획득된 반-극성 질화물 층의 성장을 가능하게 하는 재료들로부터 선택된다.
상기 기판은 결정 배향<111>을 갖는 패싯들을 에칭함으로써 드러날 가능성이 있는 재료들로부터 선택된다. 일 실시형태에 따르면, 결정질 기판은 입방 대칭(cubic symmetry)이다.
일 실시형태에 따르면, 상기 결정질 기판은 Si, Ge, GaAs의 재료들 중 하나의 재료에 기반하거나, 선택적으로 도핑되거나, 상기 Si, Ge, GaAs 재료들 중 하나로 형성되거나 또는 상기 Si, Ge, GaAs 재료들의 합금으로 형성된다.
주어진 재료에 "기반한(based)" 기판은 상기 기판이 상기 재료로만 형성되거나 또 다른 재료로 도핑된 상기 재료로 형성될 수 있음을 의미한다.
일 실시형태에 따르면, 상기 기판은 단결정 규소 또는 결정질 규소를을 기반으로 하거나 또는 단결정 규소 또는 결정질 규소로 이루어진다. 이 경우, 고체 규소 기판 또는 SOI(silicon-on-insulator)형 발전 기판이 고려될 수 있다.
상기 두 경우들 모두에서, 상기 결정질 기판의 상기 상측 표면은 결정질 규소로 이루어진다.
하나의 비한정적인 실시형태에 따라, 질화물(N) 및 갈륨(Ga)으로부터의 적어도 하나의 재료를 포함하는 상기 재료의 V/III 몰 비는 50 내지 7000이다.
하나의 비한정적인 실시형태에 따라, 질화물(GaN) 및 갈륨(Ga)을 포함하는 상기 재료의 상기 V/III 몰 비는 400 내지 800, 바람직하게는 550 내지 750이다.
일 실시형태에 따르면, 마스크를 형성하는 단계는 모든 결정질 기판이, 결정 배향{111}을 갖는 상기 패싯들을 제외하고 덮이도록 수행되는, 마스킹 재료의 지향성 증착(directive deposition)을 포함한다.
일 실시형태에 따르면, 마스킹 재료는 규소 산화물(SiO2), 규소 질화물(SiN), 티타늄 질화물(TiN) 중 적어도 하나를 포함한다.
일 실시형태에 따르면, 상기 복수의 평행한 홈들은 50nm 내지 20㎛의 간격(p1)을 갖는다.
또 다른 실시형태에 따르면, 본 발명의 목적은 갈륨(Ga)으로부터 취해진 재료의 적어도 하나의 반-극성 질화물(N) 층을 포함하는 미세전자 장치이며, 상기 반-극성 층은 편평한 부분 및 상기 편평한 부분으로부터 연장되는 복수의 피라미드형 부분들을 포함한다. 상기 장치는 각 피라미드형 부분 내에 또는 각 피라미드형 부분의 베이스에 규소를 혼입하고 SiN을 형성할 수 있는 GaN 부분을 포함한다.
보다 구체적으로, 상기 시드의 상기 부분은 갈륨 원자들, 규소 원자들 및 질소 원자들을 포함한다.
일 실시형태에 따르면, 규소를 포함하는 상기 개질된 부분은 상기 편평한 부분과 평행한 적어도 하나의 평탄부(flat part)를 가지며, 상기 평탄부의 두께는 정확하게는 1개의 단일층보다 크며, 즉 정확하게는 0.3nm보다 크다.
또 다른 실시형태에 따르면, 본 발명의 목적은 본 발명에 따른 미세전자 장치를 포함하는 하나 이상의 발광 다이오드들(LED)이다.
본 발명의 특징들, 이점들뿐만 아니라 목적들 및 주제는 이하의 첨부된 도면들에 의해 도시되는 본 발명의 실시예의 상세한 설명으로부터 명백해질 것이다:
도 1은 GaN계 합금들 및 극성, 비-극성 및 반-극성 성장 평면들의 육각형 결정질 구조를 도시한다.
도 2는 에피택셜 성장의 방향에 따라 발생하는 전체 분극의 불연속성을 도시한다.
도 3a 내지 도 3d로 이루어진 도 3은 극 축을 따라 GaN계 재료의 결정질 성장과 관련된 문제점들을 극복하기 위해 개발된 기술의 유형을 도시한다.
도 4a 내지 도 4g로 구성된 도 4는 본 발명에 따른 방법의 예를 도시한다.
도 5는 본 발명의 방법으로 획득된 실험 결과들을 나타낸다.
도면들은 예들로서 주어지며 본 발명을 제한하지 않는다. 도면들은 개략적인 표현들이며, 본 발명의 이해를 용이하게 하기 위한 것이므로, 반드시 실제 용도들과 동일한 규모일 필요는 없다. 특히 다양한 층들 및 시드들의 상대적 두께들은 현실을 대표하지 않는다.
본 발명의 문맥에서, 용어 "상에", "~의 상단 상에 있다", "커버하다" 또는 "밑에 있는"의 용어 또는 그들의 등가물들은 반드시 "접촉하는" 것을 의미하지 않는다. 따라서, 예를 들어, 제 2 층 상에의 제 1 층의 증착은 반드시 2개의 층이 서로 직접 접촉한다는 것을 의미하는 것은 아니지만, 이는 제 1 층이 제 2 층과 직접적으로 접촉하여, 또는 적어도 하나의 다른 층 또는 적어도 하나의 다른 요소에 의해 제 2 층으로부터 분리됨으로써 제 1 층이 적어도 부분적으로 제 2 층을 덮는 것을 의미한다.
이하의 설명에서, 두께 또는 높이는 다양한 층들의 주요 면들에 수직인 방향으로 취해진다. 도면들에서, 두께 또는 높이는 수직에 따라 취해진다.
유사하게, 요소가 또 다른 요소와 일직선 상에 위치되는 것으로 나타나면, 이는 상기 두 요소들이 모두 기판의 주요 도면에서 동일한 수직 선을 따라, 즉 도면들에서 수직으로 향한 동일한 선을 따라 위치된다는 것을 의미한다.
도 3a 내지 도 3d로 이루어진 도 3은 전술된 문제점들을 극복하고 극 축을 따른 GaN계 재료의 결정질 성장(crystalline growth)과 관련된 유형의 기술을 도시한다. 도 3은 주로 시작 기판(starting substrate)(300)의 표면 상에 생성된 V-형상 홈들(320)의 경사진 패싯들(inclined facets)(310)로부터 시작하여 반-배향(semi-orientation)의 GaN계 층을 성장시키는 기술들에 관한 것이다. 상기 성장은 일 군의 일본인 과학자들에 의해 처음 제안되었고 Yoshio Honda 및 그의 캐비티저자들에 의한 “Growth of (1101) GaN on a 7-degree off-oriented (001) Si substrate by selective MOVPE”라는 제목 하에 “Journal of crystal growth”, vol. 242(1)의 페이지 82 내지 86에 2002년에 영어로 발행된 방법에 따라 수행된다.
도 3에 도시된 바와 같이, 상기 공보에서 개발된 기본적인 아이디어는, 이러한 경우에는 밀러 지수(Miller index)로 공지된 표준 결정학적 배향 지수에 의해 정의된 바와 같이 평면에 대해 7도의 각도만큼 오프셋된 결정 배향으로 선택된 기판(300)의 표면 상에 에칭에 의해 미리 생성된 각 홈(320)의 단지 하나의 패싯들(310, 311)로부터 주로 에피택셜 성장이 수행되는 것을 가능하게 한다.
도시된 바와 같이, 따라서 규소 기판의 각 홈(320)의 반대편의 패싯들(310, 311)은 각각
Figure pct00002
및 (111)인 결정학적 배향(crystallographic orientation)을 갖는다. 홈들(320)은 기판이 주로 연장되는 평면에 평행한 평면에 포함된 주요 방향으로 가장 긴 길이들로 놓인다. 상기 주요 방향은 기판(300)의 상측 표면의 평면과 평면(111)에 대해 공통이다.
규소 기판(300)에 대해, 배향 <111>의 패싯들(310)의 노출(revelation)은 KOH 또는 수산화 칼륨을 이용한 화학적 공격에 의해 수행된다. 시작 기판(300)은 마스킹되고 마스크(331)의 개구들에서 화학적 공격이 발생하여 홈들(320)을 형성한다. 공격 시간은 에칭 깊이와 그에 따라 노출된 패싯들<111>(310)의 높이를 정의한다. GaN 성장은 규소의 패싯들<111>(310)에 + c 배향을 갖기 때문에, 규소의 초기 배향은 GaN 층의 표면의 요구되는 반-극성 배향(semi-polar orientation)을 선택하도록 특별히 선택된다.
도 3b에 도시된 바와 같이, 상기 방법은 마스크(331)의 증착을 수행함으로써 성장이 수행될 배향
Figure pct00003
의 패싯들(310)을 제외하고, 모든 표면들을 보호하는 것으로 이루어진다.
마스크(331)는, 예를 들면, 패싯들(330)의 표면들을 덮는 방식으로 기판(300)의 상측 표면과 수직하게 경사진 방향으로 마스킹 층(331)을 증착시킴으로써 획득된다. 기울기는 산화물이 없는 패싯들(310)만을 남긴다.
마스킹 층(331)은 유전체, 예를 들어 SiO2 또는 SiN 또는 이들의 조합으로 형성되는 것이 바람직하다.
따라서, 도 3c에 도시된 바와 같이, GaN계 재료의 성장은 마스킹 층(331)에 의해 보호되지 않는 패싯들(310), 예컨대 [0001]으로 표시된 방향의 산화물로부터 수행된다. 동작은 GaN계 재료의 인접한 성장 영역들(340)이 융합(coalescence)될 때까지 계속된다. 따라서, 도 3d에 도시된 바와 같이, 이러한 경우 배향
Figure pct00004
의 연속적인 반-극성 층(350)이 획득된다.
예를 들어, 배향
Figure pct00005
의 GaN계 재료의 연속 층을 획득할 수 있게 하는 배향(113)의 규소 기판으로부터 시작하거나, 배향
Figure pct00006
의 GaN계 재료의 연속 층을 획득할 수 있게 하는 상기 평면에 대해 1°의 각도의 결정학적 배향을 갖는 배향(114)의 규소 기판으로부터 시작하는 다른 유사한 방법들이 가능하다. 구조화된 사파이어 기판들 상에 반-극성 층들을 획득하는 데에도 적용되는 유사한 프로세스가 또한 존재한다.
그러나, 이러한 이형-에피택셜(hetero-epitaxial) 층들 모두의 공통적인 문제는, 그들의 결정질 구조가 많은 수의 결함들의 존재에 의해 현저하게 파괴되는데, 그 중 하나는 이른바 BSF(basal stacking fault)(기저 적층 결함) 결함, 및 다른 하나는, 결정의 성장 동안 전체 결정 구조에서 전파하는 이른바 TD(threading dislocation)(스레딩 전위) 결함을 포함한다.
GaN계 재료의 성장 중에 생성된 다양한 유형들의 결정 결함들을 방지 및/또는 수정하기 위해 다수의 방법들이 제안되어 왔다.
본 발명은 보다 낮은 수준의 결함들을 갖는 반-극성 질화물 층을 형성하는 것을 가능하게 하는 해결책을 기술한다.
도 4a 내지 도 4g로 이루어진 도 4는 본 발명의 방법의 일례의 구현에 진입하는 다른 단계들을 도시한다.
도 4a에 도시된 단계에 도달하기 위해, 먼저 도 3a 및 도 3b를 참조로 전술된 단계들이 수행된다. 따라서, 이러한 예비 단계들 3a 및 3b은 본 발명에 따른 방법에 속한다.
형성될 반-극성 층이 질화 갈륨(GaN)으로 이루어진 경우, 도 3의 설명에서 언급된 바와 같이, 질화 알루미늄(AlN)으로 이루어진 버퍼 층(410)이 결정 배향 <111>을 갖는 패싯들(310)과 직접 접촉하여 형성된다. 상기 버퍼 층(410)은, 특히 갈륨과 규소 간의 화학 반응들을 감소시켜 멜트-백 에칭(melt-back etching)을 일으키는 데 효과적이라고 밝혀졌다.
실제로, 규소 기판 상의 GaN의 성장은 GaN 층과 같은 질화물 층의 성장 단계동안 "멜트-백 에칭" 현상의 발생과 관련된 어려움들을 겪는다. 상기 파괴적인 현상은 규소와 갈륨의 반응성에 의해 설명된다. 특히, 결정 성장 단계 동안, 규소는 갈륨과 반응할 수 있도록 규소의 온도가 충분히 상승하는 것을 본다. 상기 반응은 일반적으로 규소 내 캐비티들(cavities)의 중공(hollow)의 형성을 초래한다.
상기 캐비티들은 기판의 품질들 및 그에 따라 LED들의 성능들을 저하시킨다. 또한, 캐비티들은 동일한 층들의 적층으로부터 획득된 LED들의 낮은 동질성(homogeneity)을 유도하는 규소 표면 상에 무작위로 나타난다.
GaN의 성장을 시작하기 전에 규소 상에 질화 알루미늄(AlN)으로 이루어진 버퍼 층을 형성함으로써 상기 갈륨에 의한 상기 규소의 불시의(untimely) 에칭을 회피하거나 제한할 수 있다.
상기 비제한적인 예에서 나타낸 바와 같이, 기판은 단결정 또는 결정질 규소로 이루어질 수 있다. 이 경우, 고체 규소 기판 또는 SOI(silicon-on-insulator)형 발전 기판이 관련될 수 있다. 대안적인 실시예에 따르면, 결정질 기판은 Ge 또는 GaAs 또는 심지어 Si, Ge, GaAs 재료들의 합금으로 형성된다. 합금은 예를 들어 SiGe일 수 있다. 일반적으로, 입방 대칭(cubic cymmetry)의 기판에 관한 것이므로, 결정 배향<111>을 갖는 패싯들의 출현을 가능하게 한다.
다음, GaN계 반-극성 층의 성장은 결정 배향<111>을 갖는 패싯들(310)로부터 수행된다. 결정 배향<111>을 갖는 상기 패싯들(310)이 AlN의 버퍼 층(410)으로 덮여 있다면, GaN의 반-극성 층은 AlN의 상기 버퍼 층(410)으로부터 성장한다.
반-극성 층의 성장은 영역들(340)이 융합되기 전에 중단되고 따라서 도 3c 및 도 3d에 도시된 결과를 획득하기 전에 중단된다.
도 4a에 도시된 바와 같이, 그럼에도 불구하고 GaN계 재료의 성장은 이후의 성장 재개를 고려하여 시드(seed)(440)가 획득될 때까지 계속된다.
도 4a에 도시된 시드(440) 또는 결정을 성장시키기 위한 파라미터들은 결정 배향(0001)을 갖는 경사진 패싯(442)을 보호하는 방식으로 선택된다. 상기 결정은 또한 결정 배향이
Figure pct00007
인 상측 면(441)을 갖는다.
본 발명의 방법의 구현의 특정 비제한적인 예에서, GaN계 재료의 성장은 1210℃의 온도에서 300millibar의 압력 하에서 3000초, 즉 50분동안 챔버 또는 밀폐된 엔클로저에서 수행된다. 바람직하게는, 시드(440)의 성장은 금속 유기 화학 기상 증착(metal organic chemical vapor deposition)의 약자인 MOCVD에 의해 수행된다. 상기 성장은 바람직하게는 AlN의 버퍼 층(410)으로부터 직접 수행된다. 상기 예의 갈륨계 질화물의 V/III 몰 비는 650이다. 일반적으로 V/III 몰 비는 550 내지 750이다.
자연적으로, 성장을 위해 선택된 파리미터들에 따라, 획득된 시드 형태들 및 패싯 크기들은 상이할 수 있다.
성장 시간을 제어함으로써, 시드(440)가 완전한 피라미드를 형성하지 않고 실제로(0001)의 결정 배향을 갖는 경사진 패싯(442)을 갖는 것을 보장한다. 예를 들어, 50㎚ 내지 15㎛의 깊이의 V형 홈들에 대해, 3000초의 시간 동안 GaN을 성장시키면, 각 홈(320) 내에서 경사진 패싯(442)을 획득할 수 있으며, 경사진 패싯(442)의 폭 "w"는 30nm 초과, 바람직하게는 100nm 내지 2000nm 및 바람직하게는 200nm 정도이다. 도 4a에서 참조된 상기 폭 w는 상기 경사진 패싯(442)의 평면 내에 포함되고 상기 홈(320)이 놓이는 주요 방향에 수직인 방향으로 취해진다.
일반적으로, 경사진 패싯(442)을 형성하도록 시드(440)의 성장 시간을 결정하고 시간에 맞춰 정지하기 위해, 경사진 패싯(442)의 결정 배향은 (0001)이며, 특히 가스 유동 비율, 온도, 압력 등을 고려하여 다음의 파라미터들이 고려된다.
도 4b에 도시된 바와 같이, 시드(440)의 상측 부분을 개질하는 단계가 수행된다.
상기 단계는 시드(440)의 표면 처리(surface treatment)를 포함한다. 이는 규소를 통합함으로써 변형된 표면 영역을 획득하는 것을 가능하게 한다. 상기 영역 또는 개질된 부분은 도 4b 및 다음에서 참조 번호 450으로 표시된다.
상기 개질된 부분은 규소(Si) 및 가능하게는 규소 질화물(SiN)을 포함한다. 보다 일반적으로, 상기 개질된 부분(450)은 적어도 갈륨(Ga), 질소(N) 및 규소(Si)을 포함한다. 일 실시예에 따르면, 갈륨(Ga), 질소(N) 및 규소(Si)만을 함유한다.
자연적으로, 상기 처리 단계에 의해 개질된 상기 부분과는 별도로, 시드(440)는 규소를 포함하지 않는다.
비제한적인 예로서, 상측 패싯(441) 위에 위치된 개질된 부분(450)의 규소 함유량은 5원자%이다. 보다 일반적으로, 상측 패싯(441) 위에 위치된 개질된 부분(450)의 규소 함량은 3원자% 내지 10원자% 이다. 보다 일반적으로, 상측 패싯(441) 위에 위치된 개질된 부분(450)의 규소 함량은 3원자% 내지 20원자%이다. 상기 함량들은 배향(0001)의 반-극 패싯(452)의 레벨에서 에피택셜 성장의 재개를 가능하게 하며, 상측 패싯(451)의 레벨에서 전위들(dislocations)을 매우 효과적으로 차단하여 GaN의 상측 부분을 개질시키는 것을 가능하게 한다.
규소를 포함하는 상기 개질된 부분(450)은 적어도 시드(440)의 상측 패싯(441) 상에 위치된다.
바람직하게는, 상기 처리는 동일한 압력 및 온도 조건들을 유지함으로써 이전 동작에서와 같이 동일한 챔버 내에서 인시츄 방식으로(in-situ) 수행된다. 유리하게는, 상기 부분(450)의 개질은 바람직하게는 MOCVD에 의해 수행된다. 상기 유형의 처리는 이하에서 특정되는 바와 같이 상기 개질된 부분(450)을 매우 낮은 두께로 제한할 수 있게 한다. 또한, 이는 다양한 단계들 동안 챔버들을 변경하지 않을 수 있게 하여, 방법의 단순성 및 비용 측면들에서 유리하다.
이러한 경우 Si를 포함하는 상기 부분(450)의 개질은, 예를 들어, 상기 예에서, 한편으로는, 5slm(standard liter/minute(분당 표준 리터)의 약자)의 유동 레이트(flow rate)를 갖는 가스 형태의 암모니아(NH3)를, 다른 한편으로는, 100sccm(standard cubic centimetre per minute(분당 표준 세제곱 센티미터)의 약자)의 유동 레이트를 갖는 실란(SiH4)을 70초 동안 챔버 내에 주입함으로써 수행된다. 당연히, 상기 파라미터들의 매우 상이한 값들이 상기 부분(450)의 개질을 획득하는 데 사용될 수 있다. 상기 개질된 부분의 두께를 제어하기 위해, 예를 들어, 온도, 가스 유동 비율, 압력 등의 파라미터들이 조정될 것이다.
다른 비제한적인 예들에 따르면, 다음 간격들로부터의 값들이 취해질 수 있다:
SiH4 유동: 5sccm 내지 3000sccm
NH3 유동: 0.2slm 내지 15slm
온도: 600°C 내지 1200°C
압력: 20mbar 내지 800mbar.
규소(450)를 포함하는 개질된 부분은 매우 얇은 층이며, 시드(440)의 상측 표면(441) 상에 취해지는 두께는 단원자의 두께(즉, 개질된 부분(450)을 구성하는 재료의 단원자 층(monoatomic layer) 또는 단층(monolayer)의 두께)보다 크며, 바람직하게는 2원자 층들의 두께보다 크다. 보다 일반적으로는 단원자 두께와 16 원자 층들 사이, 즉 일반적으로 0.3nm(또는nm = 10-9m) 내지 5nm의 두께 범위이다.
보다 일반적으로, 규소(450)을 포함하는 개질된 부분은 10초 내지 100초 동안 챔버 내로의 가스 주입에 의해 형성된다.
예기치 않게, 규소를 혼합시킴으로써 GaN의 개질은 시드(440)의 상측 패싯(441) 상에서 선택적으로 수행되며, 특히 배향(0001)의 경사진 패싯(442) 상에서 수행되지 않거나 연속적으로 수행되지 않는다는 것을 유의해야 한다.
시드(440)의 경사진 패싯(442) 상에서, Si를 혼입함으로써, 처리는 연속적이지 않고, Si가 존재하지 않는 영역들을 남긴다는 것이 관찰되었다.
시드의 개질의 상기 불연속은 GaN의 성장의 재개가 상기 패싯(442)으로부터 수행될 수 있게 한다. 일반적으로, 시드(440)의 경사진 표면(442) 상에 취해진 규소(450)을 포함하는 개질된 부분의 두께는 층과 동일하거나 정확하게는 낮다. 따라서, 규소를 포함하는 개질된 부분은 0.3nm 이하의 두께를 갖는 경사진 패싯 상에 있다.
반대로, 처리는 전체 상측 패싯(441) 상의 GaN의 연속적인 개질을 야기하며, 따라서 상측 패싯(441) 상에 Si를 포함하는 연속 부분(450)을 형성한다.
이어서, 동일한 장비에서 및 예를 들어, 상기 문맥에서 상기 기간을 제한하지 않으면서 10분 동안, GaN계 재료의 성장은 시드(440)의 초기 성장과 동일한 조건들을 사용하여 재개된다. 도 4c에 도시된 바와 같이, 규소를 혼입함으로써 부분(450)을 개질한 후에, GaN계 재료의 핵 생성(nucleation)의 재개는 따라서 배향(0001)의 경사진 패싯(442)으로부터만 발생한다. 따라서 시드(440)는 도 4c에 도시된 연장부(460)를 갖는다. 규소를 포함하는 개질된 부분(450)에 의해 덮인 배향
Figure pct00008
의 상측 패싯(441) 상에서 핵 생성이 나타나지 않는다.
GaN이 배향(0001)의 경사진 패싯(442)으로부터 성장할 때 상측 패싯(441)으로부터의 상기 GaN의 성장의 부재는 복수의 설명들에 기초될 수 있다. 본 발명의 개발과 관련하여, 상기 GaN의 성장 차를 시도하고 이해하기 위한 복수의 설명들이 예상되었다. 상기 설명들의 조합이 상기 GaN의 성장 차의 기점에 있을 가능성이 있다.
가능한 설명은 경사진 패싯(442) 상의 개질의 불연속성이 GaN의 에피택셜 성장의 재개를 가능하게 한다는 것인데, 여기서 경사진 패싯(442)은 개질되지 않지만 상측 패싯(441) 상의 연속적인 개질은 성장의 재개를 막는다.
또 다른 가능한 설명은 상측 패싯(441)과 경사진 패싯(442) 사이의 교차점에서, 곳에서의 성장을 재시작하기 위해 이용가능한 결합들이 더 이상 없기 때문에, 이는 상기 교차점에서의 GaN의 성장에 유리하다는 것이다.
또 다른 가능한 설명은 증착 속도에 관하여 및 한편으로는 상측 패싯(441), 및 다른 한편으로는 상측 패싯(442) 상에 규소를 포함하는 개질된 부분(450)과 관련된 밀도 및 결정 구조에 관한 차들이 GaN과의 상이한 친화도들 및 핵 형성에 의한 연속적인 성장의 가능성을 유도하거나 유도하지 않는다.
이어서, 도 4d 내지 도 4g에 도시된 바와 같이, GaN계 재료의 성장은 규소를 포함하는 개질된 부분(450)이 도 4f에 도시된 바와 같이 완전히 덮일 때까지 측 방향(470)으로 계속된다.
특히 유리한 방법으로, 규소를 포함하는 개질된 부분(450)은 시드(440)의 상측 부분(445), 즉 개질된 부분(450) 위에 위치된 부분의 스레딩 전위들(TD)의 전파를 방지한다. 규소를 포함하는 개질된 부분(450)과 접촉할 때, 상기 전위들은 상기 개질된 부분(450)에 평행한 평면 내에서 만곡되거나 전파되지만, 상기 개질된 부분(450)을 관통하지는 않는다. 따라서, 전위들은 시드(440)의 하측 부분(446), 즉 개질된 부분(450) 아래에 위치된 부분에 한정된다.
배향(0001)의 경사진 패싯(442)의 레벨에서, 전위들은 규소를 포함하는 개질된 부분(450) 위에 위치된 시드(440)의 상측 부분(445)에서 전파하지 않는다.
도 4g는 시드들(440)이 융합될 때까지 반-극성 층(480)의 성장을 계속한 후에 획득되는 결과를 도시한다.
패싯들<111>/AlN/GaN 계면으로부터 전파되며, 벤딩되고, 평면 내의 진행이 규소를 포함하는 개질된 층에 의해 정지되는 전위들(500)은 도 4g에 개략적으로 도시된다.
이와 같이하여 획득된 반-극성 층(480)은 기판(300)으로부터 분리되어 미세전자 장치를 형성할 수 있다.
도 5는 이전 도면에서 설명된 본 발명의 방법에 따라 제조된 GaN 결정들의 샘플들의 사진들을 도시한다. 사진들은 "STEM(Scanning Transmission Electron Microscopy)" 시스템을 사용하여 촬영되었다. 도 5는 피라미드형 시드(440)의 패싯(442)으로부터의, 전술된 바와 같이 성장이 이루어진 결정 영역의 단면 이미지들을 도시한다. 사진들은
Figure pct00009
(510) 축에서 다양한 배율들로 획득되었다. 도 5에서, 스레딩 전위들(TD)(500)은 규소(450)를 포함하는 개질된 부분이 존재하는 평면에서 완전히 차단된다는 것을 알 수 있다.
Si를 혼입함으로써 개질된 후 시드에 대해 수행된 관찰들에서, GaN 내에 Si를 혼입함으로써 처리가 수행된 계면에서 상이한 결정화된 층의 외관이 보이지 않는다. 상기 계면에서 단지 화학적 대조 변화(chemical contrast variation)가 관찰된다. 이러한 처리를 위해 사용되는 반응기(reactor)의 처리 시간, 온도, 압력 및 가스 유동들은 상기 계면 영역의 두께를 제어하는 조정 매개변수들이다.
도 3a 및 도 3b 및 도 4a 내지 도 4g를 참조하여 기술된 비한정적인 실시예에 다수의 변형들이 추가될 수 있다.
예를 들어, 홈들(320)은 반드시 V형일 필요는 없다. 홈들은 편평한 하단을 가질 수 있다. 따라서, 결정 배향<111>를 갖는 패싯들(310)은 반대편 패싯들(311)을 직접 결합시키지 않고 홈 하단 상에 정지될 수 있다.
본 발명은 상술된 실시예들에 한정되지 않으며 청구 범위에 의해 커버되는 모든 실시예들로 확장된다.

Claims (21)

  1. 입방 대칭(cubic symmetry)의 결정질 기판(300)의 상측 표면 상에 갈륨(Ga) 및 질소(N) 계 재료로부터 획득된 적어도 하나의 반-극성(semi-polar) 질화물 층(480)을 획득하는 방법으로서,
    - 상기 결정질 기판(300)의 상측 표면으로부터 복수의 평행한 홈들(grooves)(320)을 에칭하는 단계로서, 각각의 홈(320)은 적어도 2개의 마주보는 경사진 패싯들(inclined facets)(310, 311)을 포함하며, 상기 2개의 마주보는 패싯들(310, 311) 중 적어도 하나의 패싯(310)은 결정 배향(crystalline orientation)<111>을 갖는, 상기 에칭하는 단계;
    - 결정 배향<111>을 갖는 패싯(310) 맞은편의 패싯(311)은 마스킹되고 결정 배향<111>을 갖는 패싯(310)은 마스킹되지 않도록, 상기 결정질 기판(300)의 상측 표면 상에 마스크(331)를 형성하는 단계;
    - 상기 마스크(331)를 형성하는 단계 후에, 결정 배향<111>을 갖는 마스킹되지 않은 패싯(310)으로부터의 에피택셜 성장에 의해 상기 반-극성 질화물 층(350)을 형성하는 단계; 중 적어도 하나의 단계를 포함하며,
    상기 반-극성 층(350)을 형성하는 단계는,
    - 복수의 적어도 평행한 홈들(320) 내에 시드(seed)(440)를 형성하도록 결정 배향<111>을 갖는 마스킹되지 않은 패싯(310)으로부터 수행되는 적어도 하나의 제 1 에피택셜 성장 단계;
    - 상기 시드(440)가 결정 배향(0001)을 갖는 경사진 패싯(442) 및 결정질 반-극성 배향
    Figure pct00010
    을 갖는 상측 패싯(441)을 가질 때, 상기 제 1 에피택셜 성장 단계를 중지하는 단계;
    - 규소(Si)를 포함하는 개질된 부분(450)을 상기 시드(440)의 표면 상에 형성하도록, 규소(Si)를 포함하는 적어도 하나의 가스의 존재 하에 상기 시드(440)를 배치시킴으로써, 상기 시드(440)의 상측 부분을 개질하는 것을 포함하는 표면 처리 단계; 및
    - 상기 결정 배향(0001)을 갖는 경사진 패싯(442)으로부터 수행되는, 상기 재료의 적어도 하나의 제 2 에피택셜 성장 단계로서, 상기 제 2 에피택셜 성장 단계는 인접한 평행 홈들(320)의 시드들(440)이 융합(coalescence)될 때까지 계속되는, 상기 제 2 에피택셜 성장 단계;를 적어도 포함하는 것을 특징으로 하는, 방법.
  2. 제 1 항에 있어서,
    상기 제 2 에피택셜 성장 단계 동안, 질화물(N)로 이루어진 반-극성 층(480)이 규소를 포함하는 상기 개질된 부분(450)의 적어도 일 부분을 덮는, 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    규소를 포함하는 상기 개질된 부분(450)은 상기 시드(440)의 상측 패싯(441) 상에 연속적으로 존재하는, 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    규소를 포함하는 상기 개질된 부분(450)은 결정 배향(0001)을 갖는 경사진 패싯(442) 상에는 존재하지 않거나 불연속적으로 존재하는, 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    결정질 반-극성 배향을 갖는 상측 패싯(441) 위에 위치된 상기 개질된 부분의 규소 함량은 원자 백분율(atomic percentage)로 3% 내지 20%인, 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 시드(440)의 상측 부분의 개질은, SiH4 및 NH3를 포함하는 가스의 결합된 플로우에 상기 시드(440)를 노출시키는 것을 포함하는, 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    규소를 포함하는 상기 개질된 부분(450)의 두께는 적어도 SiH4와 NH3의 유동 레이트(flow rates)의 비를 조절함으로써 및/또는 노출 시간을 조절함으로써 제어되는, 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    규소를 포함하는 상기 개질된 부분(450)의 두께는, 규소를 포함하는 적어도 하나의 가스의 유동 레이트, 온도 및 주입 압력을 포함하는 매개변수들 중 적어도 하나를 조절함으로써 제어되는, 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 상측 패싯(441)의 상단에 위치하는 규소를 포함하는 개질된 부분(450)은, 하나의 단일원자(monoatomic) 층보다 큰, 바람직하게는 16개의 단일원자 층들보다 크거나 같은 두께를 갖는, 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 상측 패싯(441)의 상단에 위치하는 규소를 포함하는 개질된 부분(450)은, 0.3nm보다 큰, 바람직하게는 5nm보다 큰 두께를 갖는, 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 경사진 패싯(442)의 상단에 위치하는 규소를 포함하는 개질된 부분(450)은 하나의 단일원자 층 이하의 두께를 갖는, 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 경사진 패싯(442)의 상단에 위치하는 규소를 포함하는 개질된 부분(450)은 0.3nm 이하의 두께를 갖는, 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    적어도 하나의 제 1 에피택셜 성장 및 상기 시드(440)의 상측 부분의 개질은 동일한 반응기(reactor)에서 수행되는, 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 시드(440)의 상측 부분의 개질은 금속 유기 화학 기상 증착(MOCVD)에 의해 수행되는, 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 중지하는 단계는 미리결정된 기간 후에 실행되는, 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    결정 배향<111>을 갖는 패싯(310)으로부터의 상기 재료의 제 1 에피택셜 성장 단계는 상기 시드(440)가 상기 홈을 채우기 전에 중지되는, 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    결정 배향<111>을 갖는 패싯들(310)로부터의 상기 재료의 에피택셜 성장 단계 이전에, AlN의 버퍼 층(410)이 결정 배향<111>을 갖는 패싯들(310) 상에 형성되는, 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 결정질 기판(300)은 Si, Ge, GaAs 재료들 중 하나로 형성되거나, 상기 Si, Ge, GaAs 재료들 중 하나에 기반하여 형성되거나, 또는 상기 Si, Ge, GaAs 재료들의 합금으로 형성되는, 방법.
  19. 질화 갈륨(GaN)의 적어도 하나의 반-극성 층(480)을 포함하며, 상기 반-극성 층(480)은 편평한 부분(flat portion)(445) 및 상기 편평한 부분(445)으로부터 연장되는 복수의 피라미드형 부분들(446)을 포함하는, 미세전자 장치에 있어서,
    각 피라미드형 부분 내에 규소를 포함하는 개질된 부분(450)을 포함하는 것을 특징으로 하는, 미세전자 장치.
  20. 제 19 항에 있어서,
    규소를 포함하는 개질된 부분(450)은 상기 편평한 부분(445)과 평행한 적어도 하나의 평탄부(flat part)를 가지며, 상기 개질된 부분(450)의 평탄부의 두께는 0.3nm보다 큰, 미세전자 장치.
  21. 제 19 항 또는 제 20 항에 따른 미세전자 장치를 포함하는 발광 다이오드(LED).
KR1020187027185A 2016-02-22 2017-02-21 결정질 기판 상에 반-극성 질화물 층을 획득하는 방법 Withdrawn KR20180120193A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1651433 2016-02-22
FR1651433A FR3048002B1 (fr) 2016-02-22 2016-02-22 Procede permettant d'obtenir sur un substrat cristallin une couche semi-polaire de nitrure
PCT/EP2017/053830 WO2017144429A1 (fr) 2016-02-22 2017-02-21 Procédé permettant d'obtenir sur un substrat cristallin une couche semi-polaire de nitrure

Publications (1)

Publication Number Publication Date
KR20180120193A true KR20180120193A (ko) 2018-11-05

Family

ID=56263823

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187027185A Withdrawn KR20180120193A (ko) 2016-02-22 2017-02-21 결정질 기판 상에 반-극성 질화물 층을 획득하는 방법

Country Status (6)

Country Link
US (1) US10892378B2 (ko)
EP (1) EP3420125B1 (ko)
JP (1) JP7055102B2 (ko)
KR (1) KR20180120193A (ko)
FR (1) FR3048002B1 (ko)
WO (1) WO2017144429A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI728364B (zh) * 2019-05-21 2021-05-21 國立陽明交通大學 氮化鎵異質整合於矽基板之半導體結構及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3884969B2 (ja) 2002-02-15 2007-02-21 宣彦 澤木 半導体発光素子およびその製造方法
US8709921B2 (en) 2010-11-15 2014-04-29 Applied Materials, Inc. Method for forming a semiconductor device using selective epitaxy of group III-nitride
TWI425666B (zh) * 2011-04-27 2014-02-01 Univ Nat Central Growth of semi - polarized nitrides
US10134727B2 (en) * 2012-09-28 2018-11-20 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
CN106233471A (zh) 2014-04-16 2016-12-14 耶鲁大学 蓝宝石衬底上的氮‑极性的半极性GaN层和器件
FR3037711A1 (fr) 2015-06-18 2016-12-23 Commissariat Energie Atomique Procede permettant d'obtenir sur un substrat cristallin une couche semi-polaire de nitrure obtenu avec l'un au moins parmi les materiaux suivants : gallium (ga), indium (in) et aluminium (al)
FR3044464B1 (fr) * 2015-11-30 2018-02-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede permettant d'obtenir sur un substrat cristallin une couche semi-polaire de nitrure

Also Published As

Publication number Publication date
EP3420125B1 (fr) 2024-09-11
US20190081204A1 (en) 2019-03-14
JP7055102B2 (ja) 2022-04-15
FR3048002B1 (fr) 2021-07-02
EP3420125A1 (fr) 2019-01-02
US10892378B2 (en) 2021-01-12
JP2019507716A (ja) 2019-03-22
FR3048002A1 (fr) 2017-08-25
WO2017144429A1 (fr) 2017-08-31

Similar Documents

Publication Publication Date Title
JP3139445B2 (ja) ＧａＮ系半導体の成長方法およびＧａＮ系半導体膜
JP4486506B2 (ja) ハイドライド気相成長方法による転位密度の低い無極性窒化ガリウムの成長
US8008170B2 (en) Method for manufacturing semiconductor device
CN105702562B (zh) 使用化学剥离方法的ⅲ族氮化物基板的制备方法
US8310030B2 (en) III-nitride crystal substrate and III-nitride semiconductor device
JP4493646B2 (ja) 後続のターゲット材堆積のためのシリコン基板を改質するバッファ構造および該バッファ構造を形成する方法
US20020022287A1 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts, and gallium nitride semiconductor structures fabricated thereby
US10896818B2 (en) Stacking fault-free semipolar and nonpolar GaN grown on foreign substrates by eliminating the nitrogen polar facets during the growth
JP2002033288A (ja) 結晶成長方法
JP2010534612A (ja) エピタキシャル方法およびこの方法によって成長させられたテンプレート
CN104508840B (zh) 用于制造光电子半导体芯片的方法和光电子半导体芯片
US10892159B2 (en) Semipolar or nonpolar group III-nitride substrates
JP2010521810A (ja) 半導体ヘテロ構造及びその製造
JPH06140346A (ja) ヘテロエピタキシアルの薄い層と電子デバイスの製造法
JP4356208B2 (ja) 窒化物半導体の気相成長方法
WO2001059819A1 (en) Methods of fabricating gallium nitride semiconductor layers on substrates including non-gallium nitride posts, and gallium nitride semiconductor structures fabricated thereby
KR20180120193A (ko) 결정질 기판 상에 반-극성 질화물 층을 획득하는 방법
JP2001148348A (ja) ＧａＮ系半導体素子とその製造方法
US12106959B2 (en) Nonpolar or semipolar group III-nitride substrates
EP4053881B1 (en) Semiconductor element and method for producing semiconductor element
JP3634243B2 (ja) Ｉｉｉ族窒化物半導体単結晶の作製方法及びｉｉｉ族窒化物半導体単結晶の使用方法
KR20130093976A (ko) Ⅲ-ⅴ족 질화물계 화합물 반도체 소자, 기판 및 그 제조 방법
KR101094409B1 (ko) 질화갈륨 단결정 후막의 제조 방법
KR101660735B1 (ko) 질화물 반도체 박막 성장 방법
Zhang MOCVD growth of GaN on 200mm Si and addressing foundry compatibility issues

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20180919

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20220214

Comment text: Request for Examination of Application

PC1202 Submission of document of withdrawal before decision of registration

Comment text: [Withdrawal of Procedure relating to Patent, etc.] Withdrawal (Abandonment)

Patent event code: PC12021R01D

Patent event date: 20230220

WITB Written withdrawal of application