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KR20180060100A - 하이브리드 클럭 데이터 복원 회로 및 수신기 - Google Patents

하이브리드 클럭 데이터 복원 회로 및 수신기 Download PDF

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KR20180060100A
KR20180060100A KR1020160159203A KR20160159203A KR20180060100A KR 20180060100 A KR20180060100 A KR 20180060100A KR 1020160159203 A KR1020160159203 A KR 1020160159203A KR 20160159203 A KR20160159203 A KR 20160159203A KR 20180060100 A KR20180060100 A KR 20180060100A
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signal
bang
clock
clock signal
digital
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최광천
신종신
김성준
양혜연
임병현
정우철
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삼성전자주식회사
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Abstract

하이브리드 클록 데이터 복원 회로는, 클록 신호에 응답하여 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 입력 데이터 신호와 클록 신호의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호 및 다운 신호를 생성하는 선형 위상 검출기, 업 신호 및 다운 신호에 기초하여 입력 데이터 신호가 클록 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 업 신호 및 클록 신호가 입력 데이터 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 다운 신호를 생성하는 아비터, 뱅뱅 업 신호 및 뱅뱅 다운 신호에 기초하여 디지털 제어 코드를 생성하는 디지털 루프 필터, 및 디지털 제어 코드에 응답하여 클록 신호의 주파수를 결정하고, 업 신호 및 다운 신호에 응답하여 클록 신호의 결정된 주파수를 조절하는 디지털 제어 발진기를 포함한다. 이에 따라, 하이브리드 클록 데이터 복원 회로는 디지털 뱅뱅 방식의 적분 경로를 채용하여 낮은 회로 복잡도 및 작은 회로 사이즈를 가지면서 아날로그 선형 방식의 비례 경로를 채용하여 선형성을 확보함으로써 지터 성능 또는 지터 내성을 향상시킬 수 있다.

Description

하이브리드 클럭 데이터 복원 회로 및 수신기{HYBRID CLOCK DATA RECOVERY CIRCUIT AND RECEIVER}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 하이브리드 클록 데이터 복원 회로 및 이를 포함하는 수신기에 관한 것이다.
입력 데이터 신호를 고속으로 수신하는 종래의 수신기에서는, 고속 데이터 처리를 위하여 뱅뱅 타입의 위상 검출기(Bang-Bang Phase Detector)를 포함하는 뱅뱅 타입의 아날로그 클럭-데이터 복원(Clock-Data Recovery, CDR)가 사용되어 왔다. 그러나, 아날로그 CDR에 포함된 루프 필터가 큰 사이즈의 커패시터를 포함하고, 따라서 아날로그 CDR은 큰 회로 사이즈를 가진다. 이에 따라, 최근에는, 아날로그 루프 필터를 대신하여 디지털 루프 필터를 포함하는 디지털 CDR이 널리 사용되고 있다. 이러한 디지털 CDR은 아날로그 CDR에 비하여 낮은 회로 복잡도 및 작은 회로 사이즈를 가진다. 그러나, 디지털 CDR은 선형성을 가지지 못하여 지터 성능 또는 지터 내성이 악화되는 문제가 있다.
본 발명의 일 목적은 낮은 회로 복잡도 및 작은 회로 사이즈를 가지면서 선형성을 확보하여 향상된 지터 성능 또는 지터 내성을 가지는 하이브리드 클록 데이터 복원 회로를 제공하는 것이다.
본 발명의 다른 목적은 낮은 회로 복잡도 및 작은 회로 사이즈를 가지면서 선형성을 확보하여 향상된 지터 성능 또는 지터 내성을 가지는 하이브리드 클록 데이터 복원 회로를 포함하는 수신기를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로는 클록 신호에 응답하여 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 상기 입력 데이터 신호와 상기 클록 신호의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호 및 다운 신호를 생성하는 선형 위상 검출기, 상기 업 신호 및 상기 다운 신호에 기초하여 상기 입력 데이터 신호가 상기 클록 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 업 신호 및 상기 클록 신호가 상기 입력 데이터 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 다운 신호를 생성하는 아비터, 상기 뱅뱅 업 신호 및 상기 뱅뱅 다운 신호에 기초하여 디지털 제어 코드를 생성하는 디지털 루프 필터, 및 상기 디지털 제어 코드에 응답하여 상기 클록 신호의 주파수를 결정하고, 상기 업 신호 및 상기 다운 신호에 응답하여 상기 클록 신호의 결정된 주파수를 조절하는 디지털 제어 발진기를 포함한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수신기는 통신 채널을 통하여 수신된 입력 데이터 신호에 기초하여 클록 신호 및 복원 데이터 신호를 생성하는 하이브리드 클록 데이터 복원 회로를 포함한다. 상기 하이브리드 클록 데이터 복원 회로는, 상기 클록 신호에 응답하여 상기 입력 데이터 신호를 샘플링하여 상기 복원 데이터 신호를 생성하고, 상기 입력 데이터 신호와 상기 클록 신호의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호 및 다운 신호를 생성하는 선형 위상 검출기, 상기 업 신호 및 상기 다운 신호에 기초하여 상기 입력 데이터 신호가 상기 클록 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 업 신호 및 상기 클록 신호가 상기 입력 데이터 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 다운 신호를 생성하는 아비터, 상기 뱅뱅 업 신호 및 상기 뱅뱅 다운 신호에 기초하여 디지털 제어 코드를 생성하는 디지털 루프 필터, 및 상기 디지털 제어 코드에 응답하여 상기 클록 신호의 주파수를 결정하고, 상기 업 신호 및 상기 다운 신호에 응답하여 상기 클록 신호의 결정된 주파수를 조절하는 디지털 제어 발진기를 포함한다.
본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로 및 수신기는, 디지털 뱅뱅 방식의 적분 경로(integral path)를 채용하여 낮은 회로 복잡도 및 작은 회로 사이즈를 가지면서 아날로그 선형 방식의 비례 경로(proportional path)를 채용하여 선형성을 확보함으로써 지터 성능 또는 지터 내성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 하이브리드 클록 데이터 복원 회로에 포함된 선형 위상 검출기의 일 예를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 아비터의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 하이브리드 클록 데이터 복원 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 하이브리드 클록 데이터 복원 회로에 포함된 선형 위상 검출기의 일 예를 나타내는 블록도이다.
도 6은 본 발명의 일 실시예에 따른 하이브리드 클록 데이터 복원 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 디지털 루프 필터의 일 예를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 디지털 제어 발진기의 일 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 디지털 제어 발진기의 다른 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 디지털 제어 발진기의 또 다른 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 디지털 제어 발진기의 또 다른 예를 나타내는 블록도이다.
도 12는 종래의 디지털 클록 데이터 복원 회로에 의해 복원된 클록 신호들 및 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 의해 복원된 클록 신호들을 나타내는 그래프들이다.
도 13은 종래의 디지털 클록 데이터 복원 회로의 지터 전달 함수(jitter transfer function) 및 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로의 지터 전달 함수를 나타내는 그래프들이다.
도 14는 종래의 디지털 클록 데이터 복원 회로와 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로의 입력 지터 주파수에 따른 입력 지터 허용량을 나타내는 그래프이다.
도 15는 송신기와, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로를 포함하는 수신기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로를 나타내는 블록도이다.
도 1을 참조하면, 하이브리드 클록 데이터 복원 회로(100)는 선형 위상 검출기(110), 아비터(120), 디지털 루프 필터(130) 및 디지털 제어 발진기(140)를 포함한다.
선형 위상 검출기(110)는 외부의 송신기로부터 통신 채널을 통하여 입력 데이터 신호(IDAT)를 수신하고, 하이브리드 클록 데이터 복원 회로(100) 내에서 생성된 클록 신호(CLK)를 수신할 수 있다. 선형 위상 검출기(110)는 클록 신호(CLK)에 응답하여 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다. 실시예에 따라, 선형 위상 검출기(110)는 클록 신호(CLK)의 상승 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성하거나, 클록 신호(CLK)의 하강 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다.
또한, 선형 위상 검출기(110)는 입력 데이터 신호(IDAT) 및 클록 신호(CLK)에 기초하여 업 신호(UP) 및 다운 신호(DOWN)를 생성할 수 있다. 특히, 선형 위상 검출기(110)는 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호(UP) 및 다운 신호(DOWN)를 생성할 수 있다. 즉, 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 차가 연속적으로 증가될수록 선형 위상 검출기(110)에 의해 생성된 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이가 연속적으로 증가될 수 있다. 일 실시예에서, 선형 위상 검출기(110)에 의해 생성된 업 및 다운 신호들(UP, DOWN)은 클록 신호(CLK)의 하강 에지에서 하강 에지들을 가지도록 정렬되고, 업 및 다운 신호들(UP, DOWN)의 상승 에지들이 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 상기 위상 차에 상응하는 위상 차를 가질 수 있다. 다른 실시예에서, 선형 위상 검출기(110)에 의해 생성된 업 및 다운 신호들(UP, DOWN)은 클록 신호(CLK)의 상승 에지에서 상승 에지들을 가지도록 정렬되고, 업 및 다운 신호들(UP, DOWN)의 하강 에지들이 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 상기 위상 차에 상응하는 위상 차를 가질 수 있다. 또 다른 실시예에서, 업 및 다운 신호들(UP, DOWN)은 업 및 다운 신호들(UP, DOWN)의 펄스들의 중심이 일치하도록 정렬될 수 있으나, 이에 한정되지 않는다.
아비터(120)는 업 신호(UP) 및 다운 신호(DOWN)에 기초하여 뱅뱅 업 신호(!!UP) 및 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 로직 하이 레벨을 가지는 뱅뱅 업 신호(!!UP)는 입력 데이터 신호(IDAT)가 클록 신호(CLK)보다 위상이 앞서는 것을 나타내고, 로직 하이 레벨을 가지는 뱅뱅 다운 신호(!!DOWN)는 클록 신호(CLK)가 입력 데이터 신호(IDAT)보다 위상이 앞서는 것을 나타낸다. 일 실시예에서, 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 비교는, 클록 신호(CLK)의 상승 에지와 입력 데이터 신호(IDAT)의 임의의 천이(즉, 상승 에지 및 하강 에지 중 임의의 하나) 사이의 위상 비교를 수행함으로써, 수행될 수 있다. 다른 실시예에서, 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 비교는, 클록 신호(CLK)의 하강 에지와 입력 데이터 신호(IDAT)의 임의의 천이 사이의 위상 비교를 수행함으로써, 수행될 수 있다. 한편, 선형 위상 검출기(110) 및 아비터(120)는 뱅뱅 타입의 위상 검출기(Bang-Bang Phase Detector)의 역할을 할 수 있고, 뱅뱅 타입의 위상 검출기와 동일 또는 유사한 회로 사이즈를 가질 수 있다.
디지털 루프 필터(130)는 뱅뱅 업 신호(!!UP) 및 뱅뱅 다운 신호(!!DOWN)를 디지털 필터링하여 디지털 제어 코드(DCC)를 생성할 수 있다. 일 실시예에서, 디지털 루프 필터(130)는 뱅뱅 업 신호(!!UP) 및 뱅뱅 다운 신호(!!DOWN)가 나타내는 값, 또는 뱅뱅 업 신호(!!UP) 및 뱅뱅 다운 신호(!!DOWN)가 나타내는 값에 게인(gain)을 승산한 값을 누적하여 디지털 제어 코드(DCC)를 생성할 수 있다.
디지털 제어 발진기(140)는 디지털 제어 코드(DCC)에 상응하는 주파수를 가지는 클록 신호(CLK)의 주파수를 생성할 수 있다. 예를 들어, 디지털 제어 코드(DCC)가 상대적으로 큰 값을 가지는 경우, 디지털 제어 발진기(140)는 상대적으로 높은 주파수를 가지는 클록 신호(CLK)를 생성하고, 디지털 제어 코드(DCC)가 상대적으로 작은 값을 가지는 경우, 디지털 제어 발진기(140)는 상대적으로 낮은 주파수를 가지는 클록 신호(CLK)를 생성할 수 있다.
또한, 디지털 제어 발진기(140)는 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수를 조절할 수 있다. 일 실시예에서, 디지털 제어 발진기(140)는, 업 신호(UP)가 다운 신호(DOWN)보다 큰 펄스 폭을 가지는 경우 클록 신호(CLK)의 주파수를 증가시키고, 다운 신호(DOWN)가 업 신호(UP)보다 큰 펄스 폭을 가지는 경우 클록 신호(CLK)의 주파수를 감소시킬 수 있다. 특히, 디지털 제어 발진기(140)는, 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수를 조절함으로써, 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 상기 위상 차에 선형적으로 비례하여 클록 신호(CLK)의 위상을 조절할 수 있다. 예를 들어, 디지털 제어 발진기(140)는, 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 상기 위상 차에 선형적으로 비례하는 업 및 다운 신호들(UP, DOWN)의 펄스 폭 차이에 상응하는 시간 동안 클록 신호(CLK)의 주파수를 변경함으로써, 클록 신호(CLK)의 위상이 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 상기 위상 차에 선형적으로 비례하여 조절되도록 할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로(100)는 뱅뱅 업 및 다운 신호들(!!UP, !!DOWN)을 생성하는 아비터(120), 디지털 루프 필터(130)를 이용한 디지털 뱅뱅 방식의 적분 경로(160)뿐만 아니라, 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 상기 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호(UP) 및 다운 신호(DOWN)를 생성하는 선형 위상 검출기(110)를 이용한 아날로그 선형 방식의 비례 경로(150)를 가진다. 이에 따라, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로(100)는, 종래의 뱅뱅 타입의 디지털 클록 데이터 복원 회로와 같이 낮은 회로 복잡도 및 작은 회로 사이즈를 가지면서, 비례 경로(150)에 대하여 선형성을 확보함으로써 지터 성능 또는 지터 내성을 향상시킬 수 있다.
한편, 종래의 뱅뱅 타입의 디지털 클록 데이터 복원 회로에서는, 루프 안정성을 확보하고 입력 데이터 신호에 포함된 지터에 대한 내성을 향상시키기 위하여, 뱅뱅 업 및 다운 신호들에 의해 즉각적으로 변경되는 클록 신호의 주파수 크기, 즉 비례 경로를 통한 클록 신호의 주파수 변경량이 증가되어야 한다. 그러나, 종래의 뱅뱅 타입의 디지털 클록 데이터 복원 회로에서는, 비례 경로를 통한 클록 신호의 주파수 변경량이 증가되면, 클록 신호의 주파수 변동(fluctuation)이 증가되어 확정적 지터(deterministic jitter)가 발생하게 되고, 디지털 클록 데이터 복원 회로의 지터 내성, 특히 고주파 지터 내성이 악화된다. 한편, 종래의 디지털 클록 데이터 복원 회로에서 선형성을 확보하도록, 뱅뱅 위상 검출기를 대신하여 선형 위상 검출기와 아날로그-디지털 변환기를 채용하는 방안, 다수의 뱅뱅 위상 검출기들을 채용하는 방안 등을 고려할 수 있으나, 이러한 방안들은 동작 속도 및 해상도에 한계가 있고, 회로 복잡도가 높으며, 특히 아날로그-디지털 변환기 또는 다수의 뱅뱅 위상 검출기들이 추가됨에 따라 회로 사이즈 및 전력 소모가 증가되는 문제가 있다. 그러나, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로(100)에서는, 선형 위상 검출기(110)를 이용하여 아날로그 선형 방식으로 비례 경로(150)를 통한 클록 신호(CLK)의 주파수 제어를 수행함으로써, 비례 경로(150)에 대한 선형성을 확보할 수 있고, 지터 성능 또는 지터 내성을 향상시킬 수 있다.
도 2는 본 발명의 일 실시예에 따른 하이브리드 클록 데이터 복원 회로에 포함된 선형 위상 검출기의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 선형 위상 검출기(110a)는 제1 플립-플롭(111a), 지연기(112a), 제2 플립-플롭(113a), 제3 플립-플롭(114a), 제1 XOR 게이트(115a) 및 제2 XOR 게이트(116a)를 포함할 수 있다.
제1 플립-플롭(111a)은 입력 데이터 신호(IDAT)를 수신하는 입력 단자(D), 및 제3 플립-플롭(114a)의 입력 단자(D) 및 제2 XOR 게이트(116a)의 제1 입력 단자에 연결된 출력 단자(Q)를 포함할 수 있다. 제1 플립-플롭(111a)은 클록 신호(CLK)의 하강 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 출력할 수 있다. 한편, 선형 위상 검출기(110a)는 제1 플립-플롭(111a)의 출력을 복원 데이터 신호(RDAT)로서 출력할 수 있다. 지연기(112a)는 입력 데이터 신호(IDAT)를 수신하는 입력 단자, 및 제2 플립-플롭(113a)의 입력 단자(D) 및 제1 XOR 게이트(115a)의 제1 입력 단자에 연결된 출력 단자를 포함할 수 있다. 지연기(112a)는 입력 데이터 신호(IDAT)를 지연시킬 수 있다. 일 실시예에서, 지연기(112a)는 입력 데이터 신호(IDAT)를 약 0.5 단위 시간(Unit Interval; UI) 내지 약 1.5 UI만큼 지연시킬 수 있다. 여기서, 단위 시간은 기본(default) 주파수를 가지는 클록 신호(CLK)의 하나의 클록 사이클에 상응할 수 있다.
제2 플립-플롭(113a)은 지연기(112a)의 상기 출력 단자에 연결된 입력 단자(D), 및 제1 XOR 게이트(115a)의 제2 입력 단자에 연결된 출력 단자(Q)를 포함할 수 있다. 제2 플립-플롭(113a)는 클록 신호(CLK)의 상승 에지에서 지연기(112a)의 출력을 샘플링하여 출력할 수 있다. 제3 플립-플롭(114a)은 제1 플립-플롭(111a)의 출력 단자(Q)에 연결된 입력 단자(D), 및 제2 XOR 게이트(116a)의 제2 입력 단자에 연결된 출력 단자(Q)를 포함할 수 있다. 제3 플립-플롭(114a)은 클록 신호(CLK)의 상기 상승 에지에서 제1 플립-플롭(111a)의 출력을 샘플링하여 출력할 수 있다.
제1 XOR 게이트(115a)는 지연기(112a)의 상기 출력 단자에 연결된 제1 입력 단자, 및 제2 플립-플롭(113a)의 출력 단자(Q)에 연결된 제2 입력 단자, 및 업 신호(UP)를 출력하는 출력 단자를 포함할 수 있다. 제1 XOR 게이트(115a)는 지연기(112a)의 출력 및 제2 플립-플롭(113a)의 출력에 XOR 연산을 수행하여 업 신호(UP)를 생성할 수 있다. 제2 XOR 게이트(116a)는 제1 플립-플롭(111a)의 출력 단자(Q)에 연결된 제1 입력 단자, 및 제3 플립-플롭(114a)의 출력 단자(Q)에 연결된 제2 입력 단자, 및 다운 신호(DOWN)를 출력하는 출력 단자를 포함할 수 있다. 제2 XOR 게이트(116a)는 제1 플립-플롭(111a)의 출력 및 제3 플립-플롭(114a)의 출력에 XOR 연산을 수행하여 다운 신호(DOWN)를 생성할 수 있다.
도 2의 선형 위상 검출기(110a)는 클록 신호(CLK)의 상기 하강 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다. 또한, 도 2의 선형 위상 검출기(110a)는, 업 및 다운 신호들(UP, DOWN)이 클록 신호(CLK)의 상기 하강 에지에서 하강 에지들을 가지고, 업 및 다운 신호들(UP, DOWN)의 상승 에지들이 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 차에 상응하는 위상 차를 가지도록, 업 신호(UP) 및 다운 신호(DOWN)를 생성할 수 있다.
도 3은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 아비터의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 아비터(120)는 제1 내지 제4 NAND 게이트들(122, 124, 126, 128)을 포함할 수 있다.
제1 NAND 게이트(122)는 업 신호(UP)를 수신하는 제1 입력 단자, 제2 NAND 게이트(124)의 출력 단자에 연결된 제2 입력 단자, 및 제3 NAND 게이트(126)의 제1 입력 단자에 연결된 출력 단자를 포함할 수 있다. 제1 NAND 게이트(122)는 업 신호(UP) 및 제2 NAND 게이트(124)의 출력에 NAND 연산을 수행할 수 있다. 제2 NAND 게이트(124)는 다운 신호(DOWN)를 수신하는 제1 입력 단자, 제1 NAND 게이트(122)의 출력 단자에 연결된 제2 입력 단자, 및 제4 NAND 게이트(128)의 제1 입력 단자에 연결된 출력 단자를 포함할 수 있다. 제2 NAND 게이트(124)는 다운 신호(DOWN) 및 제1 NAND 게이트(122)의 출력에 NAND 연산을 수행할 수 있다.
제3 NAND 게이트(126)는 제1 NAND 게이트(122)의 출력 단자에 연결된 제1 입력 단자, 제4 NAND 게이트(128)의 출력 단자에 연결된 제2 입력 단자, 및 뱅뱅 업 신호(!!UP)를 출력하는 출력 단자를 포함할 수 있다. 제3 NAND 게이트(126)는 제1 NAND 게이트(122)의 출력 및 제4 NAND 게이트(128)의 출력에 NAND 연산을 수행하여 뱅뱅 업 신호(!!UP)를 생성할 수 있다. 제4 NAND 게이트(128)는 제2 NAND 게이트(124)의 출력 단자에 연결된 제1 입력 단자, 제3 NAND 게이트(126)의 출력 단자에 연결된 제2 입력 단자, 및 뱅뱅 다운 신호(!!DOWN)를 출력하는 출력 단자를 포함할 수 있다. 제4 NAND 게이트(128)는 제2 NAND 게이트(124)의 출력 및 제3 NAND 게이트(126)의 출력에 NAND 연산을 수행하여 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다.
도 3의 아비터(120)는 업 신호(UP)가 다운 신호(DOWN)보다 큰 펄스 폭을 가지는 동안 로직 하이 레벨의 뱅뱅 업 신호(!!UP) 및 로직 로우 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 즉, 아비터(120)는, 입력 데이터 신호가 클록 신호보다 위상이 앞서는 동안, 로직 하이 레벨의 뱅뱅 업 신호(!!UP) 및 로직 로우 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 또한, 도 3의 아비터(120)는 다운 신호(DOWN)가 업 신호(UP)보다 큰 펄스 폭을 가지는 동안 로직 로우 레벨의 뱅뱅 업 신호(!!UP) 및 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 즉, 아비터(120)는, 클록 신호가 입력 데이터 신호보다 위상이 앞서는 동안, 로직 로우 레벨의 뱅뱅 업 신호(!!UP) 및 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다.
또한, 일 실시예에서, 업 신호(UP) 및 다운 신호(DOWN)가 클록 신호의 하강 에지에서 하강 에지들을 가지도록 정렬되는 경우, 아비터(120)는 업 신호(UP) 및 다운 신호(DOWN) 중 위상이 앞서는 신호를 검출하고, 업 신호(UP)가 앞선 위상을 가지는 경우 로직 하이 레벨의 뱅뱅 업 신호(!!UP)를 생성하고, 다운 신호(DOWN)가 앞선 위상을 가지는 경우 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다.
한편, 도 3에는 4개의 NAND 게이트들(122, 124, 126, 128)을 포함하는, 즉 2개의 래치들을 포함하는 아비터(120)의 구성의 일 예가 도시되어 있으나, 본 발명의 실시예들에 따른 아비터(120)는 도 3에 도시된 구성에 한정되지 않고, 다양한 구성으로 구현될 수 있다. 예를 들어, 아비터(120)는 4개의 NOR 게이트들로 구현될 수 있다.
도 4는 본 발명의 일 실시예에 따른 하이브리드 클록 데이터 복원 회로의 동작을 설명하기 위한 타이밍도이다.
도 1 내지 도 4를 참조하면, 클록 신호(CLK)의 상승 에지 전에 입력 데이터 신호(IDAT)가 천이하는 제1 시점(T1)에서, 선형 위상 검출기(110, 110a)는 상승 에지를 가지는 업 신호(UP)를 생성할 수 있다. 또한, 아비터(120)는 상승 에지를 가지는 업 신호(UP) 및 로직 로우 레벨의 다운 신호(DOWN)에 응답하여 상승 에지를 가지는 뱅뱅 업 신호(!!UP) 및 로직 로우 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 디지털 루프 필터(130)는 로직 하이 레벨의 뱅뱅 업 신호(!!UP)에 응답하여 디지털 제어 코드(DCC)를 단위 크기(예를 들어, 1)만큼 증가시키고, 디지털 제어 발진기(140)는 상기 단위 크기만큼 증가된 디지털 제어 코드(DCC)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)를 기본 주파수(f0)로부터 적분 경로 주파수 단위 변경량(α)만큼 증가시킬 수 있다. 또한, 디지털 제어 발진기(140)는 로직 하이 레벨의 업 신호(UP) 및 로직 로우 레벨의 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB)만큼 증가시킬 수 있다. 한편, 적분 경로 주파수 단위 변경량(α) 및 비례 경로 주파수 변경량(fBB)은 실시예에 따라 응용에 적합하도록 미리 결정될 수 있다.
클록 신호(CLK)가 상승 에지를 가지는 제2 시점(T2)에서, 선형 위상 검출기(110, 110a)는 상승 에지를 가지는 다운 신호(DOWN)를 생성할 수 있다. 디지털 제어 발진기(140)는 로직 하이 레벨의 업 신호(UP) 및 로직 하이 레벨의 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)의 비례 경로 주파수 변경량(fBB)만큼의 증가분을 제거(즉, 비례 경로 주파수 변경량(fBB)만큼 클록 신호(CLK)의 주파수(CLK_FREQ)를 감소)할 수 있다. 즉, 업 신호(UP)가 다운 신호(DOWN)보다 큰 펄스 폭을 가지는 경우, 디지털 제어 발진기(140)는 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간(T1-T2) 동안 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB) 만큼 증가시킬 수 있다.
클록 신호(CLK)의 하강 에지에서, 선형 위상 검출기(110, 110a)는 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다. 또한, 클록 신호(CLK)의 하강 에지에서, 선형 위상 검출기(110, 110a)는 하강 에지를 가지는 업 신호(UP) 및 하강 에지를 가지는 다운 신호(DOWN)를 생성할 수 있다.
입력 데이터 신호(IDAT)가 천이하는 제3 시점(T3)에서, 선형 위상 검출기(110, 110a)는 상승 에지를 가지는 업 신호(UP)를 생성할 수 있다. 아비터(120)는, 입력 데이터 신호(IDAT)가 클록 신호(CLK)보다 위상이 앞서는 동안, 즉 업 신호(UP)가 다운 신호(DOWN)보다 큰 펄스 폭을 가지는 동안, 로직 하이 레벨의 뱅뱅 업 신호(!!UP) 및 로직 로우 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 디지털 루프 필터(130)는 로직 하이 레벨의 뱅뱅 업 신호(!!UP)에 응답하여 디지털 제어 코드(DCC)를 단위 크기만큼 더욱 증가시키고, 디지털 제어 발진기(140)는 클록 신호(CLK)의 주파수(CLK_FREQ)를 적분 경로 주파수 단위 변경량(α)만큼 더욱 증가시킬 수 있다. 또한, 디지털 제어 발진기(140)는 로직 하이 레벨의 업 신호(UP) 및 로직 로우 레벨의 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB)만큼 증가시킬 수 있다.
클록 신호(CLK)가 상승 에지를 가지는 제4 시점(T4)에서, 선형 위상 검출기(110, 110a)는 상승 에지를 가지는 다운 신호(DOWN)를 생성하고, 디지털 제어 발진기(140)는 클록 신호(CLK)의 주파수(CLK_FREQ)의 비례 경로 주파수 변경량(fBB)만큼의 증가분을 제거할 수 있다.
입력 데이터 신호(IDAT)의 천이 전에 클록 신호(CLK)가 상승 에지를 가지는 제5 시점(T5)에서, 선형 위상 검출기(110, 110a)는 하강 에지를 가지는 다운 신호(DOWN)를 생성할 수 있다. 또한, 아비터(120)는 로직 로우 레벨의 업 신호(UP) 및 상승 에지를 가지는 다운 신호(DOWN)에 응답하여 로직 로우 레벨의 뱅뱅 업 신호(!!UP) 및 상승 에지를 가지는 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 디지털 루프 필터(130)는 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)에 응답하여 디지털 제어 코드(DCC)를 단위 크기만큼 감소시키고, 디지털 제어 발진기(140)는 상기 단위 크기만큼 감소된 디지털 제어 코드(DCC)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)를 적분 경로 주파수 단위 변경량(α)만큼 감소시킬 수 있다. 또한, 디지털 제어 발진기(140)는 로직 로우 레벨의 업 신호(UP) 및 로직 하이 레벨의 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB)만큼 감소시킬 수 있다.
입력 데이터 신호(IDAT)가 천이하는 제6 시점(T6)에서, 선형 위상 검출기(110, 110a)는 상승 에지를 가지는 업 신호(UP)를 생성할 수 있다. 디지털 제어 발진기(140)는 로직 하이 레벨의 업 신호(UP) 및 로직 하이 레벨의 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)의 비례 경로 주파수 변경량(fBB)만큼의 감소분을 제거(즉, 비례 경로 주파수 변경량(fBB)만큼 클록 신호(CLK)의 주파수(CLK_FREQ)를 증가)할 수 있다. 즉, 다운 신호(DOWN)가 업 신호(UP)보다 큰 펄스 폭을 가지는 경우, 디지털 제어 발진기(140)는 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간(T5-T6) 동안 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB) 만큼 감소시킬 수 있다.
클록 신호(CLK)가 상승 에지를 가지는 제7 시점(T7)에서, 선형 위상 검출기(110, 110a)는 상승 에지를 가지는 다운 신호(DOWN)를 생성할 수 있다. 아비터(120)는, 클록 신호(CLK)가 입력 데이터 신호(IDAT)보다 위상이 앞서는 동안, 즉 다운 신호(DOWN)가 업 신호(UP)보다 큰 펄스 폭을 가지는 동안, 로직 로우 레벨의 뱅뱅 업 신호(!!UP) 및 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 디지털 루프 필터(130)는 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)에 응답하여 디지털 제어 코드(DCC)를 단위 크기만큼 더욱 감소시키고, 디지털 제어 발진기(140)는 클록 신호(CLK)의 주파수(CLK_FREQ)를 적분 경로 주파수 단위 변경량(α)만큼 더욱 감소시킬 수 있다. 또한, 디지털 제어 발진기(140)는 로직 로우 레벨의 업 신호(UP) 및 로직 하이 레벨의 다운 신호(DOWN)에 응답하여 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB)만큼 감소시킬 수 있다.
입력 데이터 신호(IDAT)가 천이하는 제8 시점(T8)에서, 선형 위상 검출기(110, 110a)는 상승 에지를 가지는 업 신호(UP)를 생성하고, 디지털 제어 발진기(140)는 클록 신호(CLK)의 주파수(CLK_FREQ)의 비례 경로 주파수 변경량(fBB)만큼의 감소분을 제거할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로(100)는 적분 경로(160)를 통하여 클록 신호(CLK)의 주파수(CLK_FREQ)를 디지털 뱅뱅 방식으로 제어할 수 있다. 또한, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로(100)는 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 차에 선형적으로 비례하는 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간(T1-T2, T3-T4, T5-T6, T7-T8) 동안 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB)만큼 변경함으로써, 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 차에 선형적으로 비례하여 클록 신호(CLK)의 위상을 조절할 수 있다. 즉, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로(100)는 선형 위상 검출기(110, 110a)를 이용하여 아날로그 선형 방식으로 비례 경로(150)를 통한 클록 신호(CLK)의 주파수 제어를 수행함으로써, 비례 경로(150)에 대한 선형성을 확보할 수 있고, 지터 성능 또는 지터 내성을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 하이브리드 클록 데이터 복원 회로에 포함된 선형 위상 검출기의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 선형 위상 검출기(110b)는 제1 플립-플롭(111b), 지연기(112b), 제2 플립-플롭(113b), 제3 플립-플롭(114b), 제1 XOR 게이트(115b) 및 제2 XOR 게이트(116b)를 포함할 수 있다.
제1 플립-플롭(111b)는 클록 신호(CLK)의 상승 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 출력할 수 있다. 지연기(112b)는 입력 데이터 신호(IDAT)를, 예를 들어 약 0.5 UI 내지 약 1.5 UI만큼, 지연시킬 수 있다. 제2 플립-플롭(113b)은 클록 신호(CLK)의 상기 상승 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 출력할 수 있다. 제3 플립-플롭(114b)은 클록 신호(CLK)의 하강 에지에서 제1 플립-플롭(111b)의 출력을 샘플링하여 출력할 수 있다. 제1 XOR 게이트(115b)는 지연기(112b)의 출력 및 제2 플립-플롭(113b)의 출력에 XOR 연산을 수행하여 다운 신호(DOWN)를 생성할 수 있다. 제2 XOR 게이트(116b)는 제1 플립-플롭(111b)의 출력 및 제3 플립-플롭(114b)의 출력에 XOR 연산을 수행하여 업 신호(UP)를 생성할 수 있다.
도 5의 선형 위상 검출기(110b)는 클록 신호(CLK)의 상기 상승 에지에서 입력 데이터 신호(IDAT)를 샘플링하여 복원 데이터 신호(RDAT)를 생성할 수 있다. 또한, 도 5의 선형 위상 검출기(110b)는, 업 및 다운 신호들(UP, DOWN)이 클록 신호(CLK)의 상기 상승 에지에서 상승 에지들을 가지고, 업 및 다운 신호들(UP, DOWN)의 하강 에지들이 입력 데이터 신호(IDAT)와 클록 신호(CLK)의 위상 차에 상응하는 위상 차를 가지도록, 업 신호(UP) 및 다운 신호(DOWN)를 생성할 수 있다.
한편, 도 2 및 도 5에는 선형 위상 검출기(110a, 110b)의 구성의 예들이 도시되어 있으나, 본 발명의 실시예들에 따른 선형 위상 검출기(110)는 도 2 및 도 5에 도시된 구성들에 한정되지 않고, 다양한 구성으로 구현될 수 있다.
도 6은 본 발명의 일 실시예에 따른 하이브리드 클록 데이터 복원 회로의 동작을 설명하기 위한 타이밍도이다.
도 1, 도 3, 도 5 및 도 6을 참조하면, 클록 신호(CLK)의 하강 에지에서 하강 에지들을 가지는 도 4에 도시된 업 및 다운 신호들(UP, DOWN)과 달리, 도 5의 선형 위상 검출기(110b)에 의해 생성된 업 및 다운 신호들(UP, DOWN)는 도 6에 도시된 바와 같이 클록 신호(CLK)의 상승 에지에서 상승 에지들을 가질 수 있다.
선형 위상 검출기(110, 110b)는 클록 신호(CLK)의 상승 에지에서 상승 에지를 가지고, 입력 데이터 신호(IDAT)가 천이할 때 하강 에지를 가지는 다운 신호(DOWN), 및 클록 신호(CLK)의 상승 에지에서 상승 에지를 가지고, 클록 신호(CLK)의 하강 에지에서 하강 에지를 가지는 업 신호(UP)를 생성할 수 있다.
아비터(120)는 입력 데이터 신호(IDAT)가 클록 신호(CLK)보다 위상이 앞서는 동안, 즉 업 신호(UP)가 다운 신호(DOWN)보다 큰 펄스 폭을 가지는 동안, 또는 다운 신호(DOWN)의 하강 에지가 업 신호(UP)의 하강 에지보다 앞서는 동안, 로직 하이 레벨의 뱅뱅 업 신호(!!UP) 및 로직 로우 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다. 또한, 아비터(120)는 클록 신호(CLK)가 입력 데이터 신호(IDAT)보다 위상이 앞서는 동안, 즉 다운 신호(DOWN)가 업 신호(UP)보다 큰 펄스 폭을 가지는 동안, 또는 업 신호(UP)의 하강 에지가 다운 신호(DOWN)의 하강 에지보다 앞서는 동안, 로직 로우 레벨의 뱅뱅 업 신호(!!UP) 및 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)를 생성할 수 있다.
디지털 루프 필터(130)는 로직 하이 레벨의 뱅뱅 업 신호(!!UP)에 응답하여 디지털 제어 코드(DCC)를 단위 크기만큼 증가시키고, 디지털 제어 발진기(140)는 클록 신호(CLK)의 주파수(CLK_FREQ)를 적분 경로 주파수 단위 변경량(α)만큼 증가시킬 수 있다. 또한, 디지털 루프 필터(130)는 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)에 응답하여 디지털 제어 코드(DCC)를 단위 크기만큼 감소시키고, 디지털 제어 발진기(140)는 클록 신호(CLK)의 주파수(CLK_FREQ)를 적분 경로 주파수 단위 변경량(α)만큼 감소시킬 수 있다.
또한, 디지털 제어 발진기(140)는 업 신호(UP)가 다운 신호(DOWN)보다 큰 펄스 폭을 가지는 경우, 디지털 제어 발진기(140)는 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간(T1'-T2', T3'-T4') 동안 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB) 만큼 증가시킬 수 있다. 디지털 제어 발진기(140)는 다운 신호(DOWN)가 업 신호(UP)보다 큰 펄스 폭을 가지는 경우, 디지털 제어 발진기(140)는 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간(T5'-T6', T7'-T8') 동안 클록 신호(CLK)의 주파수(CLK_FREQ)를 비례 경로 주파수 변경량(fBB) 만큼 감소시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 디지털 루프 필터의 일 예를 나타내는 블록도이다.
디지털 루프 필터(130)는 뱅뱅 업 신호(!!UP) 및 뱅뱅 다운 신호(!!DOWN)를 디지털 필터링하여 디지털 제어 코드(DCC)를 생성할 수 있다. 도 7을 참조하면, 디지털 루프 필터(130)는 디지털 승산기(132), 디지털 합산기(134) 및 디지털 지연 블록(136)을 포함할 수 있다. 디지털 승산기(132)는 뱅뱅 업 신호(!!UP) 및 뱅뱅 다운 신호(!!DOWN)가 나타내는 값에 게인(G)을 승산하여 출력할 수 있다. 도 7의 예에서, 로직 하이 레벨의 뱅뱅 업 신호(!!UP)는 +1을 나타내고, 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)는 -1을 나타내며, 디지털 승산기(132)의 게인(G)은 임의의 값을 가질 수 있다. 이 경우, 디지털 승산기(132)는, 로직 하이 레벨의 뱅뱅 업 신호(!!UP)가 인가될 때 +G를 출력하고, 로직 하이 레벨의 뱅뱅 다운 신호(!!DOWN)가 인가될 때 -G를 출력할 수 있다. 지연 블록(136)은 디지털 제어 코드(DCC)를 지연시켜 이전 디지털 제어 코드(PDCC)로서 출력할 수 있다. 합산기(134)는 이전 디지털 제어 코드(PDCC)에 상기 디지털 승산기(132)의 출력을 합산하여 디지털 제어 코드(DCC)로서 출력할 수 있다.
한편, 도 7에는 디지털 루프 필터(130)의 구성의 일 예가 도시되어 있으나, 본 발명의 실시예들에 따른 디지털 루프 필터(130)는 도 7에 도시된 구성에 한정되지 않고, 다양한 구성으로 구현될 수 있다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 포함된 디지털 제어 발진기의 예들을 나타내는 블록도들이다.
도 8을 참조하면, 디지털 제어 발진기(140a)는 디지털 제어 코드(DCC)를 아날로그 제어 전압(CV)으로 변환하는 디지털 아날로그 변환기(142a), 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 제어 전압(CV)을 조절하는 전압 조절 블록(144a), 및 조절된 제어 전압(ACV)에 상응하는 주파수를 가지는 클록 신호(CLK)를 생성하는 전압 제어 발진기(Voltage Controlled Oscillator; VCO)(146a)를 포함할 수 있다. 디지털 제어 발진기(140a)는, 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 제어 전압(CV)을 조절함으로써, 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간 동안 클록 신호(CLK)의 주파수를 비례 경로 주파수 변경량만큼 변경할 수 있다.
도 9를 참조하면, 디지털 제어 발진기(140b)는 복수의 전류원들을 포함하는 전류원 어레이(141b), 디지털 제어 코드(DCC)에 상응하는 제어 전류를 생성하도록 상기 복수의 전류원들을 선택적으로 연결하는 스위치 어레이(142b), 가산 전류를 생성하는 업 전류원(143b), 업 신호(UP)에 응답하여 상기 제어 전류에 상기 가산 전류가 가산되도록 업 전류원(143b)을 연결하는 업 스위치(144b), 감산 전류를 생성하는 다운 전류원(145b), 다운 신호(DOWN)에 응답하여 상기 제어 전류에 상기 감산 전류가 감산되도록 다운 전류원(145b)을 연결하는 다운 스위치(146b), 및 스위치 어레이(142b), 업 스위치(144b) 및 다운 스위치(146b)를 통하여 인가되는 전류에 상응하는 주파수를 가지는 클록 신호(CLK)를 생성하는 전류 제어 발진기(Current Controlled Oscillator; CCO)(147b)를 포함할 수 있다. 디지털 제어 발진기(140b)는, 업 신호(UP)에 응답하여 CCO(147b)에 인가되는 전류를 업 전류원(143b)의 상기 가산 전류만큼 증가시키고, 다운 신호(DOWN)에 응답하여 CCO(147b)에 인가되는 전류를 다운 전류원(145b)의 상기 감소 전류만큼 감소시킴으로써, 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간 동안 클록 신호(CLK)의 주파수를 비례 경로 주파수 변경량만큼 변경할 수 있다.
도 10을 참조하면, 디지털 제어 발진기(140c)는 적어도 하나의 인덕터(141c, 142c) 및 커패시터 뱅크(143c)를 포함하는 LC 발진기일 수 있다. 디지털 제어 발진기(140c)는 트랜지스터들(144c, 145c) 및 전류원(146c)를 더 포함할 수 있다. 커패시터 뱅크(143c)의 커패시턴스는 디지털 제어 코드(DCC)뿐만 아니라, 업 신호(UP) 및 다운 신호(DOWN)에 의해 조절될 수 있다. 디지털 제어 발진기(140b)는, 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 커패시터 뱅크(143c)의 커패시턴스를 조절함으로써, 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간 동안 클록 신호(CLK)의 주파수를 비례 경로 주파수 변경량만큼 변경할 수 있다.
도 11을 참조하면, 디지털 제어 발진기(140d)는 디지털 제어 코드(DCC)에 응답하여 지연량이 조절되는 적어도 하나의 인버터(141d, 142d, 143d)를 포함하는 링 발진기일 수 있다. 디지털 제어 발진기(140d)는 업 신호(UP)에 응답하여 커패시턴스가 조절되는 제1 전압 제어 커패시터(또는 제1 버랙터(varactor))(144d), 및 다운 신호 또는 반전 다운 신호(/DOWN)에 응답하여 커패시턴스가 조절되는 제2 전압 제어 커패시터(또는 제2 버랙터)(145d)를 더 포함할 수 있다. 예를 들어, 로직 하이 레벨의 업 신호(UP)가 인가되면, 제1 전압 제어 커패시터(144d)의 커패시턴스가 감소되고, 디지털 제어 발진기(140d)가 생성하는 클록 신호의 주파수가 비례 경로 주파수 변경량만큼 증가될 수 있다. 또한, 로직 하이 레벨의 다운 신호(DOWN)가 인가되면, 제2 전압 제어 커패시터(145d)의 커패시턴스가 증가되고, 디지털 제어 발진기(140d)가 생성하는 클록 신호의 주파수가 상기 비례 경로 주파수 변경량만큼 감소될 수 있다. 이에 따라, 디지털 제어 발진기(140d)는 업 신호(UP) 및 다운 신호(DOWN)의 펄스 폭 차이에 상응하는 시간 동안 클록 신호(CLK)의 주파수를 상기 비례 경로 주파수 변경량만큼 변경할 수 있다.
한편, 도 8 내지 도 11에는 디지털 제어 발진기(140a, 140b, 140c, 140d)의 구성의 예들이 도시되어 있으나, 본 발명의 실시예들에 따른 디지털 제어 발진기(140)는 도 8 내지 도 11에 도시된 구성들에 한정되지 않고, 다양한 구성으로 구현될 수 있다.
도 12는 종래의 디지털 클록 데이터 복원 회로에 의해 복원된 클록 신호들 및 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로에 의해 복원된 클록 신호들을 나타내는 그래프들이다.
도 12에서, 그래프들(171, 172, 173)은, 입력 데이터 신호로서 1 Gb/s의 이상적 PRBS(pseudorandom binary sequence) 패턴이 인가되고, 디지털 제어 발진기의 해상도가 62.5 kHz이며, 적분 경로의 게인이 0.11일 때, 종래의 뱅뱅 위상 검출기를 포함하는 디지털 클록 데이터 복원 회로에서, 각각 비례 경로 주파수 변경량(fBB)이 1 MHz, 10 MHz 및 100 MHz일 때 복원된 클록 신호들을 나타내며, 각각 약 3.395 ps, 약 21.97 ps 및 약 316.3 ps의 지터를 가질 수 있다. 또한, 그래프들(176, 177, 178)은, 동일한 조건에서, 본 발명의 실시예들에 따른 선형 위상 검출기를 포함하는 하이브리드 클록 데이터 복원 회로에서, 각각 비례 경로 주파수 변경량(fBB)이 1 MHz, 10 MHz 및 100 MHz일 때 복원된 클록 신호들을 나타내며, 각각 약 42.85 ps, 약 1.994 ps 및 약 0.9537 ps의 지터를 가질 수 있다. 도 12를 참조하면, 종래의 뱅뱅 위상 검출기를 포함하는 디지털 클록 데이터 복원 회로에 의해 복원된 클록 신호들은, 입력 데이터 신호가 지터가 없는 이상적 신호이더라도, 비례 경로 주파수 변경량(fBB)이 증가할수록 증가된 지터를 가질 수 있다. 그러나, 본 발명의 실시예들에 따른 선형 위상 검출기를 포함하는 하이브리드 클록 데이터 복원 회로는, 비례 경로 주파수 변경량(fBB)이 증가하더라도 작은 지터를 가지는 클록 신호를 복원할 수 있다.
도 13은 종래의 디지털 클록 데이터 복원 회로의 지터 전달 함수(jitter transfer function) 및 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로의 지터 전달 함수를 나타내는 그래프들이다.
도 13에서, 그래프(181)는, 입력 데이터 신호가 0.04 UI(예를 들어, 40 ps)의 사인 곡선의(sinusoidal) 지터를 가질 때, 종래의 뱅뱅 위상 검출기를 포함하는 디지털 클록 데이터 복원 회로(BBPD-DCDR)에서, 비례 경로 주파수 변경량(fBB)이 증가함에 따른 지터 전달 함수(jitter transfer function)를 나타낸다. 그래프(181)에 도시된 바와 같이, 종래의 디지털 클록 데이터 복원 회로(BBPD-DCDR)에서는, 비례 경로 주파수 변경량(fBB)이 증가함에 따라 루프 대역폭(loop bandwidth)이 증가하나, 종래의 디지털 클록 데이터 복원 회로(BBPD-DCDR)에서 자체적으로 생성하는 지터 또한 증가하게 된다. 그래프(182)는, 동일 조건에서, 본 발명의 실시예들에 따른 선형 위상 검출기를 포함하는 하이브리드 클록 데이터 복원 회로(LPD-HCDR)에서, 비례 경로 주파수 변경량(fBB)이 증가함에 따른 지터 전달 함수를 나타낸다. 그래프(182)에 도시된 바와 같이, 하이브리드 클록 데이터 복원 회로(LDC-HCDR)에서는, 비례 경로 주파수 변경량(fBB)이 증가함에 따라 지터가 증가하지 않으면서 루프 대역폭이 증가할 수 있다. 한편, 그래프(182)에는, 작은 비례 경로 주파수 변경량(fBB)을 가지는 하이브리드 클록 데이터 복원 회로(LDC-HCDR)의 지터 전달 함수가 약 2MHz 부근에서 지터 피크가 발생된 예가 도시되어 있다. 이는 작은 비례 경로 주파수 변경량(fBB)을 가지는 하이브리드 클록 데이터 복원 회로(LDC-HCDR)는 동일한 비례 경로 주파수 변경량(fBB)을 가지는 종래의 디지털 클록 데이터 복원 회로(BBPD-DCDR)보다 작은 유효 비례 경로 게인(effective proportional path gain)을 가지고, 이에 따라 위상 마진(phase margin)이 불충분하기 때문이다. 그러나, 하이브리드 클록 데이터 복원 회로(LDC-HCDR)을 설계함에 있어서 비례 경로 주파수 변경량(fBB)을 증가시키는 것이 용이하므로, 작은 비례 경로 주파수 변경량(fBB)을 가지는 종래의 디지털 클록 데이터 복원 회로(BBPD-DCDR)에서의 지터 피크는 문제되지 않는다. 도 13을 참조하면, 종래의 뱅뱅 위상 검출기를 포함하는 디지털 클록 데이터 복원 회로(BBPD-DCDR)에서는, 비례 경로 주파수 변경량(fBB)이 증가함에 따라 지터가 증가되나, 본 발명의 실시예들에 따른 선형 위상 검출기를 포함하는 하이브리드 클록 데이터 복원 회로(LDC-HCDR)에서는, 비례 경로 주파수 변경량(fBB)이 증가하더라도 지터가 증가되지 않음을 알 수 있다.
도 14는 종래의 디지털 클록 데이터 복원 회로와 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로의 입력 지터 주파수에 따른 입력 지터 허용량을 나타내는 그래프이다.
도 14에서, 라인(191)은 작은 비례 경로 주파수 변경량(fBB)을 가지는 종래의 디지털 클록 데이터 복원 회로의 입력 지터 주파수에 따른 입력 지터 허용량을 나타내고, 라인(192)은 큰 비례 경로 주파수 변경량(fBB)을 가지는 종래의 디지털 클록 데이터 복원 회로의 입력 지터 주파수에 따른 입력 지터 허용량을 나타낸다. 라인(193)은 큰 비례 경로 주파수 변경량(fBB)을 가지는 본 발명의 실시예들에 따른 하이브리드 디지털 클록 데이터 복원 회로의 입력 지터 주파수에 따른 입력 지터 허용량을 나타낸다. 도 14를 참조하면, 본 발명의 실시예들에 따른 하이브리드 디지털 클록 데이터 복원 회로는 큰 비례 경로 주파수 변경량(fBB)을 가지더라도 입력 지터 허용량이 감소되지 않을 수 있고, 특히 고주파 지터 허용량이 감소되지 않을 수 있다.
도 15는 송신기와, 본 발명의 실시예들에 따른 하이브리드 클록 데이터 복원 회로를 포함하는 수신기를 나타내는 블록도이다.
도 15를 참조하면, 송신기(200)는 통신 채널(240)을 통하여 수신기(250)에 입력 데이터 신호를 전송할 수 있다. 송신기(200)는 클록 신호를 생성하는 클록 생성기(230)(예를 들어, 위상 고정 루프 회로), 및 클록 생성기(230)에 의해 생성된 클록 신호에 응답하여 통신 채널(240)에 입력 데이터 신호를 전송하는 드라이버(220)를 포함할 수 있다. 일 실시예에서, 송신기(200)는 직렬화기(210)를 더 포함할 수 있고, 드라이버(220)가 전송하는 입력 데이터 신호는 직렬화기(210)에 의해 직렬화된 신호일 수 있다.
수신기(250)는 통신 채널(240)을 통하여 수신된 입력 데이터 신호에 기초하여 클록 신호(CLK) 및 복원 데이터 신호(RDAT)를 생성하는 하이브리드 클록 데이터 복원 회로(270)를 포함할 수 있다. 하이브리드 클록 데이터 복원 회로(270)는 도 1의 하이브리드 클록 데이터 복원 회로(100)일 수 있다. 하이브리드 클록 데이터 복원 회로(270)는 디지털 뱅뱅 방식의 적분 경로를 채용하여 낮은 회로 복잡도 및 작은 회로 사이즈를 가지면서 아날로그 선형 방식의 비례 경로를 채용하여 선형성을 확보함으로써 향상된 지터 성능 또는 지터 내성을 가질 수 있다.
일 실시예에서, 통신 채널(240)은 직렬 통신 채널이고, 상기 입력 데이터 신호 및 복원 데이터 신호(RDAT)는 각각 직렬 입력 데이터 신호 및 직렬 복원 데이터 신호일 수 있다. 이 경우, 수신기(250)는, 하이브리드 클록 데이터 복원 회로(270)에 의해 생성된 클록 신호(CLK)에 기초하여 하이브리드 클록 데이터 복원 회로(270)에 의해 생성된 직렬 복원 데이터 신호(RDAT)를 병렬화하는 병렬화기(280)를 더 포함할 수 있다. 또한, 일 실시예에서, 수신기(250)는 통신 채널(240)을 통하여 수신된 상기 입력 데이터 신호에 대한 균등화를 수행하는 이퀄라이저(260)를 더 포함할 수 있다.
실시예에 따라, 통신 채널(240)은 이더넷(Ethernet), PCI-e(Peripheral Component Interconnect express), SATA(Serial Advance Technology Attachment), USB(Universal Serial Bus), DP(DisplayPort) 등의 임의의 통신 채널일 수 있고, 수신기(250)는 이더넷, PCI-e, SATA, USB, DP 등의 임의의 수신기일 수 있다.
본 발명은 임의의 클록 데이터 복원 회로 및 수신기에 적용될 수 있고, 예를 들어 이더넷 수신기, PCI-e 수신기, SATA 수신기, USB 수신기, DP 수신기 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 클록 신호에 응답하여 입력 데이터 신호를 샘플링하여 복원 데이터 신호를 생성하고, 상기 입력 데이터 신호와 상기 클록 신호의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호 및 다운 신호를 생성하는 선형 위상 검출기;
    상기 업 신호 및 상기 다운 신호에 기초하여 상기 입력 데이터 신호가 상기 클록 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 업 신호 및 상기 클록 신호가 상기 입력 데이터 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 다운 신호를 생성하는 아비터;
    상기 뱅뱅 업 신호 및 상기 뱅뱅 다운 신호에 기초하여 디지털 제어 코드를 생성하는 디지털 루프 필터; 및
    상기 디지털 제어 코드에 응답하여 상기 클록 신호의 주파수를 결정하고, 상기 업 신호 및 상기 다운 신호에 응답하여 상기 클록 신호의 결정된 주파수를 조절하는 디지털 제어 발진기를 포함하는 하이브리드 클록 데이터 복원 회로.
  2. 제1 항에 있어서, 상기 디지털 제어 발진기는 상기 업 신호 및 다운 신호에 응답하여 상기 클록 신호의 결정된 주파수를 조절함으로써 상기 입력 데이터 신호와 상기 클록 신호의 상기 위상 차에 선형적으로 비례하여 상기 클록 신호의 위상을 조절하는 하이브리드 클록 데이터 복원 회로.
  3. 제1 항에 있어서, 상기 선형 위상 검출기는, 상기 업 및 다운 신호들이 상기 클록 신호의 하강 에지에서 하강 에지들을 가지고, 상기 업 및 다운 신호들의 상승 에지들이 상기 입력 데이터 신호와 상기 클록 신호의 상기 위상 차에 상응하는 위상 차를 가지도록, 상기 업 신호 및 상기 다운 신호를 생성하는 하이브리드 클록 데이터 복원 회로.
  4. 제3 항에 있어서, 상기 선형 위상 검출기는 상기 클록 신호의 상기 하강 에지에서 상기 입력 데이터 신호를 샘플링하여 상기 복원 데이터 신호를 생성하는 하이브리드 클록 데이터 복원 회로.
  5. 제1 항에 있어서, 상기 선형 위상 검출기는,
    상기 클록 신호의 하강 에지에서 상기 입력 데이터 신호를 샘플링하여 출력하는 제1 플립-플롭;
    상기 입력 데이터 신호를 지연시키는 지연기;
    상기 클록 신호의 상승 에지에서 상기 지연기의 출력을 샘플링하여 출력하는 제2 플립-플롭;
    상기 클록 신호의 상기 상승 에지에서 상기 제1 플립-플롭의 출력을 샘플링하여 출력하는 제3 플립-플롭;
    상기 지연기의 출력 및 상기 제2 플립-플롭의 출력에 XOR 연산을 수행하여 상기 업 신호를 생성하는 제1 XOR 게이트; 및
    상기 제1 플립-플롭의 출력 및 상기 제3 플립-플롭의 출력에 XOR 연산을 수행하여 상기 다운 신호를 생성하는 제2 XOR 게이트를 포함하는 하이브리드 클록 데이터 복원 회로.
  6. 제5 항에 있어서, 상기 선형 위상 검출기는 상기 제1 플립-플롭의 출력을 상기 복원 데이터 신호로서 출력하는 하이브리드 클록 데이터 복원 회로.
  7. 제1 항에 있어서, 상기 선형 위상 검출기는, 상기 업 및 다운 신호들이 상기 클록 신호의 상승 에지에서 상승 에지들을 가지고, 상기 업 및 다운 신호들의 하강 에지들이 상기 입력 데이터 신호와 상기 클록 신호의 상기 위상 차에 상응하는 위상 차를 가지도록, 상기 업 신호 및 상기 다운 신호를 생성하는 하이브리드 클록 데이터 복원 회로.
  8. 제7 항에 있어서, 상기 선형 위상 검출기는 상기 클록 신호의 상기 상승 에지에서 상기 입력 데이터 신호를 샘플링하여 상기 복원 데이터 신호를 생성하는 하이브리드 클록 데이터 복원 회로.
  9. 제1 항에 있어서, 상기 선형 위상 검출기는,
    상기 클록 신호의 상승 에지에서 상기 입력 데이터 신호를 샘플링하여 출력하는 제1 플립-플롭;
    상기 입력 데이터 신호를 지연시키는 지연기;
    상기 클록 신호의 상기 상승 에지에서 상기 입력 데이터 신호를 샘플링하여 출력하는 제2 플립-플롭;
    상기 클록 신호의 하강 에지에서 상기 제1 플립-플롭의 출력을 샘플링하여 출력하는 제3 플립-플롭;
    상기 지연기의 출력 및 상기 제2 플립-플롭의 출력에 XOR 연산을 수행하여 상기 다운 신호를 생성하는 제1 XOR 게이트; 및
    상기 제1 플립-플롭의 출력 및 상기 제3 플립-플롭의 출력에 XOR 연산을 수행하여 상기 업 신호를 생성하는 제2 XOR 게이트를 포함하는 하이브리드 클록 데이터 복원 회로.
  10. 제1 항에 있어서, 상기 아비터는 상기 업 신호가 상기 다운 신호보다 큰 펄스 폭을 가지는 동안 로직 하이 레벨의 상기 뱅뱅 업 신호 및 로직 로우 레벨의 상기 뱅뱅 다운 신호를 생성하고, 상기 다운 신호가 상기 업 신호보다 큰 펄스 폭을 가지는 동안 로직 로우 레벨의 상기 뱅뱅 업 신호 및 로직 하이 레벨의 상기 뱅뱅 다운 신호를 생성하는 하이브리드 클록 데이터 복원 회로.
  11. 제1 항에 있어서, 상기 아비터는,
    상기 업 신호 및 제2 NAND 게이트의 출력에 NAND 연산을 수행하는 제1 NAND 게이트;
    상기 다운 신호 및 상기 제1 NAND 게이트의 출력에 NAND 연산을 수행하는 상기 제2 NAND 게이트;
    상기 제1 NAND 게이트의 출력 및 제4 NAND 게이트의 출력에 NAND 연산을 수행하여 상기 뱅뱅 업 신호를 생성하는 제3 NAND 게이트; 및
    상기 제2 NAND 게이트의 출력 및 상기 제3 NAND 게이트의 출력에 NAND 연산을 수행하여 상기 뱅뱅 다운 신호를 생성하는 상기 제4 NAND 게이트를 포함하는 하이브리드 클록 데이터 복원 회로.
  12. 제1 항에 있어서, 상기 디지털 루프 필터는 상기 뱅뱅 업 신호 및 상기 뱅뱅 다운 신호를 디지털 필터링하여 상기 디지털 제어 코드를 생성하는 하이브리드 클록 데이터 복원 회로.
  13. 제1 항에 있어서, 상기 디지털 루프 필터는,
    상기 뱅뱅 업 신호 및 상기 뱅뱅 다운 신호가 나타내는 값에 게인을 승산하여 출력하는 디지털 승산기;
    상기 디지털 제어 코드를 지연시켜 이전 디지털 제어 코드로서 출력하는 디지털 지연 블록; 및
    상기 이전 디지털 제어 코드에 상기 디지털 승산기의 출력을 합산하여 상기 디지털 제어 코드로서 출력하는 디지털 합산기를 포함하는 하이브리드 클록 데이터 복원 회로.
  14. 제1 항에 있어서, 상기 디지털 제어 발진기는 상기 업 신호 및 상기 다운 신호의 상기 펄스 폭 차이에 상응하는 시간 동안 상기 클록 신호의 주파수를 비례 경로 주파수 변경량 만큼 변경하는 하이브리드 클록 데이터 복원 회로.
  15. 제14 항에 있어서, 상기 디지털 제어 발진기는, 상기 업 신호가 상기 다운 신호보다 큰 펄스 폭을 가지는 경우 상기 업 신호 및 상기 다운 신호의 상기 펄스 폭 차이에 상응하는 시간 동안 상기 클록 신호의 주파수를 상기 비례 경로 주파수 변경량 만큼 증가시키고, 상기 다운 신호가 상기 업 신호보다 큰 펄스 폭을 가지는 경우 상기 업 신호 및 상기 다운 신호의 상기 펄스 폭 차이에 상응하는 시간 동안 상기 클록 신호의 주파수를 상기 비례 경로 주파수 변경량 만큼 감소시키는 하이브리드 클록 데이터 복원 회로.
  16. 제1 항에 있어서, 상기 디지털 제어 발진기는,
    상기 디지털 제어 코드를 제어 전압으로 변환하는 디지털 아날로그 변환기;
    상기 업 신호 및 상기 다운 신호에 응답하여 상기 제어 전압을 조절하는 전압 조절 블록; 및
    상기 조절된 제어 전압에 상응하는 주파수를 가지는 상기 클록 신호를 생성하는 전압 제어 발진기를 포함하는 하이브리드 클록 데이터 복원 회로.
  17. 제1 항에 있어서, 상기 디지털 제어 발진기는,
    복수의 전류원들을 포함하는 전류원 어레이;
    상기 디지털 제어 코드에 상응하는 제어 전류를 생성하도록 상기 복수의 전류원들을 선택적으로 연결하는 스위치 어레이;
    가산 전류를 생성하는 업 전류원;
    상기 업 신호에 응답하여 상기 제어 전류에 상기 가산 전류가 가산되도록 상기 업 전류원을 연결하는 업 스위치;
    감산 전류를 생성하는 다운 전류원;
    상기 다운 신호에 응답하여 상기 제어 전류에 상기 감산 전류가 감산되도록 상기 다운 전류원을 연결하는 다운 스위치; 및
    상기 스위치 어레이, 상기 업 스위치 및 상기 다운 스위치를 통하여 인가되는 전류에 상응하는 주파수를 가지는 상기 클록 신호를 생성하는 전류 제어 발진기를 포함하는 하이브리드 클록 데이터 복원 회로.
  18. 제1 항에 있어서, 상기 디지털 제어 발진기는 적어도 하나의 인덕터 및 커패시터 뱅크를 포함하는 LC 발진기를 포함하고,
    상기 커패시터 뱅크의 커패시턴스는 상기 디지털 제어 코드, 상기 업 신호 및 상기 다운 신호에 의해 조절되는 하이브리드 클록 데이터 복원 회로.
  19. 제1 항에 있어서, 상기 디지털 제어 발진기는 상기 디지털 제어 코드에 응답하여 지연량이 조절되는 적어도 하나의 인버터를 포함하는 링 발진기를 포함하고,
    상기 디지털 제어 발진기는 상기 업 신호에 응답하여 커패시턴스가 조절되는 제1 전압 제어 커패시터, 및 상기 다운 신호에 응답하여 커패시턴스가 조절되는 제2 전압 제어 커패시터를 더 포함하는 하이브리드 클록 데이터 복원 회로.
  20. 통신 채널을 통하여 수신된 입력 데이터 신호에 기초하여 클록 신호 및 복원 데이터 신호를 생성하는 하이브리드 클록 데이터 복원 회로를 포함하고,
    상기 하이브리드 클록 데이터 복원 회로는,
    상기 클록 신호에 응답하여 상기 입력 데이터 신호를 샘플링하여 상기 복원 데이터 신호를 생성하고, 상기 입력 데이터 신호와 상기 클록 신호의 위상 차에 선형적으로 비례하는 펄스 폭 차이를 가지는 업 신호 및 다운 신호를 생성하는 선형 위상 검출기;
    상기 업 신호 및 상기 다운 신호에 기초하여 상기 입력 데이터 신호가 상기 클록 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 업 신호 및 상기 클록 신호가 상기 입력 데이터 신호보다 위상이 앞서는 것을 나타내는 뱅뱅 다운 신호를 생성하는 아비터;
    상기 뱅뱅 업 신호 및 상기 뱅뱅 다운 신호에 기초하여 디지털 제어 코드를 생성하는 디지털 루프 필터; 및
    상기 디지털 제어 코드에 응답하여 상기 클록 신호의 주파수를 결정하고, 상기 업 신호 및 상기 다운 신호에 응답하여 상기 클록 신호의 결정된 주파수를 조절하는 디지털 제어 발진기를 포함하는 수신기.
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