TWI630799B - Phase detector and clock and data recovery device - Google Patents
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Abstract
一種時鐘與數據回復裝置包含一時鐘信號產生器及一鑒相器。時鐘信號產生器根據控制信號產生一時鐘信號，該控制信號用以調整該時鐘信號的一頻率。鑒相器根據時鐘信號的與輸入數據產生該控制信號。當該鑒相器判斷一第n碼元與一第(n+1)碼元之間有發生轉態時，1≦n≦(N－1)，n為正整數，轉態的定義是高低邏輯準位的變換，該鑒相器判斷該第n碼元的一積分時間大於該第(n+1)碼元的一積分時間，則該鑒相器調整該控制信號以降低該時鐘信號的該頻率，該第n碼元的該積分時間是從該時鐘信號的第n個取樣緣到該二碼元間的轉態點，第(n+1)碼元的該積分時間是從該二碼元間的轉態點到該時鐘信號的第(n+1)個取樣緣。
Description
本發明是有關於一種裝置，特別是指一種以無需額外進行邊緣取樣的鑒相器及時鐘與數據回復裝置。
現有時鐘與數據恢復（Clock and Data Recovery，以下簡稱：CDR）技術由於需要獲取輸入數據流轉換邊緣的訊息，其所使用的鑒相器需要對接收到的數據流進行2倍過取樣（使用2個時鐘邊緣對同一個碼元取樣），也就是時鐘取樣頻率=2×數據傳輸率（data rate），導致功耗較大。另外，在高速的設計中，通常採用同源多相位的時鐘信號來進行數據取樣（鎖定時，數據取樣點位於碼元正中間）和邊緣取樣（鎖定時，邊緣取樣點位於數據轉換邊的中點），會存在相位失配的問題，因此，如何減少功耗及解決相位失配的問題，而是未來的研究方向。
因此，本發明之目的，即在提供一種解決上述問題的時鐘與數據回復裝置。
於是，本發明時鐘與數據回復裝置，包括一時鐘信號產生器及一鑒相器。
時鐘信號產生器接收一控制信號，且根據該控制信號產生一時鐘信號，該控制信號用以調整該時鐘信號的一頻率。
鑒相器接收一具有第一至第N個碼元的輸入數據， N≧2，N為正整數，且電連接該時鐘信號產生器以接收該時鐘信號，且根據該時鐘信號的與該輸入數據產生該控制信號。
當該鑒相器判斷一第n碼元與一第(n+1)碼元之間有發生轉態時，1≦n≦(N－1)，n為正整數，轉態的定義是高低邏輯準位的變換，該鑒相器判斷該第n碼元的一積分時間大於該第(n+1)碼元的一積分時間，則該鑒相器調整該控制信號以降低該時鐘信號的該頻率，該第n碼元的該積分時間是從該時鐘信號的第n個取樣緣到該二碼元間的轉態點，該第(n+1)碼元的該積分時間是從該二碼元間的轉態點到該時鐘信號的第(n+1)個取樣緣。
該鑒相器包括一數據取樣電路、一積分比較電路、一邏輯電路。
數據取樣電路接收一具有第一至第N個碼元的輸入數據， N≧2，N為正整數，且電連接該時鐘信號產生器以接收該時鐘信號，根據該時鐘信號來對該輸入數據進行取樣，以產生該第一至第N個碼元。
積分比較電路接收該輸入數據及該時鐘信號，且對該輸入數據的該第n碼元與該第(n+1)碼元進行積分，並比較該第n碼元與該第(n+1)碼元的該積分時間，來產生一數位信號，該數位信號用以指示該第n碼元與該第(n+1)碼元的其中之一。
邏輯電路電連接該比較器與該數據取樣電路，以接收來自該比較器的該數位信號及來自該數據取樣電路的該第n碼元與該第(n+1)碼元，且判斷該數位信號符合該第n碼元或是該第(n+1)碼元，來產生該控制信號，當該數位信號符合該第n碼元，表示該第n個取樣緣超前該第n碼元的中間點，則該控制信號指示減少頻率。當該數位信號符合該第(n+1)碼元，表示該第n個取樣緣落後該第n碼元的中間點，則該控制信號指示增加頻率。
本發明之功效在於：無需額外的對輸入數據進行邊緣取樣，使整個CDR電路所需的功耗顯著減小。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
參閱圖1與圖2，本發明時鐘與數據回復裝置之一實施例，包含一時鐘信號產生器1及一鑒相器2。
時鐘信號產生器1接收一控制信號（UP、DN），且根據該控制信號產生一時鐘信號（具有多個取樣緣分別是…CKn，CKn+1…，1≦n≦(N－1)，N≧2，N 與n為正整數），該控制信號用以調整該時鐘信號的一頻率（增加、減少或維持頻率）。該時鐘信號產生器1包括一電荷泵10、一濾波器11、一振盪器12。
電荷泵10接收該控制信號，且根據該控制信號產生一電流（Icp）。
濾波器11電連接該電荷泵10以接收該電流，且將該電流轉換成一控制電壓（V
CTRL），當該電流流入該濾波器11時，該控制電壓增加，當該電流流出該濾波器11時，該控制電壓減少。
振盪器12用以產生該時鐘信號，電連接該濾波器11以接收該控制電壓，且根據該控制電壓調整該時鐘信號的該頻率，該頻率正比該控制電壓。
鑒相器2接收一具有第一至第N個碼元的輸入數據（Data）， N≧2，N為正整數，且電連接該時鐘信號產生器1以接收該時鐘信號，且根據該時鐘信號的與該輸入數據產生該控制信號（UP、DN）。
如圖2所示，（UP=0、DN=1）表示時鐘信號的相位超前，（UP=1、DN=0）表示時鐘信號的相位落後，時鐘信號的取樣緣CKn、CKn+1是為了表示對應的所取樣碼元（Dn、Dn+1）的先後順序。
如圖3所示，該鑒相器2包括一數據取樣電路3、一積分比較電路4、一邏輯電路5。
數據取樣電路3接收該輸入數據，且電連接該時鐘信號產生器以接收該時鐘信號，根據該時鐘信號來對該輸入數據進行取樣，以產生該第一至第N個碼元。
積分比較電路4接收該輸入數據及該時鐘信號，且對該輸入數據的該第n碼元（Dn）與該第(n+1)碼元（Dn+1）進行積分，並比較該第n碼元D
n與該第(n+1)碼元D
n+1的該積分時間，來產生一數位信號，該數位信號用以指示該第n碼元D
n與該第(n+1)碼元D
n+1的其中之一。
如圖4所示，該積分比較電路3包括一積分器6、一比較器7。
積分器6接收該輸入數據，且電連接該時鐘信號產生器1以接收該時鐘信號，且從該時鐘信號的第n個取樣緣CK
n到該第(n+1)個取樣緣CK
n+1之間，對該輸入數據的該第n碼元D
n與該第(n+1)碼元D
n+1進行積分，以得到一積分結果。
比較器7電連接該積分器6以接收該積分結果，且比較該積分結果與一臨界值來輸出一數位信號，若該積分結果大於該臨界值，則該數位信號是一第一邏輯（1），若該積分結果小於該臨界值，則該數位信號是一第二邏輯（0）。
邏輯電路5電連接該比較器6與該數據取樣電路6，以接收來自該比較器的該數位信號及來自該數據取樣電路的該第n碼元與該第(n+1)碼元，且判斷該數位信號符合該第n碼元或是該第(n+1)碼元，來產生該控制信號。當該數位信號符合該第n碼元，表示該第n個取樣緣超前該第n碼元的中間點，則該控制信號指示減少頻率；當該數位信號符合該第(n+1)碼元，表示該第n個取樣緣落後該第n碼元的中間點，則該控制信號指示增加頻率。
參閱表一，為圖1與圖3中各信號的變化關係。
<TABLE border="1" borderColor="#000000" width="85%"><TBODY><tr><td> D<sub>n</sub></td><td> E<sub>n</sub></td><td> D<sub>n+1</sub></td><td> UP </td><td> DN </td><td> Icp </td><td> VCTRL </td><td> fo </td></tr><tr><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 不變 </td><td> 不變 </td></tr><tr><td> 0 </td><td> 0 </td><td> 1 </td><td> 0 </td><td> 1 </td><td> － </td><td> 下降 </td><td> 下降 </td></tr><tr><td> 0 </td><td> 1 </td><td> 1 </td><td> 1 </td><td> 0 </td><td> ＋ </td><td> 上升 </td><td> 上升 </td></tr><tr><td> 1 </td><td> 0 </td><td> 0 </td><td> 1 </td><td> 0 </td><td> ＋ </td><td> 上升 </td><td> 上升 </td></tr><tr><td> 1 </td><td> 1 </td><td> 0 </td><td> 0 </td><td> 1 </td><td> － </td><td> 下降 </td><td> 下降 </td></tr><tr><td> 1 </td><td> 1 </td><td> 1 </td><td> 0 </td><td> 0 </td><td> 0 </td><td> 不變 </td><td> 不變 </td></tr></TBODY></TABLE>表一
其中，參數Icp為電荷泵10輸出的電流，電流極性為正（+）時表示電荷泵10向濾波器11注入電流，電流極性為負（－）時表示從濾波器11抽出電流。參數V
CTRL為振盪器12的控制電壓。參數fo為時鐘信號的頻率。參數E
n為積分比較電路4所輸出的數位信號。
如圖5所示，該第n碼元D
n的該積分時間T
n是從該時鐘信號的第n個取樣緣CK
n到該二碼元間的轉態點，該第(n+1)碼元的該積分時間T
n+1是從該二碼元間的轉態點到該時鐘信號的第(n+1)個取樣緣CK
n+1。
當該鑒相器2判斷一第n碼元D
n與一第(n+1)碼元D
n+1間沒有發生轉態時，則該控制信號維持該時鐘信號的該頻率，也就是輸入數據中沒有發生高低電位的轉換時，控制信號UP、DN則一直為0。又值得注意的是，未鎖定前，所輸出的數據和恢復出的時鐘信號均不正確。
當該鑒相器2判斷輸入數據的一第n碼元D
n與一第(n+1)碼元D
n+1之間有發生轉態時，1≦n≦(N－1)，n為正整數，轉態的定義是高低邏輯準位的變換，該鑒相器2判斷該第n碼元D
n的一積分時間T
n大於該第(n+1)碼元D
n+1的一積分時間T
n+1，也就是時鐘信號相位超前時，則該鑒相器2調整該控制信號以降低該時鐘信號的該頻率，在此舉例說明，假設第n個碼元D
n是邏輯1（極性為正），第n+1個碼元D
n+1是邏輯0（極性為負），當時鐘信號相位領先時，積分器6對第n個碼元D
n的積分時間T
n大於對第n+1個碼元D
n+1的積分時間T
n+1，因此總積分結果極性為正，比較器7的數位信號En=1，與對第n個碼元D
n的取樣結果相同，即En=Dn。時鐘信號（CKD）相位超前時的整個CDR的運作如圖6所示，鑒相器2的控制信號DN=1，電荷泵10從濾波器抽出電荷，控制電壓V
CTRL下降，使振盪器12輸出的時鐘信號的頻率下降，時鐘信號的相位後移。
當該鑒相器2判斷該第n碼元的一積分時間T
n小於該第(n+1)碼元的一積分時間T
n+1，也就是時鐘信號相位落後時，則該鑒相器2調整該控制信號以增加該時鐘信號的該頻率，由於時鐘信號相位落後時，積分器6對第n個碼元D
n的積分時間T
n小於對第n+1個碼元D
n+1的積分時間T
n+1，因此總積分結果極性為負，此時，En= D
n+1。時鐘信號相位落後時的整個CDR的運作如圖7所示，整個CDR的運作是鑒相器2的控制信號UP=1，電荷泵10向濾波器11注入電荷，控制電壓V
CTRL上升，使振盪器12輸出的時鐘信號頻率上升，時鐘相位前移。
當相位鎖定時，數據的取樣點位於碼元正中間，即獲得最佳取樣點，此時，該第n碼元D
n的一積分時間T
n等於該第(n+1)碼元D
n+1的一積分時間T
n+1。鎖定時，因為En的值隨機地等於Dn或Dn+1。
綜上所述，由於上述實施例CDR中的鑒相器2，無需額外的對輸入數據進行邊緣取樣（僅使用一個取樣邊緣對一個碼元取樣），也就是所需的時鐘信號的取樣頻率相同於數據傳輸率，也就是只有現有CDR技術所需時鐘取樣頻率的一半，其功效為將使整個CDR電路所需的功耗顯著減小，另外，若是以同頻率但多個不同相位的時鐘信號來取樣的技術上，當應用在高速設計中時，也由於降低了取樣率，假設分別具有八個不同相位的八個時鐘信號（1GHz）提供到現有的鑒相器，使其據以來對4Gbps的輸入數據進行二倍過取樣（8Gbps），採用本發明的鑒相器就只需要四個相位，實現波特率取樣（4Gbps），相位減少了一半而有助於解決多相位時鐘匹配的困難，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之實施例而已，當不能以此限定本發明實施之範圍，凡是依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
1‧‧‧時鐘信號產生器
10‧‧‧電荷泵
11‧‧‧濾波器
12‧‧‧振盪器
2‧‧‧鑒相器
3‧‧‧數據取樣電路
4‧‧‧積分比較電路
5‧‧‧邏輯電路
6‧‧‧積分器
7‧‧‧比較器
CK‧‧‧時鐘信號
Data‧‧‧輸入數據
En‧‧‧數位信號
Dn‧‧‧碼元
Dn+1‧‧‧碼元
CKn‧‧‧第n個取樣緣
CKn+1‧‧‧第(n+1)個取樣緣
UP‧‧‧控制信號
DN‧‧‧控制信號
ICP‧‧‧電流
VCTRL‧‧‧控制電壓
10‧‧‧電荷泵
11‧‧‧濾波器
12‧‧‧振盪器
2‧‧‧鑒相器
3‧‧‧數據取樣電路
4‧‧‧積分比較電路
5‧‧‧邏輯電路
6‧‧‧積分器
7‧‧‧比較器
CK‧‧‧時鐘信號
Data‧‧‧輸入數據
En‧‧‧數位信號
Dn‧‧‧碼元
Dn+1‧‧‧碼元
CKn‧‧‧第n個取樣緣
CKn+1‧‧‧第(n+1)個取樣緣
UP‧‧‧控制信號
DN‧‧‧控制信號
ICP‧‧‧電流
VCTRL‧‧‧控制電壓
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中： 圖1是本發明時鐘與數據回復裝置的一實施例的一電路圖； 圖2是該實施例的一時序圖； 圖3是該實施例的鑒相器的一電路圖； 圖4是該實施例的積分比較電路的一電路圖； 圖5是該實施例的積分器的一積分相位圖； 圖6是該實施例的CDR的相位超前時運作之一時序圖； 圖7是該實施例的CDR的相位落後時運作之一時序圖。
Claims (8)
- 一種時鐘與數據回復裝置，包含： 一時鐘信號產生器，接收一控制信號，且根據該控制信號產生一時鐘信號，該控制信號用以調整該時鐘信號的一頻率； 一鑒相器，接收一具有第一至第N個碼元的輸入數據， N≧2，N為正整數，且電連接該時鐘信號產生器以接收該時鐘信號，且根據該時鐘信號的與該輸入數據產生該控制信號； 當該鑒相器判斷一第n碼元與一第(n+1)碼元之間有發生轉態時，1≦n≦(N－1)，n為正整數，轉態的定義是高低邏輯準位的變換， 該鑒相器判斷該第n碼元的一積分時間大於該第(n+1)碼元的一積分時間，則該鑒相器調整該控制信號以降低該時鐘信號的該頻率，該第n碼元的該積分時間是從該時鐘信號的第n個取樣緣到該二碼元間的轉態點，該第(n+1)碼元的該積分時間是從該二碼元間的轉態點到該時鐘信號的第(n+1)個取樣緣。
- 如請求項1所述的時鐘與數據回復裝置，其中，該鑒相器判斷該第n碼元的一積分時間小於該第(n+1)碼元的一積分時間，則該鑒相器調整該控制信號以增加該時鐘信號的該頻率。
- 如請求項1所述的時鐘與數據回復裝置，其中，當該鑒相器判斷一第n碼元與一第(n+1)碼元間沒有發生轉態時，則該控制信號維持該時鐘信號的該頻率。
- 如請求項1所述的時鐘與數據回復裝置，其中，該鑒相器包括： 一數據取樣電路，接收該輸入數據，且電連接該時鐘信號產生器以接收該時鐘信號，根據該時鐘信號來對該輸入數據進行取樣，以產生該第一至第N個碼元； 一積分比較電路，接收該輸入數據及該時鐘信號，且對該輸入數據的該第n碼元與該第(n+1)碼元進行積分，並比較該第n碼元與該第(n+1)碼元的該積分時間，來產生一數位信號，該數位信號用以指示該第n碼元與該第(n+1)碼元的其中之一； 一邏輯電路，電連接該比較器與該數據取樣電路，以接收來自該比較器的該數位信號及來自該數據取樣電路的該第n碼元與該第(n+1)碼元，且判斷該數位信號符合該第n碼元或是該第(n+1)碼元，來產生該控制信號， 當該數位信號符合該第n碼元，表示該第n個取樣緣超前該第n碼元的中間點，則該控制信號指示減少頻率； 當該數位信號符合該第(n+1)碼元，表示該第n個取樣緣落後該第n碼元的中間點，則該控制信號指示增加頻率。
- 如請求項4所述的時鐘與數據回復裝置，其中，該積分比較電路包括： 一積分器，接收該輸入數據，且電連接該時鐘信號產生器以接收該時鐘信號，且從該時鐘信號的第n個取樣緣到該第(n+1)個取樣緣之間，對該輸入數據的該第n碼元與該第(n+1)碼元進行積分，以得到一積分結果； 一比較器，電連接該積分器以接收該積分結果，且比較該積分結果與一臨界值來輸出一數位信號，若該積分結果大於該臨界值，則該數位信號是一第一邏輯（1），若該積分結果小於該臨界值，則該數位信號是一第二邏輯（0）。
- 如請求項1所述的時鐘與數據回復裝置其中，該時鐘信號產生器包括： 一電荷泵，接收該控制信號，且根據該控制信號產生一電流； 一濾波器，電連接該電荷泵以接收該電流，且將該電流轉換成一控制電壓，當該電流流入該濾波器時，該控制電壓增加，當該電流流出該濾波器時，該控制電壓減少； 一振盪器，用以產生該時鐘信號，電連接該濾波器以接收該控制電壓，且根據該控制電壓調整該時鐘信號的該頻率，該頻率正比該控制電壓。
- 一種鑒相器，適用於電連接一時鐘信號產生器，該時鐘信號產生器產生一時鐘信號，該鑒相器用以產生一控制信號來控制該時鐘信號的一頻率，且該鑒相器包括： 一數據取樣電路，接收一具有第一至第N個碼元的輸入數據， N≧2，N為正整數，且電連接該時鐘信號產生器以接收該時鐘信號，根據該時鐘信號來對該輸入數據進行取樣，以產生該第一至第N個碼元； 一積分比較電路，接收該輸入數據及該時鐘信號，且對該輸入數據的該第n碼元與該第(n+1)碼元進行積分，並比較該第n碼元與該第(n+1)碼元的該積分時間，來產生一數位信號，該數位信號用以指示該第n碼元與該第(n+1)碼元的其中之一； 一邏輯電路，電連接該比較器與該數據取樣電路，以接收來自該比較器的該數位信號及來自該數據取樣電路的該第n碼元與該第(n+1)碼元，且判斷該數位信號符合該第n碼元或是該第(n+1)碼元，來產生該控制信號， 當該數位信號符合該第n碼元，表示該第n個取樣緣超前該第n碼元的中間點，則該控制信號指示減少頻率； 當該數位信號符合該第(n+1)碼元，表示該第n個取樣緣落後該第n碼元的中間點，則該控制信號指示增加頻率。
- 如請求項7所述的鑒相器，其中，該積分比較電路包括： 一積分器，接收該輸入數據，且電連接該時鐘信號產生器以接收該時鐘信號，且從該時鐘信號的第n個取樣緣到該第(n+1)個取樣緣之間，對該輸入數據的該第n碼元與該第(n+1)碼元進行積分，以得到一積分結果； 一比較器，電連接該積分器以接收該積分結果，且比較該積分結果與一臨界值來輸出一數位信號，若該積分結果大於該臨界值，則該數位信號是一第一邏輯（1），若該積分結果小於該臨界值，則該數位信號是一第二邏輯（0）。
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