CN109314520B - 用于锁相环的方法和电路 - Google Patents

Abstract

一种锁相环(PLL)包括：二进制鉴相器，被配置成产生分别指示传入数据流是否超前于反馈信号或所述反馈信号是否超前于所述传入数据流的第一极性信号和第二极性信号，其中所述第一极性信号与所述第二极性信号之间的差并不表示所述传入数据流与所述反馈信号之间的相位差的量；数字滤波器，被配置成：在不同的第一路径和第二路径上产生滤波的第一极性信号；和在不同的第三路径和第四路径上产生滤波的第二极性信号；电荷泵，耦合到所述数字滤波器并且被配置成：对所述滤波的第一极性信号和所述滤波的第二极性信号进行积分；和振荡器，被配置成产生充当所述反馈信号的合成时钟信号。

Description

用于锁相环的方法和电路

技术领域

本公开总体上涉及一种锁相环(PLL)，并且更具体地涉及用于利用数据流产生时钟信号的锁相环。

背景技术

锁相环(PLL)广泛用于例如针对相干载波追踪和门限扩展、位同步以及码元同步的通信。锁相环(PLL)是一种电子电路，所述电子电路控制振荡器使得其相对于输出参考信号维持恒定相位关系。一般来说，维持恒定相位关系另外通过表述“振荡器与输入参考信号锁定在一起”或“振荡器锁定到输入参考信号”来提及。

发明内容

在一个方面中，一些实现方式提供一种用于利用传入数据流合成时钟信号的锁相环(PLL)电路，所述PLL电路包括：二进制鉴相器，接收包括二进制位的传入数据流和反馈信号，以及产生第一极性信号和第二极性信号，第一极性信号和第二极性信号分别指示传入数据流是否超前于反馈信号，或反馈信号是否超前于传入数据流，其中第一极性信号与第二极性信号之间的差并不表示传入数据流与反馈信号之间的相位差的量；数字滤波器，耦合到二进制鉴相器并且被配置成接收第一极性信号和第二极性信号，以及对第一极性信号进行滤波使得滤波的第一极性信号产生在第一路径和第二路径上，第一路径与第二路径不同；和对第二极性信号进行滤波使得滤波的第二极性信号产生在第三路径和第四路径上，第三路径与第四路径不同；电荷泵，耦合到数字滤波器并且被配置成：接收第一路径上的滤波的第一极性信号，接收第二路径上的滤波的第二极性信号；和对滤波的第一极性信号和滤波的第二极性信号进行积分使得积分信号产生；和振荡器，耦合到电荷泵和数字滤波器，振荡器被配置成从电荷泵接收积分信号，从数字滤波器接收第三路径上的滤波的第一极性信号；从数字滤波器接收第四路径上的滤波的第二极性信号，以及产生合成时钟信号，其中振荡器被配置使得合成时钟信号的频率由所接收到的积分信号以及第一极性信号和第二极性信号控制，并且其中合成信号环回到二进制鉴相器作为反馈信号。

实现方式可包括以下特征中的一个或多个。

二进制鉴相器可包括多个触发器(flip-flop)。触发器可由反馈信号计时。触发器可由反馈信号的上升沿或下降沿边沿触发。

PLL电路可包括将电荷泵连接到振荡器的前馈电路，其中前馈电路包括电容器，所述电容器连接在携带积分信号的线路与接地之间。前馈电路可能不包括环路稳定电阻器。电荷泵可被配置成基于积分信号的幅值并且响应于第一极性信号或第二极性信号正在用二进制鉴相器检测而变化，使得所存储的电荷量根据正在被检测的第一极性信号或第二极性信号而增加或减少。

第一路径上的滤波的第一极性信号与第三路径上的滤波的第一极性信号可基本上相同。第二路径上的滤波的第二极性信号与第四路径上的滤波的第二极性信号可基本上相同。第一路径上的滤波的第一极性信号与第三路径上的滤波的第一极性信号可能不同。第二路径上的滤波的第二极性信号与第四路径上的滤波的第二极性信号可能不同。.

在另一方面中，一些实现方式提供一种用于利用传入数据流合成时钟的方法，所述方法包括：接收包括二进制位的传入数据流和反馈信号；产生第一极性信号和第二极性信号，第一极性信号和第二极性信号分别指示传入数据流是否超前于反馈信号，或反馈信号是否超前于传入数据流，其中第一极性信号与第二极性信号之间的差并不表示传入数据流与反馈信号之间的相位差的量；对第一极性信号和第二极性信号进行数字滤波；通过对滤波的第一极性信号和滤波的第二极性信号进行积分来产生积分信号；基于积分信号、滤波的第一极性信号和滤波的第二极性信号产生合成时钟信号，其中合成时钟信号具有由积分信号以及滤波的第一极性信号和滤波的第二极性信号控制的频率，并且其中合成时钟信号充当反馈信号。

实现方式可包括以下特征中的一个或多个。

所述方法可包括：产生第一极性信号和第二极性信号包括使用多个触发器和逻辑门来产生第一极性信号和第二极性信号。所述方法还可包括：由反馈信号为触发器计时。所述方法可包括：在反馈信号的上升沿或下降沿处的时钟沿上触发触发器。对滤波的第一极性信号和滤波的第二极性信号进行积分可由耦合到电容器的电荷泵执行，使得电容器处所存储的电荷量基于所产生的积分信号的幅值并且响应于第一极性信号或第二极性信号正在用二进制鉴相器检测而变化，并且其中所存储的电荷量根据正在被检测的第一极性信号或第二极性信号而增加或减少。

对第一极性信号和第二极性信号进行滤波可包括：对第一极性信号进行数字滤波使得滤波的第一极性信号产生在第一路径和第二路径上，第一路径与第二路径不同；和对第二极性信号进行数字滤波使得滤波的第二极性信号产生在第三路径和第四路径上，第三路径与第四路径不同。对滤波的第一极性信号和滤波的第二极性信号进行积分以产生积分信号可包括：对来自第一路径的第一极性信号和来自第二路径的第二极性信号进行积分；和其中产生合成时钟信号是基于积分信号、来自第三路径的滤波的第一极性信号和来自第四路径的第二极性信号。所述方法还可包括：基于合成时钟信号对传入数据流进行取样；和将适合由数字处理器进行后续处理的转换数据流串并转换。

在附图和以下描述中阐述一个或多个实施方式的详细信息。其他方面、特征和优点将从描述、图式和权利要求书变得显而易见。

附图说明

图1是示出PLL电路的示例的框图，所述PLL电路被配置成利用传入数据流合成数字时钟使得传入数据可串并转换。

图2是更详细地示出PLL电路的示例的框图。

图3A是示出来自图2的二进制鉴相器的示例的电路图。

图3B绘示用于图2的二进制鉴相器的操作的序列模式和真值表的示例。

图3C绘示图2的二进制鉴相器的传递函数特性的示例。

图4示出图2的压控振荡器(VCO)的示例，其中从数字滤波器离开的极性信号直接注入到所述VCO中。

图5是示出利用输入数据流合成数字时钟的方法的示例的流程图。

不同图式中的类似参考符号指示类似元件。

具体实施方式

为了将PLL锁定到传入数据流，使用两个前馈控制路径，即比例控制路径和积分控制路径。比例控制路径一般是指具有一定幅值的信号的路径，所述幅值与振荡器输出与输出数据流之间的相位差的量成正比。积分控制路径是指对应于相位差的积分的信号的路径。这些路径使用模拟技术来实施。然而，数字技术被越来越多地采用，其中比例控制路径可能是可用的。这是因为二进制鉴相器用于数字技术中。二进制鉴相器可产生仅仅指示相位比较的极性的信号——举例来说，振荡器输出的相位是否超前或是滞后于输出数据流的相位。此所得信号被称为极性信号，所述极性信号独自可能不适用于如模拟技术中所使用的比例控制路径。为了有效地锁定传入数据流，在一些实现方式中，两个极性信号——分别表示输入参考信号的相位是否领先于振荡器输出或振荡器输出的相位是否领先于输入参考——通过极性控制路径并且不使用比例控制路径直接注入到振荡器中。换句话说，一些实现方式使用极性控制路径实现数字输入数据流的相位锁定，其中极性控制信号从二进制鉴相器产生，并且极性控制信号直接馈送到振荡器中。

对于上下文，用于产生时钟信号以对输入数据流进行取样的技术将使用与数据流相同或基本上相同频率的专用参考信号，并且将关于输入数据流调整参考信号的相位偏移。但是，专用参考信号可能不能始终用作与输入数据流不同的独立源。而且，这些技术在非常高的位速率下可能不适用。

通过利用输入二进制数据流合成时钟信号并且将合成时钟信号用作参考信号，可从输入二进制数据流仅仅提取时钟信号。合成时钟信号的此方法可避免对专用本地参考信号的需要，专用本地参考信号可能引起其问题。此方法的独特性质对于处理非常高的位速率的传入数据流是足够灵活的。

更具体地，合成时钟可充当取样器的主时钟(举例来说，甚至可在极高取样速率下操作的一位量化器)以及下游串并转换器(例如，用于将串行位转换为并行数据的接口)。合成时钟可环回到二进制相位比较器连同输入二进制数据流。

更详细地，可产生分别指示输入二进制数据流是否相位领先(超前)于合成数字时钟或合成数字时钟超前于输入二进制数据流的第一二进制极性信号和第二二进制极性信号。两个二进制极性信号的幅值或持续时间都不反映输入二进制数据流与合成数字时钟之间的相位差的量，极性信号与相位差不成比例。两个二进制极性信号之间的差也并不表示输入二进制数据流与合成数字时钟之间的相位差的量。极性信号仅指示传入二进制数据流与合成数字时钟之间的相位差的极性。

第一二进制极性信号和第二二进制极性信号可进行数字滤波并且随后馈送到耦合到电容器的电荷泵。电荷泵可以取决于第一二进制极性信号和第二二进制极性信号两者的方式改变由存储器存储的电荷量。积分电压信号产生以反映电荷泵处所存储的电荷。振荡器装置接收积分信号，并且此可构成积分控制路径。

振荡器装置还接收滤波的第一二进制极性信号和滤波的第二二进制极性信号，而不进行任何积分。此路径将构成极性控制路径。在积分控制路径的影响下的振荡器和极性控制路径可随后合成时钟信号。时钟信号可充当环回到二进制相位比较器的反馈信号。完整反馈回路可随后采取一致行动使得合成时钟信号在关于传入二进制数据流的恒定相位关系中，或被称为锁定到传入二进制数据流。

使用极性信号调整振荡器的相位以对输入数据流进行正确取样可具有比其他窄的频率追踪范围的范围。此可表明使接近传入数据流的频率的振荡器操作来作为反馈过程的起始点。为此，一些众所周知的方法可用于设定接近传入数据流的振荡器使得调整可以完美方式聚集。

图1是包括PLL电路106的解码器电路100的示例，所述PLL电路被配置成利用传入数据流112合成数字时钟114使得传入数据流可串并转换。在此图解中，传入数据流112表示数字数据(举例来说，串行NRZ二进制数据)的位流。在一个示例中，位流可对应于如正在USB线缆上的一对数据插头上传输的数字数据。在此示例中，正在传输的数字数据可通过使用串行接口引擎来串行化。

取样器104接收传入数据流112作为模拟输入和合成时钟输出114并且执行取样以将所接收到的位流转换成数字流。时钟114在本地合成并且通过反馈环路。取样器104可包括1位A/D(模拟到数字)转换器。取样器104还可包括D触发器，如图1所示。

如所绘示，取样数字信号提供输入到由时钟114运行的串并转换器106的合成数据输出116。串并转换器106可将合成数据输出116的位流转换成用于例如由数字处理器或微控制器进行的后续处理的多位数字数据。串并转换器106可基于位流产生4位或5位或8位或10位或16位或其他位数字数据。

为了取样器104产生合成数据输出，取样器104接收设定时刻的时钟信号，在所述时刻对传入数据流112进行取样。举例来说，可由取样器104在一定时间从输入数据流进行取样，所述时间在数据流的转变信号的中间。同样，串并转换器106还接收时钟信号并且使用同一时钟信号来通过并行接口将串行位转换成多位。举例来说，转换可每8个周期发生一次使得从串行位的8位产生一字节。在此示例中，同一时钟信号可除以串并转换器106内的8的因子以实现转换。总之，主时钟信号114利用传入数据流112由PLL 106合成。合成时钟114用于运行取样器104和串并转换器106。

图2是更详细地示出PLL电路106的示例的图200。如所绘示，PLL电路106包括二进制鉴相器202、数字滤波器204、电荷泵206、压控振荡器(VCO)208和电容器210。

二进制鉴相器202接收传入数据流112作为第一输入处的位流。二进制鉴相器202还接收第二输入处的数字反馈信号。在此图解中，合成时钟输出114的例子用作数字反馈信号，而传入数据流112用作参考信号。二进制鉴相器202是产生二进制信号的数字电路，所述二进制信号指示所接收到的反馈信号与所接收到的参考信号之间的相位差的极性。如本公开所论述，比较信号被称为极性信号。如果反馈信号的相位迟于传入数据信号的相位，二进制鉴相器202沿着输出线路212输出第一极性信号。相反地，当反馈信号的相位早于传入数据流112的相位时，二进制鉴相器202沿着输出线路222输出第二极性信号。如本公开中所解释，反馈信号是来自VCO 208的合成时钟信号。

第一极性信号是二进制信号并且指示反馈信号是否滞后于传入数据信号。第一极性信号不必反映滞后量。换句话说，第一极性信号的幅值并不反映传入数据信号与合成时钟输出之间的相位差的量。第一极性信号的脉冲持续时间也不对传入数据信号与合成时钟输出之间的相位差的量进行编码。举例来说，第一极性信号的脉冲持续时间可以是固定的，并且因此与传入数据信号与合成时钟输出之间的相位差的量不成比例。第二极性信号同样是二进制信号并且指示反馈信号是否领先于传入数据信号(即，仅极性)。更特别地，第二极性信号不必反映超前量。更详细地，第二极性信号的幅值或持续时间都不反映传入数据信号滞后于同步时钟输出的相位差的量。因此，第一极性信号仅指示反馈信号滞后于传入数字信号，而第二极性信号仅指示反馈信号超前于传入数字信号。

参考图3A，绘示二进制鉴相器202的示例。二进制鉴相器202的此示例包括D触发器301到D触发器303，异或门306、异或门307和异或门308，以及与门309和与门310。举例来说，D触发器301和D触发器302对时钟114的上升沿上的数据流112进行取样以产生电流数据样本A和数据样本C。循序地，数据样本A领先于数据样本C一个时钟周期。触发器303对时钟114的下降沿上的数据流112进行取样以产生转变样本B。

在此图解中，A和C馈送到异或门306中，从而在输出E处产生结果。同时，C和B将输入提供到转而在输出D处产生结果的异或门307。另外，A和B将输入提供到转而在输出F处产生结果的异或门308。E信号和F信号输入到与门310以产生第一极性信号，同时D信号和E信号输入到与门309以产生第二极性信号。异或门306到异或门308执行不可兼的或且与门309到不可兼的或且与门310、执行与操作并且不必计时为序分量。数据样本A到数据样本F的值可促进二进制鉴相器202的此示例的输出，如图3B中所述。

图3B示出关于形成图3A的各种D触发器或取样器或逻辑门的中间信号A到中间信号F的二进制鉴相器202的示例的真值表。顶面板绘示在时钟信号领先于输入数据流时以及在时钟信号落后于输入数据流时的场景。在第一场景中，A和B具有同一值，而C是A和B的相反值。根据真值表，此对应于ABC编码为110或001。真值表中的两个输入项指示时钟领先于输入数据流。在此场景中，第二极性信号将产生，从而指示时钟需要减慢。在第二场景中，A是一值而B和C是此值的相反值。此表示编码100或011。根据真值表，时钟落后于输入数据流。在此场景中，第一极性信号将相应地产生，从而指示时钟需要加快。在ABC不是之前提到的四个值110、001、100或011的情况下，将不产生第一极性信号或第二极性信号。此可对应于ABC是000或111的情况，指示已经没有输入数据流的转变，或对应于ABC是010或101的情况，其中输入数据流取样有误差。

图3C绘示用于二进制鉴相器202的示例的传递函数。具体地，图3C示出仅支持两个极性的运算的传递函数——当数据(例如，传入数据112)超前时或当时钟(例如，合成时钟输出114)超前时。换句话说，相位检测仅示出相位差的极性，而不揭示相位差的量。当然，不必在二进制鉴相器202处检测相位差的量。第一极性信号在时钟信号滞后于输入数据流时产生在图2的输出线路212上，并且第二极性信号在时钟信号超前于输入数据流时产生在图2的输出线路222上。在此图解中，第一极性信号指示时钟信号需要加快，而第二极性信号指示时钟信号需要减慢。

返回图2，第一极性信号和第二极性信号可分别通过输出线路212和输出线路222馈送到数字滤波器204。数字滤波器可对第一极性信号和第二极性信号进行操作以产生适用于馈送到电荷泵(CP)206和VCO 208中的输出信号。举例来说，数字滤波可基于由数字滤波器实施的滤波算法使212上的第一极性信号和222上的第二极性信号的脉冲宽度增大或减小。在此图解中，数字滤波器204在与第一极性信号212有关的输出线路214和输出线路227上以及在与第二极性信号222有关的输出线路224和输出线路229上产生输出。称为更快l路径的输出线路214将指示时钟信号需要加快的极性信号直接携带到电荷泵206中。同样，输出线路227将第一极性信号直接携带到此更快P路径上的VCO 208中。在一些例子中，相同滤波的第一极性信号分布在输出线路214和输出线路227上。在这些例子中，均分分离器可用于数字滤波器204内部使得输出线路214和输出线路227上的信号相似。在其他例子中，输出线路214和输出线路227可携带各自具有例如不同脉冲宽度的不同滤波的第一极性信号。类似地，滤波的第二极性信号分布在输出线路224和输出线路229上。输出线路224将滤波的第二极性信号直接携带到更慢l路径上的电荷泵206，而输出线路229将更慢P路径上的滤波的第二极性信号直接携带到VCO 208中。如输出224和输出229上所携带的滤波的第二极性信号在一些例子中可能是相同的。在其他例子中，输出224和输出229上的滤波的第二极性信号不必相同。

电荷泵206是响应于沿着线路214和线路224所接收到的信号而使电容器210上所存储的电荷量变化的电荷泵电路。电荷泵206沿着输出线路216提供输出。电容器210的一个极板由支线218连接到线路216；电容器210的另一极板可连接到接地。如果在线路214上接收到滤波的第一极性信号，那么电荷泵114操作以使由电容器210保持的电荷量增加；如果在线路224上接收到滤波的第二极性信号，那么所述电荷泵操作以使电容器210上的电荷量减少。电荷变化的量可取决于滤波的第一极性信号和滤波的第二极性信号的长度，并且取决于电荷泵的电流的幅值。PLL电路106不必包括阻尼电阻器，即电容器210与线路216之间不存在分立电阻器。

同时，电荷泵206和电容器210操作以随时间对来自输出线路214和输出线224进行积分。积分还可产生表示彼积分过程的电压。电荷泵和电容器的组合表示一示例，可采用其他电路提供积分。一般来说，可采用可合计二进制鉴相器202的输出信号并且响应于此而产生电压的各种各样的装置中的任一个。替代积分装置的指定示例可包括采用计数器机构的数字积分器，如提供到VCO208的输出的此计数器值可设定VCO 208的控制电压以产生具有不同频率的输出。

VCO 208从输出线路227和输出线路229接收滤波的输出信号，以及沿着输出线路216接收信号。在一些例子中，输出线路227提供到输出线路214的直接连接使得输出线路227和输出线路214携带相同第一极性信号。在其他例子中，输出线路227和输出线路214携带两个不同第一极性信号，两者都指示时钟信号需要加快，即使具有不同脉冲宽度。类似地，输出线路229可提供到输出线路224的直接连接，此可在通向输出线路229和输出线路224二者上的相同第二极性信号。输出线路229和输出线路224还可携带具有不同脉冲宽度的第二极性信号。总之，输出线路227和输出线路229表示除来自积分控制路径中的电荷泵206的输出之外的极性控制路径。在此示例中，VCO 208产生时钟输出信号，所述时钟输出信号响应于两者：沿着输出线路216所接收到的电压；和分别沿着线路227或线路229所接收到的第一极性信号或第二极性信号两者。在产生时钟输出信号中，VCO由极性控制路径(由线路227和线路229采用)以及积分控制路径(由线路214和线路224采用)两者控制。此时钟输出信号表示合成时钟输出信号114。其具有由滤波的第一极性信号和滤波的第二极性信号以及线路216上的积分电压信号控制的频率。此时钟输出信号例如可用于控制微控制器芯片的操作以对图1的传入数据流的位流112进行取样以及串并转换。在此示例中，合成时钟输出信号114的例子用作反馈信号以充当图1中的主时钟信号。

图4绘示压控振荡器(VCO)208的内部架构的示例。VCO 208的此说明性示例包括四个N-MOS晶体管和九个P-MOS晶体管。四个N-MOS晶体管在图3中由参考编号401、402、403和404标识。九个晶体管由参考编号405、406、407、408、409、401、411、412和413标识。

VCO 208、402到404以及411到413的此说明性示例中的六个晶体管形成电流控制振荡器，其振荡频率与线路450上的电路成比例。

PMOS晶体管406到PMOS晶体管408形成电流转换器电路的电压。晶体管406到晶体管408的门连接到控制电压216。这些PMOS晶体管在其漏极处产生电流，所述电流与控制电压成比例。

晶体管409到晶体管410充当开关。开关晶体管409与电流源晶体管407串联连接，并且类似地，晶体管410与晶体管408串联连接。开关晶体管410的门经由信号线路230连接到包括晶体管405和晶体管401的反相器。此反相器的门被耦合以从输出线路227接收第一极性信号。开关晶体管409的门被耦合以从输出线路229并且不通过反相器直接接收第二极性信号。

到电流转换器晶体管的电压的漏极节点在线路450上全部彼此连接。晶体管407到晶体管408的漏极通过晶体管409到晶体管410连接到线路450，并且晶体管406的漏极直接连接到线路450。

在其中尚未产生极性控制信号的情况下，来自输出线路229的信号将是0——因此在信号230将是1时开启开关409——从而关闭开关410。线路450中的净电流将是来自晶体管406和晶体管407的总和。

在从输出线路227产生第一极性信号后，此意味着来自输出线路227的信号从值0变为1，线路230上的转换信号从值1变为0。线路230上的此信号耦合到开关410的门——因此开启开关410。线路450上的信号中的电流增大由晶体管408产生的电流量。因此对于产生第一控制信号的持续时间，线路450上的信号中的电流等于来自晶体管406、晶体管407和晶体管408的电流的总和。此表示线路450中的电流增加由晶体管408产生的电流。线路450中的电流的此增加量，在馈送到电流控制振荡器时，在产生第一极性信号(从输入线路227)的持续时间中增加其频率，因此使合成时钟输出114的相位提前。

在从输入线路229产生第二极性信号后，开关晶体管409的门从值0变为1——因此关闭晶体管409。开关晶体管410的门还在1处，因为来自输出线路230的信号在1处。线路450中的信号中的电流减小由晶体管407产生的电流量。因此对于产生第二控制信号的持续时间，来自线路450的信号中的电流恰好等于来自晶体管406的电流。此表示线路450中的电流减少由晶体管407产生的电流。线路450中的电流的此减少量，当馈送到电路控制振荡器时，在产生第二极性信号(来自输出线路229)的持续时间减小其频率，因此使合成时钟输出114延迟。

参考图5，现将通过流程图500的示例描述一种利用传入数据的位流合成数字时钟的方法。可结合如图2到图4中所构造的电路采用图5的方法。然而，也可在其他条件下并且结合其他电路采用所述方法。最初，接收传入数据流和反馈信号(502)。传入数据流可包括例如二进制位的位流，如USB线缆上所见。

传入数据流和反馈信号传输通过产生一对极性信号的二进制鉴相器(504)。两个极性信号分别指示传入数据流是否超前于反馈信号，并且反馈信号是否超前于传入数据流。第一极性信号与第二极性信号之间的差并不表示传入数据流与反馈信号之间的相位差的幅值。举例来说，如果传入数据流超前于反馈信号，那么第一极性信号可能是高电平(而第二极性信号是低电平)。当反馈信号超前于传入数据流时，第二极性信号可能是高电平(而第一极性信号是低电平)。如果二进制鉴相器未检测到差异，那么第一极性信号和第二极性信号都可能是低电平。

第一极性信号的幅值或第二极性信号的幅值都与输入数据流与反馈信号之间的相位差的量无关。同样，第一极性信号或第二极性信号的脉冲持续时间并不表示输入数据流与反馈信号之间的相位差的量。最后，第一极性信号与第二极性信号之间的差并不表示传入数据流与反馈信号之间的相位差的幅值。

第一极性信号和第二极性信号随后由数字滤波器处理(506)。在一些示例中，数字滤波可增大或减小极性信号的脉冲宽度。数字滤波器可进行由数字滤波器实施的滤波算法来保持极性信号的脉冲宽度，增大脉冲宽度或减小脉冲宽度。

滤波的第一极性信号和滤波的第二极性信号随后进行积分过程以产生取决于滤波的第一极性信号和滤波的第二极性信号的电压(508)。在一些示例中，滤波的第一极性信号和滤波的第二极性信号通过电荷泵，所述电荷泵控制电容器上携带的取决于滤波的第一极性信号和滤波的第二极性信号的电荷量。充电泵可响应于所接收到的信号而使电容器上所存储的电荷量变化。电荷的变化量可取决于滤波的第一极性信号和滤波的第二极性信号的长度。在这些示例中，电容器可耦合到电荷泵以在电阻器需要耦合到电荷泵时存储电荷。

滤波的第一极性信号、滤波的第二极性信号以及由积分过程产生的电压可随后通过压控振荡器以产生输出信号(510)。输出信号可以是合成时钟信号。在一些示例中，输出信号被环回作为反馈信号。输出信号具有由总和信号以及第一极性信号和第二极性信号控制的频率。

已经描述的内容是数字前馈电流注入PLL方法和设备，所述方法和设备可在或结合用于例如将USB上的传入位流串并转换的微处理器或处理器芯片。虽然PLL电路的示例有利地用作需要PLL的芯片的片上部件，但是应用的优点充分利用在具有非常高的操作频率的微处理器芯片内。当然，已经描述多个实现方式。然而，将理解可在不脱离本发明的精神和范围的情况下进行各种修改。另外，图中所描绘的逻辑流不需要所示的特定次序或相继次序来实现所需结果。另外，可提供其他步骤，或从所述流程消除步骤，以及可将其他部件添加到所述系统，或从所述系统移除其他部件。因此，其他实现方式在以下权利要求的范围内。

Claims (19)

1.一种用于利用传入数据流合成时钟信号的锁相环电路，所述锁相环电路包括：

二进制鉴相器，被配置成：

接收包括二进制位的所述传入数据流、以及反馈信号，以及

产生第一极性信号和第二极性信号，所述第一极性信号和所述第二极性信号分别指示所述传入数据流是否超前于所述反馈信号，或所述反馈信号是否超前于所述传入数据流，其中所述第一极性信号与所述第二极性信号之间的差并不表示所述传入数据流与所述反馈信号之间的相位差的量；

数字滤波器，耦合到所述二进制鉴相器并且被配置成：

接收所述第一极性信号和所述第二极性信号，

对所述第一极性信号进行滤波使得滤波的第一极性信号产生在第一路径和第三路径上，所述第一路径与所述第三路径不同，以及

对所述第二极性信号进行滤波使得滤波的第二极性信号产生在第二路径和第四路径上，所述第二路径与所述第四路径不同；

电荷泵，耦合到所述数字滤波器并且被配置成：

接收所述第一路径上的所述滤波的第一极性信号，

接收所述第二路径上的所述滤波的第二极性信号，以及

对所述滤波的第一极性信号和所述滤波的第二极性信号进行积分使得积分信号产生；和

振荡器，耦合到所述电荷泵和所述数字滤波器，所述振荡器被配置成：

从所述电荷泵接收所述积分信号，

从所述数字滤波器接收所述第三路径上的所述滤波的第一极性信号，

从所述数字滤波器接收所述第四路径上的所述滤波的第二极性信号，以及

产生合成时钟信号，其中所述振荡器被配置成使得所述合成时钟信号的频率由所接收到的所述积分信号以及所述第一极性信号和所述第二极性信号控制，并且其中所述合成时钟信号环回到所述二进制鉴相器作为所述反馈信号，

其中，所述数字滤波器使所述第一极性信号和所述第二极性信号的脉冲宽度增大或减小，并且

其中，所述电荷泵响应于所述滤波的第一极性信号和所述滤波的第二极性信号而使耦合到所述电荷泵的电容器上所存储的电荷的量变化，所述电荷变化的量取决于所述滤波的第一极性信号和所述滤波的第二极性信号的长度。

2.如权利要求1所述的锁相环电路，其中所述二进制鉴相器包括多个触发器。

3.如权利要求2所述的锁相环电路，其中所述触发器由所述反馈信号计时。

4.如权利要求2所述的锁相环电路，其中所述触发器由所述反馈信号的上升沿或下降沿边沿触发。

5.如权利要求1所述的锁相环电路，包括将所述电荷泵连接到所述振荡器的前馈电路，其中所述前馈电路包括电容器，所述电容器连接在携带所述积分信号的线路与接地之间。

6.如权利要求5所述的锁相环电路，其中所述前馈电路不包括环路稳定电阻器。

7.如权利要求5所述的锁相环电路，其中所述电荷泵被配置成基于所述积分信号的幅值并且响应于所述第一极性信号或所述第二极性信号正在用所述二进制鉴相器检测而使所述电容器处所存储的电荷量变化，使得所存储的所述电荷量根据正在被检测的所述第一极性信号或所述第二极性信号而增加或减少。

8.如权利要求1所述的锁相环电路，其中所述第一路径上的所述滤波的第一极性信号与所述第三路径上的所述滤波的第一极性信号基本上相同。

9.如权利要求1所述的锁相环电路，其中所述第二路径上的所述滤波的第二极性信号与所述第四路径上的所述滤波的第二极性信号基本上相同。

10.如权利要求1所述的锁相环电路，其中所述第一路径上的所述滤波的第一极性信号与所述第三路径上的所述滤波的第一极性信号不同。

11.如权利要求1所述的锁相环电路，其中所述第二路径上的所述滤波的第二极性信号与所述第四路径上的所述滤波的第二极性信号不同。

12.一种用于利用传入数据流合成时钟的方法，所述方法包括：

接收包括二进制位的所述传入数据流和反馈信号；

产生第一极性信号和第二极性信号，所述第一极性信号和所述第二极性信号分别指示所述传入数据流是否超前于所述反馈信号，或所述反馈信号是否超前于所述传入数据流，其中所述第一极性信号与所述第二极性信号之间的差并不表示所述传入数据流与所述反馈信号之间的相位差的量；

对所述第一极性信号进行数字滤波使得滤波的第一极性信号产生在第一路径和第三路径上，所述第一路径与所述第三路径不同；

对所述第二极性信号进行数字滤波使得滤波的第二极性信号产生在第二路径和第四路径上，所述第二路径与所述第四路径不同；

通过对滤波的第一极性信号和滤波的第二极性信号进行积分来产生积分信号；

基于所述积分信号、所述滤波的第一极性信号和所述滤波的第二极性信号产生合成时钟信号，其中所述合成时钟信号具有由所述积分信号以及所述第一极性信号和所述第二极性信号控制的频率，并且其中所述合成时钟信号充当所述反馈信号，

其中，数字滤波器使所述第一极性信号和所述第二极性信号的脉冲宽度增大或减小，并且

其中，电荷泵响应于所述滤波的第一极性信号和所述滤波的第二极性信号而使耦合到所述电荷泵的电容器上所存储的电荷的量变化，所述电荷变化的量取决于所述滤波的第一极性信号和所述滤波的第二极性信号的长度。

13.如权利要求12所述的方法，其中产生第一极性信号和第二极性信号包括使用多个触发器和逻辑门来产生所述第一极性信号和所述第二极性信号。

14.如权利要求13所述的方法，还包括：由所述反馈信号为所述触发器计时。

15.如权利要求13所述的方法，还包括：在所述反馈信号的上升沿或下降沿处的时钟沿上触发所述触发器。

16.如权利要求12所述的方法，其中对所述滤波的第一极性信号和所述滤波的第二极性信号进行积分由耦合到电容器的电荷泵执行，使得所述电容器处所存储的电荷量基于所产生的所述积分信号的幅值并且响应于所述第一极性信号或所述第二极性信号正在用二进制鉴相器检测而变化，并且其中所存储的所述电荷量根据正在被检测的所述第一极性信号或所述第二极性信号而增加或减少。

17. 如权利要求12所述的方法，其中对所述第一极性信号和所述第二极性信号进行滤波包括：

对所述第一极性信号进行数字滤波使得滤波的第一极性信号产生在第一路径和第三路径上，所述第一路径与所述第三路径不同；和

对所述第二极性信号进行数字滤波使得滤波的第二极性信号产生在第二路径和第四路径上，所述第二路径与所述第四路径不同。

18. 如权利要求17所述的方法，

其中对所述滤波的第一极性信号和所述滤波的第二极性信号进行积分以产生所述积分信号包括：对来自所述第一路径的所述第一极性信号和来自所述第二路径的所述第二极性信号进行积分；并且

其中产生所述合成时钟信号是基于所述积分信号、来自所述第三路径的所述滤波的第一极性信号和来自所述第四路径的所述第二极性信号。

19. 如权利要求12所述的方法，还包括：

基于所述合成时钟信号对所述数据流进行取样；和

将适合由数字处理器进行后续处理的转换数据流串并转换。