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KR20170032056A - 적층 전자부품 및 그 제조방법 - Google Patents

적층 전자부품 및 그 제조방법 Download PDF

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KR20170032056A
KR20170032056A KR1020150129834A KR20150129834A KR20170032056A KR 20170032056 A KR20170032056 A KR 20170032056A KR 1020150129834 A KR1020150129834 A KR 1020150129834A KR 20150129834 A KR20150129834 A KR 20150129834A KR 20170032056 A KR20170032056 A KR 20170032056A
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lead portion
laminated
forming
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이상종
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삼성전기주식회사
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Abstract

본 발명은 복수의 절연층과, 상기 절연층 상에 배치되는 내부 코일부가 적층된 적층 바디 및 상기 적층 바디의 외측에 배치되며, 상기 내부 코일부와 접속된 외부전극을 포함하며, 상기 내부 코일부는 상기 적층 바디의 폭-두께 방향 단면에 있어서, 단차가 형성된 적층 전자부품 및 그 제조방법에 관한 것이다.

Description

적층 전자부품 및 그 제조방법{Multilayered electronic component and manufacturing method thereof}
본 발명은 적층 전자부품 및 그 제조방법에 관한 것이다.
전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로서, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
적층 인덕터의 경우 자성체를 주재료로 하는 절연체 시트 상에 도전성 페이스트 등으로 코일 패턴을 형성하고 적층하여 적층 소결체 내부에 코일을 형성함으로써 인덕턴스를 구현한다.
보다 높은 인덕턴스를 구현하기 위해 내부 코일이 기판 실장 면에 대하여 수직 방향으로 형성된 수직 적층 인덕터가 알려져 있다. 수직 적층 인덕터는 내부 코일이 수평 방향으로 형성된 적층 인덕터에 비해 높은 인덕턴스 값을 얻을 수 있으며, 자기 공진 주파수를 상승시킬 수 있다.
한편, 고주파용 인덕터는 유전체를 이용한 개방형 자로(Magnetic Path)를 가지는 제품으로, 자속의 손실 및 내부 금속간 혹은 내부 금속과 외부 금속간 발생하는 기생 용량에 의해 고주파 영역에서의 등가 직렬 저항이 증가하게 되며, 이로 인하여 Q 특성이 저하되는 문제가 있었다.
특히, 등가 직렬 저항은 주파수 변화와 관계없이 일정한 직류 저항과 교류 주파수가 변화함에 따라 그 크기와 값이 바뀌는 교류 저항의 합으로 표시된다.
교류 저항은 임피던스의 허수 성분으로 직류 저항(Rdc)처럼 단순한 열 에너지로 소모되는 것이 아니라, 인덕턴스는 자기장으로 커패시턴스는 전기장으로 에너지를 축적해두는 것이므로 무손실 저항이다.
그러나, 주파수에서 흘러야 하는 신호가 전기장과 자기장으로 축적되어 정체되기 때문에 결국 손실된 것으로 볼 수 있으므로 저항 성분으로 분류할 수 있다.
교류 주파수 증가에 따른 표피 효과(Skin Effect)와 근접 효과(Parasitic Effect)에 의해 교류 저항은 증가하며, 등가 직렬 저항이 상승하게 된다.
즉, 등가 직렬 저항은 코일의 층간 거리 및 코일과 외부 전극간 거리가 가까워질수록 근접 효과와 기생 용량의 상승으로 증가하게 되며, 표피 효과에 의해 주파수가 높아질수록 증가하여 Q 성능을 저하시킨다.
따라서, 내부 금속간 혹은 내부 금속과 외부 금속간 발생하는 기생 용량을 줄여 등가 직렬 저항을 감소시키고 자속의 손실을 줄여서 인덕턴스 값을 올리면 Q 특성을 향상시킬 수 있으므로, 이러한 개선이 필요한 실정이다.
일본공개특허 제2011-014940호
본 발명의 일 실시형태는 자속이 지나가는 코어에 근접한 내부 코일부의 외곽에 단차를 형성함으로써, Q 특성을 향상시킬 수 있는 적층 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 복수의 절연층과, 상기 절연층 상에 배치되는 내부 코일부가 적층된 적층 바디 및 상기 적층 바디의 외측에 배치되며, 상기 내부 코일부와 접속된 외부전극을 포함하며, 상기 내부 코일부는 상기 적층 바디의 폭-두께 방향 단면에 있어서, 단차가 형성된 적층 전자부품을 제공한다.
본 발명의 다른 일 실시형태는 복수의 절연체 시트를 마련하는 단계, 상기 절연체 시트 상에 두께 방향으로 단차가 형성된 내부 코일 패턴을 형성하는 단계, 상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 내부 코일부를 포함하는 적층 바디를 형성하는 단계 및 상기 적층 바디의 외측에 상기 내부 코일부와 접속하는 외부전극을 형성하는 단계를 포함하는 적층 전자부품의 제조방법을 제공한다.
본 발명의 일 실시형태에 따르면, 자속이 지나가는 코어에 근접한 내부 코일부의 외곽에 단차를 형성함으로써, 단면적의 확대를 통해 내부에 쇄교(Linkage)하는 자속량의 증대와 단면적 증가에 따른 교류 저항 감소 효과를 얻을 수 있다.
이로 인하여, Q 특성이 향상된 적층 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태의 적층 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 B 영역 확대도이다.
도 4는 도 3의 C-C' 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 전자부품의 제조방법을 나타내는 공정도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층 전자부품
이하에서는 본 발명의 일 실시형태에 따른 적층 전자부품을 설명하되, 특히 적층 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 적층 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 2의 B 영역 확대도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태의 적층 전자부품(100)은 적층 바디(110), 내부 코일부(121, 122) 및 제1 및 제2 외부전극(131, 132)을 포함한다.
상기 적층 바디(110)는 복수의 절연층이 적층되어 형성되며, 적층 바디(110)를 형성하는 복수의 절연층은 소결된 상태로, 인접하는 절연층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
적층 바디(110)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.
상기 적층 바디(110)는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 내부 코일부(120)는 적층 바디(110)를 형성하는 복수의 절연층 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성된 내부 코일부(121, 122)을 포함할 수 있다.
상기 내부 코일부(121, 122)를 형성하는 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
내부 코일부(121, 122)가 형성된 각 절연층에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 절연층에 형성된 내부 코일부(121, 122)는 전기적으로 상호 연결되어 하나의 코일을 형성할 수 있다.
이때, 내부 코일부(121, 122)가 형성된 복수의 절연층을 적층 바디(110)의 폭 방향(W) 또는 길이 방향(L)으로 적층 형성함에 따라 내부 코일부(121, 122)는 상기 적층 바디(110)의 기판 실장 면에 대하여 수직 방향으로 배치될 수 있다.
상기 내부 코일부(121, 122)는 적층 바디(110)의 길이 방향 일면으로 노출되는 제1 내부 코일부(121)와 길이 방향 타면으로 노출되는 제2 내부 코일부(122)로 구성될 수 있다.
상기 제1 내부 코일부(121)는 적층 바디(110)의 적층 면에 대하여 수직인 면으로 노출되는 제1 인출부(121')를 가지며, 제2 내부 코일부(122)는 적층 바디(110)의 적층 면에 대하여 수직인 면으로 노출되는 제2 인출부(122')를 가진다.
예를 들면, 제1 인출부(121') 및 제2 인출부(122')는 적층되는 절연층의 적층 면과 수직인 상기 적층 바디(110)의 길이 방향(L) 일 측면과 타 측면으로 노출될 수 있다.
또한, 상기 제1 인출부(121') 및 제2 인출부(122')는 상기 적층 바디(110)의 기판 실장면인 하면으로도 노출된다.
즉, 상기 제1 인출부(121') 및 제2 인출부(122')는 적층 바디(100)의 길이-두께 방향 단면에서 L자 형상을 가질 수 있다.
본 발명의 일 실시형태에 따른 적층 전자부품은 상기 적층 바디(100)의 길이 방향 일 측면과 하면에 배치되되 상기 제1 인출부(121')와 접속된 제1 외부전극(131)과 길이 방향 타 측면과 하면에 배치되되 상기 제2 인출부(122')와 접속된 제2 외부전극(132)을 포함한다.
상기 제1 외부전극(131) 및 제2 외부전극(132)은 상기 내부 코일부(121, 122)의 제1 인출부(121') 및 제2 인출부(122')와 각각 접속하도록 상기 적층 바디(110)의 하면과 적층 면에 대하여 수직인 면, 특히 적층 바디(110)의 길이 방향 일 측면과 마주보는 타 측면에 형성될 수 있다.
상기 제1 외부전극(131) 및 제2 외부전극(132)은 도금이 가능한 금속이라면 특별히 제한되지 않으며 예를 들면, 니켈(Ni) 또는 주석(Sn) 등의 단독 또는 혼합 형태일 수 있다.
도 3을 참조하면, 상기 내부 코일부(121, 122)는 상기 적층 바디(110)의 폭-두께 방향 단면에 있어서, 단차가 형성된다.
일반적인 적층 인덕터에 있어서, 외부전극을 도전성 페이스트를 이용한 딥핑법 등에 의해 적층 바디의 길이 방향의 양 단면 및 이들 단면에 인접하는 면의 일부에 걸쳐 형성하게 되면 도체의 유도 전류에 의한 자속이 차단되어 Q 특성이 저하되는 문제가 있다.
특히, 내부 코일부가 기판의 실장면에 수직으로 적층된 인덕터에서 외부전극이 길이 방향의 양 단면에 형성될 경우 외부전극에 와전류가 발생하고, 와전류의 발생으로 인한 손실을 크게 하여, 내부 코일과 외부전극 사이에 부유 용량이 발생하고, 이 부유 용량이 인덕터의 자기 공진 주파수 저하의 요인이 된다.
이에 수직 적층 인덕터에서, 실장 시에 기판과 대향하는 적층 바디의 일면(하면)에만 혹은 길이 방향 측면과 하면에만 외부전극을 형성하여 칩 소자의 소형화 및 와전류 발생으로 인한 손실의 억제를 도모하고 있다.
한편, 고주파용 인덕터는 유전체를 이용한 개방형 자로(Magnetic Path)를 가지는 제품으로, 자속의 손실 및 내부 금속간 혹은 내부 금속과 외부 금속간 발생하는 기생 용량에 의해 고주파 영역에서의 등가 직렬 저항이 증가하게 되며, 이로 인하여 Q 특성이 저하되는 문제가 있었다.
특히, 등가 직렬 저항은 주파수 변화와 관계없이 일정한 직류 저항과, 교류 주파수가 변화함에 따라 그 크기와 값이 바뀌는 교류 저항의 합으로 표시된다.
교류 주파수 증가에 따른 표피 효과(Skin Effect)와 근접 효과(Parasitic Effect)에 의해 교류 저항은 증가하며, 등가 직렬 저항이 상승하게 된다.
즉, 등가 직렬 저항은 코일의 층간 거리 및 코일과 외부 전극간 거리가 가까워질수록 근접 효과와 기생 용량의 상승으로 증가하게 되며, 표피 효과에 의해 주파수가 높아질수록 증가하여 Q 성능을 저하시킨다.
본 발명의 일 실시형태에 따르면, 상기 적층 바디(110)의 폭-두께 방향 단면에 있어서, 상기 내부 코일부(121, 122)에 단차를 형성함으로써, Q 특성을 향상시킬 수 있다.
상기 내부 코일부(121, 122)에 형성된 단차는 자속이 지나가는 코어에 인접한 부분에 형성될 수 있다.
즉, 자속이 지나가는 코어에 인접한 내부 코일부(121, 122)의 외곽에 단차를 형성함으로써, 단면적이 확대되고, 이로 인하여 내부에 쇄교(Linkage)하는 자속량이 증대되고, 단면적 증가에 따른 교류 저항 감소 효과를 얻을 수 있다.
교류 저항의 감소 효과로 인해서 결국 Q 특성이 향상된 적층 전자부품을 구현할 수 있다.
도 4는 도 3의 C-C' 단면도이다.
도 4를 참조하면, 상기 내부 코일부(121, 122)에 형성된 단차 형상은 특별히 제한되지 않으며 다양한 형상을 가질 수 있다.
즉, 도 4의 (a)에 도시된 바와 같이 일반적인 단차 형상인 계단 형상일 수 있다.
또한, 도 4의 (b)에 도시된 바와 같이 단차 형상이 테이퍼 형상을 가질 수 있으며, 또는 도 4의 (c)에 도시된 바와 같이 라운드 형상을 가질 수 있다.
도 4 (a) 내지 (c)에 도시된 내부 코일부(121, 122)의 단차 형상은 하나의 예로서 나타낸 것으로 반드시 이에 제한되는 것은 아니다.
도 4 (a) 내지 (c)에 도시된 바와 같이 내부 코일부(121, 122)에 두께 방향으로 단차가 형성됨으로 인하여 자속이 지나가는 코어에 인접한 내부 코일부(121, 122)의 단면적이 확대된다.
이로 인하여, 내부에 쇄교(Linkage)하는 자속량이 증대되고, 단면적 증가에 따른 교류 저항 감소 효과를 얻을 수 있으며 결국, Q 특성이 향상될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 적층 바디(110)는 복수의 절연층 상에 배치되되, 외부로 노출되는 더미 인출부(123)를 더 포함할 수 있다.
상기 더미 인출부(123)는 복수의 절연층 상에 제1 인출부(121') 및 제2 인출부(122')와 동일한 형상으로 패턴을 형성함으로써 적층 바디(110) 내에 포함될 수 있다.
즉, 내부 코일부(121, 122)와 제1 인출부(121') 및 제2 인출부(122')가 형성된 복수의 절연층과 더미 인출부(123)가 형성된 복수의 절연층을 인접하여 적층함으로써, 본 발명의 일 실시형태에 따른 적층 바디(110)를 구현할 수 있다.
더미 인출부(123)가 형성된 복수의 절연층을 내부 코일부(121, 122)와 제1 인출부(121') 및 제2 인출부(122')가 형성된 복수의 절연층과 인접하여 적층함으로써, 적층 바디(110)의 길이 방향 측면과 하면에 배치되는 외부전극(131, 132)과 더 많은 수의 금속 결합이 일어날 수 있어, 내부 코일부와 외부 전극 사이의 접착력 및 전자 부품과 인쇄회로기판 사이의 접착력을 향상시킬 수 있다.
적층 전자부품의 제조방법
도 5는 본 발명의 다른 실시형태에 따른 적층 전자부품의 제조방법을 나타내는 공정도이다.
본 발명의 다른 실시형태에 따른 적층 전자부품의 제조방법은 복수의 절연체 시트를 마련하는 단계, 상기 절연체 시트 상에 두께 방향으로 단차가 형성된 내부 코일 패턴을 형성하는 단계, 상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 내부 코일부를 포함하는 적층 바디를 형성하는 단계 및 상기 적층 바디의 외측에 상기 내부 코일부와 접속하는 외부전극을 형성하는 단계를 포함한다.
도 5를 참조하면, 먼저 복수의 절연체 시트를 마련할 수 있다.
절연체 시트 제조에 사용되는 자성체는 특별히 제한되지 않으며 예를 들면, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트 분말을 사용할 수 있다.
상기 자성체 및 유기물을 혼합하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수의 절연체 시트를 마련할 수 있다.
다음으로, 상기 절연체 시트 상에 두께 방향으로 단차가 형성된 내부 코일 패턴을 형성할 수 있다.
내부 코일 패턴은 도전성 금속을 포함하는 도전성 페이스트를 절연체 시트 상에 인쇄 공법 등으로 도포하여 형성할 수 있다.
도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
상기 내부 코일 패턴은 후술하는 바와 같이 적층하여 적층 바디를 형성하는 단계에서 내부 코일부(121, 122)가 되며, 제1 인출부(121')와 제2 인출부(122')를 포함한다.
또한, 상기 내부 코일 패턴에 형성된 단차는 코어에 인접한 영역에 형성된다.
다음으로, 상기 단차가 형성된 내부 코일 패턴이 형성된 절연체 시트를 적층하여 하면과 적층 면에 대하여 수직인 면으로 제1 인출부(121') 및 제2 인출부(122')가 노출되는 내부 코일부(121, 122)를 포함하는 적층 바디(110)를 형성할 수 있다.
내부 코일 패턴이 인쇄된 각 절연층에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 절연층에 형성된 내부 코일 패턴은 전기적으로 상호 연결되어 하나의 코일을 형성할 수 있다.
하나의 코일로 형성되는 내부 코일부(121, 122)의 제1 인출부(121') 및 제2 인출부(122')는 상기 적층 바디(110)의 하면과 적층 면에 대하여 수직인 면으로 노출될 수 있다.
한편, 내부 코일부(121, 122)는 상기 적층 바디(110)의 기판 실장 면에 대하여 수직 방향으로 형성될 수 있다.
다음으로, 적층 바디(110)의 하면과 적층 면에 대하여 수직인 면에 상기 내부 코일부(121, 122)의 제1 인출부(121') 및 제2 인출부(122')와 각각 접속하는 제1 외부전극(131) 및 제2 외부전극(132)을 형성할 수 있다.
상기 제1 및 제2 외부 전극(131, 132)은 전기 전도성이 뛰어난 금속을 포함하는 도전성 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 주석(Sn) 단독 또는 이들의 합금 등을 포함하는 도전성 페이스트일 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층 전자부품
110 : 적층 바디
121, 122 : 내부 코일부, 제1 및 제2 내부 코일부
121', 122' : 제1 및 제2 인출부
131, 132 : 제1 및 제2 외부전극

Claims (12)

  1. 복수의 절연층과, 상기 절연층 상에 배치되는 내부 코일부가 적층된 적층 바디; 및
    상기 적층 바디의 외측에 배치되며, 상기 내부 코일부와 접속된 외부전극;을 포함하며,
    상기 내부 코일부는 상기 적층 바디의 폭-두께 방향 단면에 있어서, 단차가 형성된 적층 전자부품.
  2. 제 1항에 있어서,
    상기 내부 코일부는 외부로 노출되는 제1 인출부와 제2 인출부를 가지는 적층 전자부품.
  3. 제 2항에 있어서,
    상기 제1 인출부와 제2 인출부는 적층 바디의 길이-두께 방향 단면에서 L자 형상을 갖는 적층 전자부품.
  4. 제 1항에 있어서,
    상기 적층 바디는 복수의 절연층 상에 배치되되, 외부로 노출되는 더미 인출부를 더 포함하는 적층 전자부품.
  5. 제 1항에 있어서,
    상기 내부 코일부의 단차 형상은 테이퍼 형상 또는 라운드 형상인 적층 전자부품.
  6. 제 1항에 있어서,
    상기 내부 코일부는 상기 적층 바디의 기판 실장 면에 대하여 수직 방향으로 배치되는 적층 전자부품.
  7. 복수의 절연체 시트를 마련하는 단계;
    상기 절연체 시트 상에 두께 방향으로 단차가 형성된 내부 코일 패턴을 형성하는 단계;
    상기 내부 코일 패턴이 형성된 절연체 시트를 적층하여 내부 코일부를 포함하는 적층 바디를 형성하는 단계; 및
    상기 적층 바디의 외측에 상기 내부 코일부와 접속하는 외부전극을 형성하는 단계;
    를 포함하는 적층 전자부품의 제조방법.
  8. 제 7항에 있어서,
    상기 내부 코일부는 외부로 노출되는 제1 인출부와 제2 인출부를 가지는 적층 전자부품의 제조방법.
  9. 제 8항에 있어서,
    상기 제1 인출부와 제2 인출부는 적층 바디의 길이-두께 방향 단면에서 L자형상을 갖는 적층 전자부품의 제조방법.
  10. 제 7항에 있어서,
    상기 절연체 시트 상에 더미 인출부 패턴을 형성하는 단계를 더 포함하며,
    상기 더미 인출부 패턴이 형성된 절연체 시트를 제1 인출부 및 제2 인출부 각각과 인접하여 적층 면에 대하여 수직인 면으로 노출되도록 적층하여 적층 바디를 형성하는 적층 전자부품의 제조방법.
  11. 제 7항에 있어서,
    상기 내부 코일부의 단차 형상은 테이퍼 형상 또는 라운드 형상인 적층 전자부품의 제조방법.
  12. 제 7항에 있어서,
    상기 내부 코일부는 상기 적층 바디의 기판 실장 면에 대하여 수직 방향으로 배치되는 적층 전자부품의 제조방법.
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