KR20150114747A

KR20150114747A - 칩형 코일 부품 및 그 실장 기판

Info

Publication number: KR20150114747A
Application number: KR1020140039321A
Authority: KR
Inventors: 임봉섭
Original assignee: 삼성전기주식회사
Priority date: 2014-04-02
Filing date: 2014-04-02
Publication date: 2015-10-13
Also published as: CN104979069A; JP2015198242A; US20150287514A1

Abstract

본 발명은 칩형 코일 부품에 관한 것이다. 본 발명에 따른 칩형 코일 부품은, 복수의 자성체 층이 적층되어 형성되는 세라믹 본체 및 상기 복수의 자성체 층 상에 형성되는 복수의 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체 내부에 형성되는 내부 코일부를 포함하고, 상기 세라믹 본체는, 용량 형성부인 액티브 층 및 상기 액티브 층의 두께 방향의 상부 및 하부에 형성되는 제1 및 제2 커버 층을 포함하고, 상기 제2 커버 층의 두께는 상기 제1 커버 층의 두께보다 더 큰 것을 특징으로 할 수 있다.

Description

칩형 코일 부품 및 그 실장 기판 {CHIP COIL COMPONENT AND BOARD FOR MOUNTING THE SAME}

본 발명은 칩형 코일 부품 및 그 실장 기판에 관한 것이다.

칩 전자부품 중 하나인 인덕터(Inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 커패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다.

이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터 및 자성체 층 상에 내부 도체를 인쇄하고 비아홀 펀칭, 적층 및 소성 등의 일련의 공정을 통해 제조하는 적층형 인덕터의 개발이 이어지고 있다.

상기 적층형 인덕터는 저주파 영역에서 리액턴스 성분이 지배적이어서 노이즈를 반사하는 인덕터로 동작하지만, 주파수가 증가하면 레지스턴스 성분이 증가하여 노이즈를 열로 변환하여 흡수하는 저항으로 동작하는 특징이 있다. 이에 따라, 고주파 영역에서 레지스턴스 성분이 증가하여 저항으로 동작할 때 적층형 인덕터를 적층형 비즈라는 이름으로 부르기도 한다.

상기 적층형 인덕터의 경우 와전류(Eddy current)에 의한 인덕턴스(L) 및 품질 계수(Q)의 특성 저하가 발생될 수 있다. 또한, 칩이 기판에 실장되는 경우 칩이 쓰러져 불량이 빈번히 발생하는 문제가 있다.

일본 공개특허공보 제2006-0032430호

본 발명의 일 실시예의 목적은 세라믹 본체 내에서 내부 코일부가 세라믹 본체의 상면에 가까이 위치함으로써 와전류 또는 맴돌이 전류로 인한 인덕턴스(L) 및 Q 특성이 저하되는 것을 방지할 수 있으며, 세라믹 본체의 상, 하면에 형성되는 외부 전극의 길이를 서로 다르게 형성함으로써 고착 강도를 향상시킬 수 있는 칩형 코일 부품 및 그 실장 기판을 제안하는 것이다.

본 발명의 제1 기술적인 측면에 따른 칩형 코일 부품은, 복수의 자성체 층이 적층되어 형성되는 세라믹 본체; 및 상기 복수의 자성체 층 상에 형성되는 복수의 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체 내부에 형성되는 내부 코일부; 를 포함하고, 상기 세라믹 본체는, 용량 형성부인 액티브 층 및 상기 액티브 층의 두께 방향의 상부 및 하부에 형성되는 제1 및 제2 커버 층을 포함하고, 상기 제2 커버 층의 두께는 상기 제1 커버 층의 두께보다 더 클 수 있다.

또한, 상기 제1 커버 층의 두께와 상기 제2 커버 층의 두께의 비는 1:3인 것을 특징으로 할 수 있다.

또한, 상기 세라믹 본체의 길이 방향의 양 측면, 상기 세라믹 본체의 상면 및 하면에 형성되어 상기 내부 코일부와 접속하는 외부 전극; 을 더 포함할 수 있다.

또한, 상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이가 상기 세라믹 본체의 하면에 형성될 수 있다.

또한, 상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이 방향의 길이는 50㎛이며, 상기 세라믹 본체의 하면에 형성되는 외부 전극의 길이 방향의 길이는 150㎛일 수 있다.

또한, 상기 복수의 자성체 층의 적층 면과 평행한 일면의 상부 또는 하부에 형성되는 마킹 패턴; 을 더 포함할 수 있다.

또한, 상기 복수의 내부 코일 패턴은 상기 복수의 자성체 층에 N(4<=N)개 형성되고, 상기 N개의 내부 코일 패턴 중 세라믹 본체의 하면과 가장 가까운 내부 코일 패턴을 기준으로 n(n<=N, n은 2의 배수)번째 내부 코일 패턴과 n-1번째 내부 코일 패턴은 서로 형상이 동일하며, 상기 n번째 내부 코일 패턴과 n-1번째 내부 코일 패턴은 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 접속될 수 있다.

또한, 상기 연결 단자는 적어도 2개의 비아 전극으로 구성될 수 있다.

본 발명의 제2 기술적인 측면에 따른 칩형 코일 부품은, 복수의 자성체 층이 적층되어 형성되는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 용량을 형성하도록 상기 복수의 자성체 층을 사이에 두고 대향하여 배치되는 복수의 내부 전극으로 이루어지는 액티브 층; 상기 액티브 층 내의 최상부 내부 전극보다 상부에 형성되는 제1 커버 층; 상기 액티브 층 내의 최하부 내부 전극보다 하부에 형성되며, 상기 제1 커버 층의 두께보다 큰 두께를 갖는 제2 커버 층; 및 상기 세라믹 본체의 길이 방향의 양 측면, 상기 세라믹 본체의 하면 및 상면에 형성되는 외부 전극; 을 포함하고, 상기 세라믹 본체의 하면에 형성되는 외부 전극의 길이 방향의 길이는 상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이 방향의 길이보다 길 수 있다.

또한, 상기 제1 커버 층의 두께와 상기 제2 커버 층의 두께 비는 1:3인 것을 특징으로 할 수 있다.

또한, 상기 세라믹 본체의 상면에 형성되는 외부 전극의 상기 세라믹 본체의 길이 방향의 길이는 50㎛이며, 상기 세라믹 본체의 하면에 형성되는 외부 전극의 상기 세라믹 본체의 길이 방향의 길이는 150㎛일 수 있다.

또한, 상기 복수의 내부 전극은 상기 복수의 자성체 층에 N(4<=N)개 형성되고, 상기 N개의 내부 전극 중 세라믹 본체의 하면과 가장 가까운 내부 전극을 기준으로 n(n<=N, n은 2의 배수)번째 내부 전극과 n-1번째 내부 전극은 서로 형상이 동일하며, 상기 n번째 내부 전극과 n-1번째 내부 전극은 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 접속될 수 있다.

본 발명의 제3 기술적인 측면에 따른 칩형 코일 부품의 실장 기판은, 상부에 제1 및 제2 전극 패드를 갖는 인쇄 회로 기판; 및 상기 인쇄 회로 기판 위에 설치되는 칩형 코일 부품; 을 포함하고, 상기 칩형 코일 부품은, 복수의 자성체 층이 적층되어 형성되는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 용량을 형성하도록 상기 복수의 자성체 층을 사이에 두고 대향하여 배치되는 복수의 내부 전극으로 이루어지는 액티브 층; 상기 액티브 층 내의 최상부 내부 전극보다 상부에 형성되는 제1 커버 층; 상기 액티브 층 내의 최하부 내부 전극보다 하부에 형성되어 상기 제1 커버 층의 두께보다 큰 두께를 갖는 제2 커버 층; 및 상기 세라믹 본체의 길이 방향의 양 측면, 상기 세라믹 본체의 상면 및 하면에 형성되어 상기 내부 전극과 접속하는 외부 전극; 을 포함할 수 있다.

또한, 상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이는 상기 세라믹 본체의 하면에 형성되는 외부 전극의 길이보다 짧을 수 있다.

본 발명에 따른 칩형 코일 부품 및 그 실장 기판은, 와전류 또는 맴돌이 전류에 의해 인덕턴스(L) 및 Q 특성이 저하되는 것을 방지할 수 있다. 또한, 세라믹 본체의 하면에 형성되는 외부 전극의 길이를 세라믹 본체의 상면에 형성되는 외부 전극의 길이보다 길게 형성함으로써 고착 강도를 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 칩형 코일 부품의 사시도이다.
도 2는 도 1에 도시한 칩형 코일 부품을 A-A' 방향으로 절단하여 도시한 단면도이다.
도 3은 도 1에 도시한 칩형 코일 부품에서 마킹 패턴이 나타나게 도시한 사시도이다.
도 4는 도 3에 도시한 칩형 코일 부품의 내부를 나타낸 사시도이다.
도 5는 도 1에 도시한 칩형 코일 부품에서 내부 코일부가 나타나게 도시한 사시도이다.
도 6은 본 발명의 일 실시예에 따른 칩형 코일 부품의 Q특성을 나타낸 비교 그래프이다.
도 7a는 본 발명의 일 실시예에 따른 칩형 코일 부품의 세라믹 본체 상면을 나타낸 도면이다.
도 7b는 본 발명의 일 실시예에 따른 칩형 코일 부품의 세라믹 본체 하면을 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 칩형 코일 부품을 분해한 분해 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 칩형 코일 부품이 인쇄 회로 기판에 실장되는 모습을 도시한 사시도이다.
도 10은 도 9에 도시한 칩형 코일 부품이 실장된 형태의 인쇄 회로 기판의 단면을 나타낸 도면이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩형 코일 부품(100)

이하에서는 본 발명의 일 실시형태에 따른 칩형 코일 부품(100)을 설명하되, 특히 적층형 인덕터(inductor)로 설명하지만 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시예에 따른 칩형 코일 부품(100)의 사시도이다.

도 1을 참조하면, 본 발명에 따른 칩형 코일 부품(100)은 세라믹 본체(10), 내부 코일부(20)를 포함할 수 있다. 한편, 본 발명의 일 실시예에 따른 칩형 코일 부품(100)은 세라믹 본체(10)의 길이 방향의 양 측면, 상기 세라믹 본체(10)의 상면 및 하면에 형성되는 외부 전극(40)을 더 포함할 수 있다.

상기 세라믹 본체(10)는 복수의 자성체 층(30)이 적층되어 형성될 수 있다. 상기 세라믹 본체(10)는 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 단면 및 폭 방향의 양 단면을 구비할 수 있다.

세라믹 본체(10)의 형상은 특별히 제한되지 않으나, 예를 들어 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다. 여기서 '두께 방향'은 자성체층(30)을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.

상기 복수의 자성체 층(30)은 소결된 상태로서, 인접하는 자성체 층과의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

상기 복수의 자성체층(30) 각각은 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

도 2는 도 1에 도시한 칩형 코일 부품(100)을 A-A' 방향으로 절단하여 도시한 단면도이다.

도 1 및 도 2를 참조하면, 상기 내부 코일부(20)는 복수의 자성체 층(30) 상에 형성되는 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체(10)의 내부에 형성될 수 있다.

이때, 상기 복수의 자성체 층(30) 상에 형성되는 내부 코일 패턴이 비아 전극(도면 미도시)에 의해 전기적으로 접속되어 내부 코일부(20)를 형성할 수 있으며, 상기 비아 전극은 상, 하의 자성체 층(30)을 연결하기 위하여 펀칭으로 형성될 수 있다.

상기 내부 코일 패턴은 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.

상기 세라믹 본체(10)는 용량 형성부인 액티브 층(A), 상기 액티브 층(A)의 두께 방향의 상부에 형성되는 제1 커버층(C1) 및 상기 액티브 층(A)의 두께 방향의 하부에 형성되는 제2 커버층(C2)을 포함할 수 있다.

상기 제1 및 제2 커버층(C1, C2)은 상기 액티브 층(A)과 마찬가지로 복수의 자성체 층(30)이 소결되어 형성될 수 있다. 또한, 제1 및 제2 커버층(C1, C2)을 포함하는 복수의 유전체 층은 소결된 상태로서, 인접하는 유전체 층과의 경계는 상기 액티브 층(A)과 마찬가지로 주사 전자 현미경을 이용하지 않고는 확인하기 곤란할 정도로 일체화될 수 있다.

본 발명의 일 실시예에 따른 칩형 코일 부품(100)에서는 상기 제1 커버층(C1)이 제2 커버층(C2)의 두께보다 더 작은 두께를 가질 수 있다.

이때, 상기 제1 커버층(C1)의 두께와 제2 커버층(C2)의 두께 비는 1:3인 것을 특징으로 할 수 있다.

이에 따라, 상기 내부 코일부(20)는 세라믹 본체(10)의 두께 방향을 기준으로 상면에 가까이 형성될 수 있다.

이에 따라 본 발명에 따른 칩형 코일 부품(100)은, 와전류 또는 맴돌이 전류(Eddy current)에 의해 인덕턴스(L) 또는 품질 계수(Q)의 특성이 저하되는 것을 방지할 수 있다.

보다 상세히 설명하면, 본 발명에 따른 칩형 코일 부품(100)은 도 9에서 도시한 바와 같이, 인쇄 회로 기판(210) 위에 실장될 수 있다.

이때, 종래 기술에 따른 칩형 코일 부품은 내부 코일부와 인쇄 회로 기판 사이에서 와전류 또는 맴돌이 전류가 발생될 수 있다. 이는, 종래 기술에 따른 칩형 코일 부품으로부터 나오는 누설 전류에 대한 반발로 인쇄 회로 기판 자체에서 생길 수 있는 현상으로써, 일종의 관성의 법칙으로 볼 수 있다.

즉, 스스로 현 상태를 유지하기 위해 나타나는 저항에 해당될 수 있으며, 이러한 영향은 자속의 흐름을 방해하여 칩형 코일 부품의 인덕턴스(L)와 Q특성을 저하시킬 수 있다. 나아가, 내부 코일부와 인쇄 회로 기판 사이의 거리가 가까울 수록 크게 발생될 수 있다.

따라서, 본 발명에 따른 칩형 코일 부품(100)은 도 1, 2 및 9를 참조할 때, 상기 와전류의 영향을 최소화하기 위해 상기 제2 커버 층(C2)의 두께를 상기 제1 커버 층(C1)의 두께보다 크게 가져갈 수 있다. 즉, 내부 코일부(20)는 세라믹 본체(10)의 두께 방향을 기준으로 세라믹 본체(10)의 상면에 가까이 형성될 수 있다.

이로써, 본 발명에 따른 칩형 코일 부품(100)의 인덕턴스(L)와 Q 특성이 저하되는 것을 방지할 수 있다.

도 3은 도 1에 도시한 칩형 코일 부품에서 마킹 패턴이 나타나게 도시한 사시도이다.

도 4는 도 3에 도시한 칩형 코일 부품의 내부를 나타낸 사시도이다.

도 2 내지 도 4를 참조하면, 상기 내부 코일부(20)는 자성체 층(30) 상에 밖으로 노출되는 제1 및 제2 인출부(21, 22)를 포함할 수 있으며, 이를 통해 상기 외부 전극(40)과 전기적으로 접속할 수 있다.

상기 외부 전극(40)은 내부 코일부(20)와 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않는다. 예를 들어, 상기 외부 전극(40)은 구리(Cu), 은(Ag) 및 니켈(Ni) 등으로 형성될 수 있다.

상기 외부 전극(40)은 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다. 또한, 상기 세라믹 본체(10)는 복수의 자성체 층(30)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 자성체 층(30)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다

이때, 상기 세라믹 본체(10)의 상면에 형성되는 외부 전극의 길이(d1)는 세라믹 본체(10)의 하면에 형성되는 외부 전극의 길이(d2)보다 짧을 수 있다.

일 실시예로, 상기 세라믹 본체(10)의 상면에 형성되는 외부 전극의 길이 방향의 길이(d1)는 50㎛일 수 있으며, 상기 세라믹 본체(10)의 하면에 형성되는 외부 전극의 길이 방향의 길이(d2)는 150㎛일 수 있다.

전자제품의 소형화에 부응하여 전자부품을 고집적화하는 경우 칩형 코일 부품(100)의 세라믹 본체(10)의 상면에 형성된 외부 전극과 전자부품 세트를 커버하는 메탈 캔이 접촉함으로써, 쇼트 발생 또는 전자 제품의 오작동 등의 문제점이 발생할 수 있다.

그러나, 본 발명에 따른 칩형 코일 부품(100)의 경우, 세라믹 본체(10)의 상면에 형성되는 외부 전극의 길이(d1)를 세라믹 본체(10)의 하면에 형성되는 외부 전극의 길이(d2)보다 짧게 형성함으로써, 메탈 캔이 접촉할 때의 쇼트 발생 또는 전자 제품의 오작동 등의 문제를 최소화할 수 있다.

또한, 세라믹 본체(10)의 상면에 존재하는 외부 전극(40)을 최소화함으로써 공간 확보 등의 문제를 해소할 수 있으며, 제품의 유효 특성 면적을 증가시킬 수 있다.

또한, 상기 세라믹 본체(10)의 상면에 형성되는 외부 전극(40)의 길이(d1)가 작을수록 자속 로스(Loss)가 줄어들고, Q 특성이 향상될 수 있다.

한편, 상기 세라믹 본체(10)의 하면에 형성되는 외부 전극(40)의 길이(d2)는 고착 강도 유지를 위해 d1보다는 크게 설계될 수 있다. 즉, 상기 세라믹 본체(10)의 하면에 형성되는 외부 전극(40)의 길이(d2)가 상기 세라믹 본체(10)의 상면에 형성되는 외부 전극(40)의 길이(d1)보다 길도록 형성함으로써, 인쇄 회로 기판에 본 발명의 일 실시예에 따른 칩형 코일 부품을 실장하더라도 넘어지지 않아 신뢰성이 우수할 수 있으며, 쓰러짐에 따른 쇼트 불량을 방지할 수 있다.

본 발명의 일 실시예에 따른 칩형 코일 부품(100)은 외부 전극(40)과 전기적으로 접속되는 제1 및 제2 인출부(21, 22)가 노출되는 면을 식별하기 위해 상기 세라믹 본체(10)의 일면에 마킹 패턴(50)을 형성할 수 있다.

예를 들어, 도 3 및 도 4를 참조하면 상기 마킹 패턴은 세라믹 본체(10)의 상면에 형성될 수 있다.

도 5는 도 1에 도시한 칩형 코일 부품(100)에서 내부 코일부(20)가 나타나게 도시한 사시도이다.

도 5를 참조하면, 본 발명에 따른 칩형 코일 부품(100)의 내부 코일부(20)는 세라믹 본체(10)의 두께 방향을 기준으로 세라믹 본체(10)의 상면에 가까이 형성될 수 있다. 이를 통해 상술한 바와 같이, 인덕턴스(L)와 Q 특성이 저하되는 것을 방지할 수 있다.

한편, 내부 코일부(20)는 제1 및 제2 인출부(21, 22)를 통해 외부 전극(40)과 전기적으로 접속할 수 있다. 이때, 상기 내부 코일부(20)의 적층 형태는 싱글(single)구조, 즉 자성체 층간에 하나의 비아 전극을 통해 접속될 수 있다.

내부 코일부(20)의 적층 형태에 대해서는 도 8을 참조하여 후술하기로 한다.

도 6은 본 발명의 일 실시예에 따른 칩형 코일 부품(100)의 Q특성을 나타낸 비교 그래프이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품(100)의 Q 특성이(620)이 종래 기술에 따른 칩형 코일 부품의 Q 특성(610)에 비해 높은 것을 알 수 있다.

본 발명에 따른 칩형 코일 부품(100)은 제1 커버 층(C1)의 두께가 제2 커버 층(C2)의 두께보다 작은 구조로 형성될 수 있다. 이는, 내부 코일부(20)가 세라믹 본체(10)의 두께 방향을 기준으로 세라믹 본체(10)의 상면에 가까이 형성될 수 있는 것을 의미하는 것이며, 이에 따라 와전류의 영향이 최소화됨으로써 Q 특성이 종래 기술에 따른 칩형 코일 부품에 비해 향상될 수 있다.

도 7a는 본 발명의 일 실시예에 따른 칩형 코일 부품(100)의 세라믹 본체(10)의 상면을 나타낸 도면이다.

도 7b는 본 발명의 일 실시예에 따른 칩형 코일 부품(100)의 세라믹 본체(10)의 하면을 나타낸 도면이다.

도 7a 및 도 7b를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품(100)은 세라믹 본체(10)의 상면에 형성되는 외부 전극(41)의 길이가 세라믹 본체(10)의 하면에 형성되는 외부 전극(42)의 길이보다 짧을 수 있다.

또한, 상기 세라믹 본체(10)의 상면에는 마킹 패턴(50)이 형성될 수 있다.

다만, 상기 외부 전극(41, 42) 및 마킹 패턴(50)에 대한 설명은 상술한 바와 동일하므로 생략하기로 한다.

도 8은 본 발명의 일 실시예에 따른 칩형 코일 부품(100)을 분해한 분해 사시도이다.

본 발명의 일 실시예에 따른 칩형 코일 부품(100)은 내부 코일부(20)가 도 4에서 상술한 바와 같이 싱글 구조일 수 있으며, 또는 도 8에 도시된 것처럼 평행(parallel) 구조일 수 있다.

도 8을 참조하면, 복수의 내부 코일 패턴(20)은 복수의 자성체 층(30)에 N개 형성될 수 있다. 이때, N은 4보다 크거나 같은 자연수일 수 있다.

도 8에서는 일 실시예로 N이 8인 것을 예시로 도시하고 있으나, 이에 제한되는 것은 아니다.

상기 8개의 내부 코일 패턴 중 세라믹 본체(10)의 하면과 가장 가까운 내부 코일 패턴을 기준으로 n번째 내부 코일 패턴과 n-1번째 내부 코일 패턴은 서로 형상이 동일하다. 이때, n은 N보다 작거나 같을 수 있으며, 또한 2의 배수이다.

즉, 상기 8개의 내부 코일 패턴 중 세라믹 본체(10)의 하면과 가장 가까운 내부 코일 패턴과 바로 상부에 있는 내부 코일 패턴이 모양이 동일한 것을 알 수 있다. 따라서, 제2 인출부(22)가 평행 구조가 될 수 있다.

마찬가지로, 세라믹 본체(10)의 상면과 가장 가까운 내부 코일 패턴과 바로 하부에 있는 내부 코일 패턴의 형상도 동일하며, 제1 인출부(21) 역시 평행 구조가 될 수 있다.

한편, 상기 n번째 내부 코일 패턴과 n-1번째 내부 코일 패턴은 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 접속될 수 있다. 즉, 서로 내부 코일 패턴의 형상이 동일한 경우, 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 서로 접속될 수 있다.

일 실시예로, 상기 연결 단자는 적어도 2개의 비아 전극으로 구성될 수 있다.

즉, 적어도 2개의 비아 전극 구조를 적용함에 따라, 층간 비아 전극의 연결이 취약해져 비아 연결부의 저항 증가로 인해 Q특성이 저하되는 것을 방지할 수 있다. 또한, 동일 자성체 층에서 적어도 2개의 비아 전극 중 하나의 비아 전극만이라도 연결되어 있으면, 오픈(open)불량 발생을 방지할 수 있으며, 인덕턴스가 저하되는 것도 방지할 수 있다.

칩형 코일 부품(100)의 실장 기판(200)

도 9는 본 발명의 다른 실시예에 따른 칩형 코일 부품(100)이 인쇄 회로 기판(210)에 실장되는 모습을 도시한 사시도이다.

도 10은 도 9에 도시한 칩형 코일 부품(100)이 실장된 형태의 인쇄 회로 기판(200)의 단면을 나타낸 도면이다.

도 9 및 도 10을 참조하면, 본 발명의 일 실시 형태에 따른 칩형 코일 부품(100)의 실장 기판(200)은 칩형 코일 부품(100)이 실장되는 인쇄 회로 기판(210)과, 인쇄 회로 기판(210)의 상면에 서로 이격되게 형성되는 제1 및 제2 전극 패드(220, 230)를 포함한다.

이때, 칩형 코일 부품(100)의 외부 전극(40)이 각각 제1 및 제2 전극 패드(220, 230) 위에 접촉되게 위치한 상태에서 솔더링(240, 250)에 의해 인쇄 회로 기판(210)과 전기적으로 연결될 수 있다.

상기 인쇄 회로 기판(210)에 실장되는 칩형 코일 부품(100)은 복수의 자성체 층(30)이 적층되어 형성되는 세라믹 본체(10), 상기 세라믹 본체(10) 내에 형성되며, 용량을 형성하도록 상기 복수의 자성체 층을 사이에 두고 대향하여 배치되는 복수의 내부 전극으로 이루어지는 액티브 층(A), 상기 액티브 층(A) 내의 최상부 내부 전극보다 상부에 형성되는 제1 커버 층(C1), 상기 액티브 층(A) 내의 최하부 내부 전극보다 하부에 형성되어 상기 제1 커버 층(C1)의 두께보다 큰 두께를 갖는 제2 커버 층(C2) 및 상기 세라믹 본체(10)의 길이 방향의 양 측면, 상기 세라믹 본체(10)의 상면 및 하면에 형성되어 상기 내부 전극과 접속하는 외부 전극(40)을 포함할 수 있다.

이때, 상기 제1 커버 층(C1)의 두께보다 제2 커버 층(C2)의 두께를 크게 형성함으로써, 와전류로 인한 칩형 코일 부품(100)의 인덕턴스(L)와 Q 특성이 저하되는 것을 방지할 수 있다.

또한, 상기 세라믹 본체(10)의 상면에 형성되는 외부 전극(40)의 길이는 상기 세라믹 본체(10)의 하면에 형성되는 길이보다 짧을 수 있다. 즉, 세라믹 본체(10)의 하면에 형성되는 외부 전극의 길이를 길게 형성함으로써, 고착 강도를 향상시킬 수 있으며, 인쇄 회로 기판(210)에 실장하는 경우 쓰러짐 현상을 최소화할 수 있다.

또한, 상기 복수의 내부 전극은 상기 복수의 자성체 층(30)에 N(4<=N)개 형성되고, 상기 N개의 내부 전극 중 세라믹 본체(10)의 하면과 가장 가까운 내부 전극을 기준으로 n(n<=N, n은 2의 배수)번째 내부 전극과 n-1번째 내부 전극은 서로 형상이 동일하며, 상기 n번째 내부 전극과 n-1번째 내부 전극은 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 접속될 수 있다. 이때, 상기 연결 단자는 적어도 2개의 비아 전극으로 구성될 수 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

10: 세라믹 본체
20: 내부 코일부
30: 자성체 층
40: 외부 전극
50: 마킹 패턴
100: 칩형 코일 부품
200: 실장 기판
210: 인쇄 회로 기판
221, 222: 제1 및 제2 전극 패드
230: 솔더링

Claims

복수의 자성체 층이 적층되어 형성되는 세라믹 본체; 및
상기 복수의 자성체 층에 형성되는 복수의 내부 코일 패턴이 전기적으로 접속되어 상기 세라믹 본체 내부에 형성되는 내부 코일부; 를 포함하고,
상기 세라믹 본체는, 용량 형성부인 액티브 층 및 상기 액티브 층의 두께 방향의 상부 및 하부에 형성되는 제1 및 제2 커버 층을 포함하고,
상기 제2 커버 층의 두께는 상기 제1 커버 층의 두께보다 더 큰 칩형 코일 부품.
제1항에 있어서,
상기 제1 커버 층의 두께와 상기 제2 커버 층의 두께의 비는 1:3인 것을 특징으로 하는 칩형 코일 부품.
제1항에 있어서,
상기 세라믹 본체의 길이 방향의 양 측면, 상기 세라믹 본체의 상면 및 하면에 형성되어 상기 내부 코일부와 접속하는 외부 전극; 을 더 포함하는 칩형 코일 부품.
제3항에 있어서,
상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이가 상기 세라믹 본체의 하면에 형성되는 외부 전극의 길이보다 짧은 칩형 코일 부품.
제3항에 있어서,
상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이 방향의 길이는 50㎛이며, 상기 세라믹 본체의 하면에 형성되는 외부 전극의 길이 방향의 길이는 150㎛인 칩형 코일 부품.
제1항에 있어서,
상기 복수의 자성체 층의 적층 면과 평행한 일면의 상부 또는 하부에 형성되는 마킹 패턴; 을 더 포함하는 칩형 코일 부품.
제1항에 있어서,
상기 복수의 내부 코일 패턴은 상기 복수의 자성체 층에 N(4<=N)개 형성되고, 상기 N개의 내부 코일 패턴 중 세라믹 본체의 하면과 가장 가까운 내부 코일 패턴을 기준으로 n(n<=N, n은 2의 배수)번째 내부 코일 패턴과 n-1번째 내부 코일 패턴은 서로 형상이 동일하며,
상기 n번째 내부 코일 패턴과 n-1번째 내부 코일 패턴은 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 접속되는 칩형 코일 부품.
제7항에 있어서,
상기 연결 단자는 적어도 2개의 비아 전극으로 구성되는 칩형 코일 부품.
복수의 자성체 층이 적층되어 형성되는 세라믹 본체;
상기 세라믹 본체 내에 형성되며, 용량을 형성하도록 상기 복수의 자성체 층을 사이에 두고 대향하여 배치되는 복수의 내부 전극으로 이루어지는 액티브 층;
상기 액티브 층 내의 최상부 내부 전극보다 상부에 형성되는 제1 커버 층;
상기 액티브 층 내의 최하부 내부 전극보다 하부에 형성되며, 상기 제1 커버 층의 두께보다 큰 두께를 갖는 제2 커버 층; 및
상기 세라믹 본체의 길이 방향의 양 측면, 상기 세라믹 본체의 하면 및 상면에 형성되는 외부 전극; 을 포함하고,
상기 세라믹 본체의 하면에 형성되는 외부 전극의 길이 방향의 길이는 상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이 방향의 길이보다 긴 칩형 코일 부품.
제9항에 있어서,
상기 제1 커버 층의 두께와 상기 제2 커버 층의 두께 비는 1:3인 것을 특징으로 하는 칩형 코일 부품.
제9항에 있어서,
상기 세라믹 본체의 상면에 형성되는 외부 전극의 상기 세라믹 본체의 길이 방향의 길이는 50㎛이며, 상기 세라믹 본체의 하면에 형성되는 외부 전극의 상기 세라믹 본체의 길이 방향의 길이는 150㎛인 칩형 코일 부품.
제9항에 있어서,
상기 복수의 내부 전극은 상기 복수의 자성체 층에 N(4<=N)개 형성되고, 상기 N개의 내부 전극 중 세라믹 본체의 하면과 가장 가까운 내부 전극을 기준으로 n(n<=N, n은 2의 배수)번째 내부 전극과 n-1번째 내부 전극은 서로 형상이 동일하며,
상기 n번째 내부 전극과 n-1번째 내부 전극은 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 접속되는 칩형 코일 부품.
제12항에 있어서,
상기 연결 단자는 적어도 2개의 비아 전극으로 구성되는 칩형 코일 부품.
상부에 제1 및 제2 전극 패드를 갖는 인쇄 회로 기판; 및
상기 인쇄 회로 기판 위에 설치되는 칩형 코일 부품; 을 포함하고,
상기 칩형 코일 부품은, 복수의 자성체 층이 적층되어 형성되는 세라믹 본체; 상기 세라믹 본체 내에 형성되며, 용량을 형성하도록 상기 복수의 자성체 층을 사이에 두고 대향하여 배치되는 복수의 내부 전극으로 이루어지는 액티브 층; 상기 액티브 층 내의 최상부 내부 전극보다 상부에 형성되는 제1 커버 층; 상기 액티브 층 내의 최하부 내부 전극보다 하부에 형성되어 상기 제1 커버 층의 두께보다 큰 두께를 갖는 제2 커버 층; 및 상기 세라믹 본체의 길이 방향의 양 측면, 상기 세라믹 본체의 상면 및 하면에 형성되어 상기 내부 전극과 접속하는 외부 전극; 을 포함하는 칩형 코일 부품의 실장 기판.
제14항에 있어서,
상기 세라믹 본체의 상면에 형성되는 외부 전극의 길이는 상기 세라믹 본체의 하면에 형성되는 외부 전극의 길이보다 짧은 칩형 코일 부품의 실장 기판.
제14항에 있어서,
상기 복수의 내부 전극은 상기 복수의 자성체 층에 N(4<=N)개 형성되고, 상기 N개의 내부 전극 중 세라믹 본체의 하면과 가장 가까운 내부 전극을 기준으로 n(n<=N, n은 2의 배수)번째 내부 전극과 n-1번째 내부 전극은 서로 형상이 동일하며,
상기 n번째 내부 전극과 n-1번째 내부 전극은 복수 개의 비아 전극으로 구성되는 연결 단자를 통해 접속되는 칩형 코일 부품의 실장 기판.
제16항에 있어서,
상기 연결 단자는 적어도 2개의 비아 전극으로 구성되는 칩형 코일 부품의 실장 기판.