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KR20170013218A - 어레이 기판, 그 구동 방법 및 디스플레이 디바이스 - Google Patents

어레이 기판, 그 구동 방법 및 디스플레이 디바이스 Download PDF

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KR20170013218A
KR20170013218A KR1020167031209A KR20167031209A KR20170013218A KR 20170013218 A KR20170013218 A KR 20170013218A KR 1020167031209 A KR1020167031209 A KR 1020167031209A KR 20167031209 A KR20167031209 A KR 20167031209A KR 20170013218 A KR20170013218 A KR 20170013218A
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후이광 양
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보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

어레이 기판, 그 구동 방법 및 디스플레이 디바이스가 개시된다. 어레이 기판에서, 하나의 제2 주사 신호 라인(104)은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되고, 또는 하나의 제2 주사 신호 라인(104)은 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되며; 각각의 제1 스위칭 소자(107)는 대응하는 서브-픽셀 내에 배치되고; 각각의 제2 스위칭 소자(108)는 대응하는 서브-픽셀 그룹 내에 배치되고; 각각의 제1 주사 신호 라인(103)은 서브-픽셀들(105)의 하나의 행 내의 복수의 제1 스위칭 소자들(107)을 제어하도록 구성되고; 각각의 제2 주사 신호 라인(104)은 서브-픽셀 그룹들(109)의 하나의 행 내의 복수의 제2 스위칭 소자들(108)을 제어하도록 구성된다. 디스플레이 디바이스는 풀화면 디스플레이의 경우에 해상도를 절반 또는 3/4으로 감소되게 할 수 있고, 디스플레이 휘도에 영향을 주지 않고 디스플레이 패널의 구동 전력 소모를 낮춘다.

Description

어레이 기판, 그 구동 방법 및 디스플레이 디바이스{ARRAY SUBSTRATE, DRIVING METHOD THEREOF AND DISPLAY DEVICE}
본 개시내용의 적어도 하나의 실시예는 어레이 기판, 그 구동 방법 및 디스플레이 디바이스에 관한 것이다.
평판 디스플레이 디바이스로서의, 박막 트랜지스터 액정 디스플레이들(TFT-LCDs)은 소형 사이즈, 비-방사, 저 제조비용, 등의 특성들 때문에 고성능 디스플레이 분야에 더욱더 적용된다.
TFT-LCD 패널은 일반적으로 함께 셀-조립되는 어레이 기판 및 색 필터(CF) 기판을 포함한다. 액정층은 어레이 기판과 CF 기판 사이에 배치된다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판, 그 구동 방법 및 디스플레이 디바이스를 제공하고, 그것은 신호들이 인가된 주사 신호 라인들의 수를 감소시키거나 풀 디스플레이의 경우에 신호들이 인가된 주사 신호 라인들 및 데이터 신호 라인들의 수를 감소시킴으로써 전력 소모를 감소시킨다.
본 개시내용의 실시예는 어레이 기판을 제공하는데, 이는 베이스 기판과, 이 베이스 기판 상에 배치된, 복수의 데이터 신호 라인들, 서로로부터 격리되고 복수의 데이터 신호 라인들과 교차되는 복수의 제1 주사 신호 라인들, 서로로부터 격리되고 복수의 데이터 신호 라인들과 교차되는 복수의 제2 주사 신호 라인들, 복수의 제1 스위칭 소자들, 및 복수의 제2 스위칭 소자들을 포함하고; 복수의 데이터 신호 라인들 및 복수의 제1 주사 신호 라인들은 어레이 내에 배열되는 복수의 서브-픽셀들을 규정하기 위해 서로 교차되고; 각각의 서브-픽셀은 픽셀 전극을 포함하고; 하나의 제2 주사 신호 라인은 서브-픽셀들의 (2N+1)번째 행 및 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되고, 또는 하나의 제2 주사 신호 라인은 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되고 - 여기서, N은 0 이상의 정수임 -; 각각의 제1 스위칭 소자는 대응하는 서브-픽셀 내에 배치되고 대응하는 서브-픽셀의 온 및 오프 상태를 제어하도록 구성되며; 각각의 제2 스위칭 소자는 대응하는 서브-픽셀 그룹 내에 배치되고 대응하는 서브-픽셀 그룹 내의 서브-픽셀들의 온 및 오프 상태를 동시에 제어하도록 구성되며, 제2 스위칭 소자가 제공된 서브-픽셀 그룹 내의 하나의 데이터 신호 라인, 하나의 제2 주사 신호 라인 및 복수의 픽셀 전극들과 접속되고; 각각의 제1 주사 신호 라인은 서브-픽셀들의 하나의 행 내의 복수의 제1 스위칭 소자들을 제어하도록 구성되고; 각각의 제2 주사 신호 라인은 서브-픽셀 그룹들의 하나의 행 내의 복수의 제2 스위칭 소자들을 제어하도록 구성된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 하나의 제2 주사 신호 라인이 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 경우에, 하나의 서브-픽셀 그룹은 각각 (M+1)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 2개의 서브-픽셀들 또는 각각 (2M+1)번째 열 및 (2M+2)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 4개의 서브-픽셀들을 포함하고, 여기서 M은 0 이상의 정수이다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 제1 스위칭 소자는 하나의 제1 박막 트랜지스터(TFT)를 포함하고; 각각의 제2 스위칭 소자는 하나 이상의 제2 TFT들을 포함한다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 하나의 제2 TFT는 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행 내에 배치되고; 제2 TFT는 서로로부터 이격되고 각각 서브-픽셀들의 (2N+1)번째 행의 픽셀 전극과 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극과 접속되는 제1 드레인 전극과 제2 드레인 전극을 포함하고; 제2 TFT의 소스 전극은 데이터 신호 라인들 중 하나와 접속되고; 제2 TFT의 게이트 전극은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 제2 주사 신호 라인과 접속된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 서브-픽셀들의 (2N+1)번째 행의 픽셀 전극 또는 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극에는, 제2 TFT와 접속되는 접속 부분이 제공되고 또는 제2 TFT와 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극을 접속하도록 구성되는 접속 전극이 제공된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 2개의 제2 TFT들은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행 내에 배치되고; 2개의 제2 TFT들의 양쪽 게이트 전극들은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 제2 주사 신호 라인과 접속되고; 2개의 제2 TFT들의 양쪽 소스 전극들은 동일한 데이터 신호 라인과 접속되고; 2개의 제2 TFT들의 드레인 전극들은 각각 서브-픽셀들의 (2N+1)번째 행의 픽셀 전극 및 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극과 접속된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀 그룹에서, 제2 주사 신호 라인으로부터 떨어진 픽셀 전극에는, 제2 TFT와 접속되는 접속 부분이 제공되고, 또는 제2 TFT들 중 하나와 제2 주사 신호 라인으로부터 떨어진 픽셀 전극을 접속하도록 구성되는 접속 전극이 제공된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 서브-픽셀들의 (2N+1)번째 행 및 서브-픽셀들의 (2N+2)번째 행 내의 서브-픽셀들의 온 및 오프 상태를 동시에 제어하도록 구성되는 복수의 제2 TFT들에는 동일한 게이트 전극이 제공된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀 그룹에서, 서브-픽셀들의 각각의 열 내의 복수의 제2 TFT들의 소스 전극들 모두는 동일한 측 상의 서브-픽셀들의 열을 규정하기 위해 데이터 신호 라인과 접속된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀 그룹에서, 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내의 제2 TFT들의 소스 전극들 모두는 서브-픽셀들의 2개의 열들 사이에 배치된 데이터 신호 라인과 접속된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 하나의 제2 주사 신호 라인이 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 경우에, 베이스 기판 상의 제2 주사 신호 라인의 프로젝션은 베이스 기판 상의 서브-픽셀들의 (2N+1)번째 행의 픽셀 전극 및 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극의 프로젝션들 사이의 위치에 배치된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 하나의 제2 주사 신호 라인이 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되는 경우에, 하나의 서브-픽셀 그룹은 각각 (N+1)번째 행에 속하고 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내에 배치되는 2개의 서브-픽셀들을 포함하고, 여기서 M은 0 이상의 정수이다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 제1 스위칭 소자는 하나의 제1 TFT를 포함하고; 각각의 제2 스위칭 소자는 하나 이상의 제2 TFT들을 포함한다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀 그룹에서, 하나의 제2 TFT는 서브-픽셀들의 (2M+1)번째 열 또는 서브-픽셀들의 (2M+2)번째 열 내에 배치되고; 제2 TFT는 서로로부터 이격되고 각각 서브-픽셀들의 (2M+1)번째 열 내의 서브-픽셀의 픽셀 전극 및 서브-픽셀들의 (2M+2)번째 열의 픽셀 전극과 접속되는 제1 드레인 전극 및 제2 드레인 전극을 포함하고; 제2 TFT의 소스 전극은 서브-픽셀들의 (2M+1)번째 열과 서브-픽셀들의 (2M+2)번째 열 사이의 데이터 신호 라인과 접속되고; 제2 TFT의 게이트 전극은 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되는 제2 주사 신호 라인과 접속된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 제1 드레인 전극은 서브-픽셀들의 (2M+1)번째 열 내의 서브-픽셀의 픽셀 전극과 접속되고; 제2 드레인 전극은 접속 라인과 접속되는 접속 전극과 접속되고; 접속 라인은 서브-픽셀들의 (2M+2)번째 열과 접속된다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 제1 TFT는 N형 TFT 또는 P형 TFT이고; 제2 TFT는 N형 TFT 또는 P형 TFT이다.
예를 들어, 본 개시내용의 실시예에서의 어레이 기판에서, 각각의 서브-픽셀의 픽셀 전극은 하나의 제1 TFT를 통해 제1 주사 신호 라인 및 데이터 신호 라인과 접속된다.
적어도 본 개시내용의 실시예는 임의의 어레이 기판을 구동하기 위한 방법을 제공하는데, 이 방법은, 제1 모드에서, 제1 주사 신호 라인들 상에 스캐닝-온-신호들(scanning-on-signals)을 인가하고 제2 주사 신호 라인들 상에 스캐닝-오프-신호들(scanning-off-signals)을 인가하는 단계; 및 제2 모드에서, 제1 주사 신호 라인들 상에 스캐닝-오프-신호들을 인가하고, 제2 주사 신호 라인들 상에 스캐닝-온-신호들을 인가하고, 제2 스위칭 소자들과 접속된 데이터 신호 라인들 상에 데이터 신호들을 인가하는 단계를 포함한다.
예를 들어, 본 개시내용의 실시예에 의해 제공된 어레이 기판을 구동하기 위한 방법에서, 제1 TFT가 N형 TFT이고 제2 TFT가 P형 TFT인 경우에, 제1 모드에서, 제1 주사 신호 라인들에 고-레벨 신호들이 인가되고; 제2 모드에서, 제2 주사 신호 라인들에 저-레벨 신호들이 인가된다.
본 개시내용의 실시예는 임의의 어레이 기판을 포함하는 디스플레이 디바이스를 제공한다.
본 개시내용의 실시예들의 기술적인 해결책을 명확하게 예시하기 위하여, 실시예들의 도면들은 이하 간략하게 설명될 것이며; 이러한 설명된 도면들은 단지 본 개시내용의 일부 실시예들에만 연관되기 때문에 개시내용을 제한하는 것이 아니라는 것은 명확하다.
도 1은 디스플레이 패널의 서브-픽셀들의 개략도이다;
도 2는 하나의 서브-픽셀의 개략도이다;
도 3은 본 개시내용의 실시예에 의해 제공된 어레이 기판의 개략도이다;
도 4는 본 개시내용의 실시예에 의해 제공된 어레이 기판 내의 제2 스위칭 소자 및 서브-픽셀 그룹의 개략도이다;
도 5는 본 개시내용의 또 다른 실시예에 의해 제공된 어레이 기판 내의 제2 스위칭 소자 및 서브-픽셀 그룹의 개략도이다;
도 6은 본 개시내용의 실시예에 의해 제공된 어레이 기판 내의 제2 TFT들의 셋팅 모드를 설명하는 개략도이다;
도 7은 본 개시내용의 또 다른 실시예에 의해 제공된 어레이 기판 내의 제2 TFT들의 셋팅 모드를 설명하는 개략도이다;
도 8은 본 개시내용의 또 다른 실시예에 의해 제공된 어레이 기판 내의 제2 TFT들의 셋팅 모드를 설명하는 개략도이다;
도 9는 본 개시내용의 또 다른 실시예에 의해 제공된 어레이 기판 내의 제2 TFT들의 셋팅 모드를 설명하는 개략도이다;
도 10은 방향 A-A'에서 도 6의 단면도이다;
도 11은 방향 B-B'에서 도 6의 단면도이다;
도 12는 본 개시내용의 또 다른 실시예에 의해 제공된 어레이 기판의 개략도이다;
도 13은 본 개시내용의 또 다른 실시예에 의해 제공된 어레이 기판 내의 제2 TFT들의 셋팅 모드를 설명하는 개략도이다;
도 14는 방향 C-C'에서 도 13의 단면도이다.
참조 번호들:
10 - 어레이 기판; 101 - 베이스 기판; 102 - 데이터 신호 라인; 103' - 주사 신호 라인; 103 - 제1 주사 신호 라인; 104 - 제2 주사 신호 라인; 105 - 하나의 서브-픽셀; 106 - 픽셀 전극; 1061 - 픽셀 전극의 접속 전극 또는 접속 부분; 107' - 스위칭 소자; 107 - 제1 스위칭 소자; 117 - 제1 TFT; 1171 - 제1 TFT의 드레인 전극; 1172 - 제1 TFT의 소스 전극; 1173 - 제1 TFT의 게이트 전극; 1174 - 제1 TFT의 활성층; 108 - 제2 스위칭 소자; 118 - 제2 TFT; 1181 - 제2 TFT의 드레인 전극; 11811 - 제2 TFT의 제1 드레인 전극; 11812 - 제2 TFT의 제2 드레인 전극; 1182 - 제2 TFT의 소스 전극; 1183 - 제2 TFT의 게이트 전극; 1184 - 제2 TFT의 활성층; 109 - 하나의 서브-픽셀 그룹; 111 - 접속 라인; 123 - 버퍼 층; 124 - 제1 절연층; 125 - 제2 절연층; 126 - 평탄화 층; 127 - 패시베이션층.
본 개시내용의 실시예들의 목적들, 기술적 상세들 및 이점들을 명백히 하기 위하여, 실시예들의 기술적 해법들이 본 개시내용의 실시예들에 관련된 도면들과 결합하여 분명하고 완전하게 이해할 수 있는 방식으로 설명될 것이다. 명백하게, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아닌 일부에 불과하다. 본원에 설명된 실시예들에 기반하여, 본 분야의 숙련자들이라면, 임의의 창조적인 작업 없이, 본 개시내용의 범위 내에 있어야 하는 다른 실시예(들)를 취득할 수 있다.
예를 들어, 도 1에 도시된 것과 같이, 어레이 기판은 어레이 내에 배열되는 복수의 서브-픽셀들(105)을 규정하기 위해 서로 교차되는 복수의 주사 신호 라인들(103') 및 복수의 데이터 신호 라인들(102)을 포함할 수 있다. 예를 들어, 서브-픽셀들(105)은 행렬로 배열될 수 있다. 예를 들어, 도 2에 도시된 것과 같이, 서브-픽셀들(105)은 하나의 데이터 신호 라인(102) 및 하나의 주사 신호 라인(103')에 대응할 수 있고 픽셀 전극(106) 및 스위칭 소자(107')를 포함한다. 스위칭 소자(107')는 주사 신호 라인(103') 및 데이터 신호 라인(102)에 접속되고, 예를 들어, 박막 트랜지스터 (TFT)일 수 있다. 예를 들어, 스위칭 소자(107')는 N형 TFT일 수 있고 또한 P형 TFT일 수 있다.
기술이 진전함에 따라, 디스플레이 패널의 해상도가 증가되었다. 그러나, 전력 소모는 또한 증가되고 디스플레이 제품에서, 특히 모바일 제품에서의 전력 소모로 인한 병목은 더욱 현저해진다. 일반적으로, 전력 소모는 부분적 디스플레이를 통해 감소된다. 그러나 부분적 디스플레이는 불편함과 불리한 고객 경험을 사용자들에게 제공하는 경향이 있다.
본 개시내용의 한 실시예는 어레이 기판(10)을 제공하는데, 이는 도 3에 설명된 것과 같이, 이것은 다음을 포함한다: 베이스 기판(101)(도 10에 도시된 바와 같은)과, 이 베이스 기판(101) 상에 배치되는 복수의 데이터 신호 라인들(102), 서로로부터 격리되고 복수의 데이터 신호 라인들(102)과 교차되는 복수의 제1 주사 신호 라인들(103), 서로로부터 격리되고 복수의 데이터 신호 라인들(102)과 교차되는 복수의 제2 주사 신호 라인들(104), 복수의 제1 스위칭 소자들(107), 및 복수의 제2 스위칭 소자들(108). 복수의 데이터 신호 라인들(102) 및 복수의 제1 주사 신호 라인들(103)은 어레이 내에 배열되는 복수의 서브-픽셀들(105)을 규정하기 위해 서로 교차된다. 각각의 서브-픽셀(105)은 픽셀 전극(106)을 포함한다.
하나의 제2 주사 신호 라인(104)은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되고, 여기서 N은 0 이상의 정수이다.
각각의 제1 스위칭 소자(107)는 그것에 대응하는 서브-픽셀 내에 배치되며, 대응하는 서브-픽셀의 온 및 오프 상태를 제어하도록, 즉 서브-픽셀의 픽셀 전극의 충전을 제어하거나 제어하지 않도록 구성된다.
각각의 제2 스위칭 소자(108)는 그것에 대응하는 서브-픽셀 그룹(109) 내에 배치되며, 대응하는 서브-픽셀 그룹(109) 내의 서브-픽셀들의 온 및 오프 상태를 제어하도록 구성된다. 각각의 제2 스위칭 소자는 제2 스위칭 소자가 제공된 서브-픽셀 그룹 내의 하나의 데이터 신호 라인, 하나의 제2 주사 신호 라인 및 복수의 픽셀 전극들과 접속된다. 다시 말해서, 각각의 제2 스위칭 소자(108)는 이러한 서브-픽셀들의 픽셀 전극들의 충전을 제어한다.
하나의 서브-픽셀 그룹(109)은, 예를 들어, 각각 (M+1)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 2개의 서브-픽셀들을 포함하고(도 4에 도시된 바와 같이), 또는 각각 (2M+1)번째 열 및 (2M+2)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 4개의 서브-픽셀들을 포함하며(도 5에 도시된 바와 같이), 여기서 M은 0 이상의 정수이다.
각각의 제1 주사 신호 라인(103)은 서브-픽셀들의 하나의 행 내의 복수의 제1 스위칭 소자들을 제어하도록 구성되고, 각각의 제2 주사 신호 라인(104)은 서브-픽셀 그룹들의 하나의 행 내의 복수의 제2 스위칭 소자들(108)을 제어하도록 구성된다.
예를 들어, 각각의 제1 스위칭 소자는 하나의 서브-픽셀 내의 데이터 신호 라인, 제1 주사 신호 라인 및 픽셀 전극과 접속된다.
각각의 제1 스위칭 소자(107)는, 예를 들어, 하나의 제1 TFT(117)를 포함한다. 각각의 제2 스위칭 소자(108)는, 예를 들어, 적어도 하나의 제2 TFT(118)를 포함한다.
즉, 본 개시내용의 실시예에서, 어레이 기판의 복수의 데이터 신호 라인들(102) 및 복수의 제1 주사 신호 라인들(103)은 어레이 내에 배열되는 복수의 서브-픽셀들(105)을 규정하기 위해 서로 교차되고; 서브-픽셀들은 복수의 제2 주사 신호 라인들(104)을 통해 서브-픽셀 그룹들로 더 분할되고, 예를 들어, 서브-픽셀 그룹들은 순차적으로 배열될 수 있다. 각각의 서브-픽셀 그룹은 각각 (M+1)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 2개의 서브-픽셀들을 포함하고, 또는 각각 (2M+1)번째 열 및 (2M+2)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 4개의 서브-픽셀들을 포함한다. 예를 들어, 하나의 서브-픽셀 그룹은 서브-픽셀들의 2개의 행들 내에서, 동일한 열 내에 배치된 2개의 서브-픽셀들을 포함하거나 2개의 인접한 열들 내의 4개의 서브-픽셀을 포함하는데, 서브-픽셀들은 제2 주사 신호 라인(104)에 대응하고, 상이한 서브-픽셀 그룹들 내의 서브-픽셀들은 서로 상이하다.
"하나의 제2 주사 신호 라인이 서브-픽셀들의 (2N+1)번째 행 또는 (2N+2)번째 행에 대응하는 위치에 배치된다"에서 N의 값은 "하나의 서브-픽셀 그룹이 각각 (M+1)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 2개의 서브-픽셀들을 포함하고, 또는 각각 (2M+1)번째 열 및 (2M+2)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 4개의 서브-픽셀들을 포함한다"에서 N의 값에 대응한다는 것에 주목해야 한다.
예를 들어, 각각의 서브-픽셀 그룹은 각각 (M+1)번째 열에 속하고 도 4에 도시된 바와 같을 수 있는, 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 2개의 서브-픽셀들을 포함한다. 예를 들어, 각각의 서브-픽셀 그룹은 각각 (2M+1)번째 열 및 (2M+2)번째 열에 속하고 도 5에 도시된 바와 같을 수 있는, 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 4개의 서브-픽셀들을 포함할 수 있다.
예를 들어, N이 0이고 M이 0이고, 즉 각각의 서브-픽셀 그룹이 각각 제1 열에 속하고 서브-픽셀들의 제1 행 및 제2 행 내에 배치되는 2개의 서브-픽셀들을 포함할 때, 이 경우는 도 4에 도시된 바와 같이 될 수 있다. 예를 들어, 마찬가지로 각각의 서브-픽셀 그룹이 각각 제1 열 및 제2 열에 속하고 서브-픽셀들의 제1 행 및 제2 행 내에 배치되는 4개의 서브-픽셀들을 포함할 때, 이 경우는 도 5에 도시된 바와 같이 될 수 있다.
예를 들어, 하나의 서브-픽셀 그룹(109) 내의 복수의 서브-픽셀들의 온 및 오프 상태를 제어하는 제2 스위칭 소자(108)는 하나 이상의 제2 TFT들(118)을 포함할 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 하나의 제2 TFT(118)는 서브-픽셀들의 (2N+1)번째 행 또는 (2N+2)번째 행 내에 배치될 수 있다.
제2 TFT(118)는 둘다 제2 TFT(118)의 활성층(1184)과 접속되는 제1 드레인 전극(11811) 및 제2 드레인 전극(11812)을 포함한다. 제1 드레인 전극(11811) 및 제2 드레인 전극(11812)은 서로로부터 이격되고 각각 서브-픽셀들의 (2N+1)번째 행 내의 픽셀 전극과 서브-픽셀들의 (2N+2)번째 행 내의 픽셀 전극(106)과 접속된다. 제2 TFT(118)의 소스 전극(1182)은 데이터 신호 라인(102)과 접속된다. 제2 TFT(118)의 게이트 전극(1183)은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 제2 주사 신호 라인(104)과 접속된다.
예를 들어, N이 0일 때, 서브-픽셀들의 각각의 열에서, 하나의 제2 TFT(118)는 각각의 서브-픽셀 그룹에 대한 서브-픽셀들의 제1 행 또는 서브-픽셀들의 제2 행 내에 배치될 수 있고; 제2 TFT(118)는 서로로부터 이격되고 각각 서브-픽셀들의 제1 행 내의 픽셀 전극과 서브-픽셀들의 제2 행 내의 픽셀 전극(106)과 접속되는 제1 드레인 전극(11811) 및 제2 드레인 전극(11812)을 포함하고; 제2 TFT(118)의 소스 전극(1182)은 데이터 신호 라인(112)과 접속되고; 제2 TFT(118)의 게이트 전극(1183)은 서브-픽셀들의 제1 행 또는 서브-픽셀들의 제2 행에 대응하는 위치에 배치되는 제2 주사 신호 라인(104)과 접속된다.
예를 들어, 도 6에 도시된 것과 같이, 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극(106)에는 제2 TFT(118)와 접속되는 접속 부분(1061)이 제공되고, 또는 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극(106)을, 제2 TFT(118), 예를 들어, 제2 TFT(118)의 제1 드레인 전극(11811)과 접속하도록 구성되는 접속 전극(1061)이 제공된다.
예를 들어, N이 0일 때, 서브-픽셀들의 제1 행 또는 서브-픽셀들의 제2 행의 픽셀 전극에는 제2 TFT(118)와 접속되는 접속 부분(1061)이 제공되고, 또는 서브-픽셀들의 제1 행 또는 서브-픽셀들의 제2 행의 픽셀 전극(106)을 제2 TFT(118)과 접속하도록 구성되는 접속 전극(1061)이 제공된다.
예를 들어, 접속 부분(1061)은 픽셀 전극과 동일한 층 내에 형성될 수 있다. 편리한 생성을 위해, 데이터 신호 라인들, 접속 부분들 또는 접속 전극들(1061), 및 픽셀 전극들은 동일한 층 내에 형성될 수 있다. 접속 전극은 또한 스루 홀을 통해 제2 TFT의 픽셀 전극 및 드레인 전극(제1 드레인 전극(11811) 또는 제2 드레인 전극(11812))과 접속될 수 있다. 접속 전극은 또한 픽셀 전극과 데이터 신호 라인을 갖는 상이한 층들 내에 형성될 수 있다. 특별한 제한은 여기에 제공되지 않는다.
예를 들어, 도 6에 도시된 것과 같이, 각각의 서브-픽셀 그룹에서, 서브-픽셀들의 각각의 열 내의 제2 TFT들(118)의 소스 전극들(1182) 모두는 동일한 측 상의 서브-픽셀들의 열을 규정하기 위해 데이터 신호 라인(102)과 접속된다. 예를 들어, 동일한 측은 좌측 또는 우측을 포함한다.
더욱이, 예를 들어, 도 7에 도시된 것과 같이, 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내의 제2 TFT들의 소스 전극들 모두는 서브-픽셀들의 2개의 열들 사이에 배치된 데이터 신호 라인(102)과 접속된다.
예를 들어, 서브-픽셀 어레이에서, 제2 주사 신호 라인(104)은 (2N+1)번째 행 내에 배치될 수 있고 또한 (2N+2)번째 행 내에 배치될 수 있으며 서브-픽셀들의 (2N+1)번째 행과 (2N+2)번째 행 사이의 제1 주사 신호 라인(103)과 중첩되지 않는다. 예를 들어, 베이스 기판 상의 제2 주사 신호 라인의 프로젝션은, 베이스 기판 상의 서브-픽셀들의 (2N+1)번째 행의 픽셀 전극과 서브-픽셀들의 (2N+2)번째 행의 픽셀 전극의 프로젝션들 사이의 위치에 배치되고, 또한 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행의 또 다른 위치에 배치될 수 있다. 특별한 제한은 여기에 제공되지 않는다.
제2 TFT들(118)이 상기 형태에 제한되지 않는다는 것에 주목해야 한다. 예를 들어, 도 8 또는 9에 도시된 것과 같이, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 2개의 제2 TFT들(118)은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행 내에 배치될 수 있다. 2개의 제 2 TFT들의 양쪽 게이트 전극들(1183)(하나의 게이트 전극을 공유될 수 있음)은, 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 제 2 주사 신호 라인(104)과 접속되고; 2개의 제2 TFT들의 양쪽 소스 전극들(1182)은 동일한 데이터 신호 라인(102)과 접속되고; 2개의 제2 TFT들의 드레인 전극들(1181)은 각각 서브-픽셀들의 (2N+1)번째 행 내의 픽셀 전극(106) 또는 서브-픽셀들의 (2N+2)번째 행 내의 픽셀 전극(106)과 접속된다.
예를 들어, 도 8 또는 9에 도시된 것과 같이, 각각의 서브-픽셀 그룹에서, 제2 주사 신호 라인(104)으로부터 떨어진 픽셀 전극(106)에는 제2 TFT의 드레인 전극(1181)과 접속되는 접속 부분(1061)이 제공되고, 또는 제2 주사 신호 라인(104)으로부터 떨어진 픽셀 전극(106)을 제2 TFT들 중 하나의 드레인 전극(1181)과 접속하도록 구성되는 접속 전극(1061)이 제공된다.
예를 들어, 도 8에 도시된 것과 같이, 각각의 서브-픽셀 그룹에서, 서브-픽셀들의 각각의 열 내의 제2 TFT들(118)의 소스 전극들(1182)은 동일한 측 상의 서브-픽셀들(105)의 열을 규정하기 위해 데이터 신호 라인(102)과 접속된다. 예를 들어, 동일한 측은 좌측 또는 우측을 포함한다.
더욱이, 예를 들어, 도 9에 도시된 것과 같이, 각각의 서브-픽셀 그룹에서, 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내의 복수의 제2 TFT들(118)의 소스 전극(1182)들 모두는 서브-픽셀들의 2개의 열들 사이에 배치된 데이터 신호 라인(102)과 접속된다.
예를 들어, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 서브-픽셀들의 (2N+1)번째 행 및 서브-픽셀들의 (2N+2)번째 행 내의 복수의 서브-픽셀들의 온 및 오프 상태를 동시에 제어하기 위한 복수의 제2 TFT들에는 동일한 게이트 전극이 제공된다.
도 6 및 8에 설명된 것과 같이, 하나의 서브-픽셀 그룹은 서브-픽셀들의 동일한 열 내에 그리고 2개의 인접한 행들, 즉 상부 및 하부 행들 내의 2개의 서브-픽셀들을 포함하고, 상이한 서브-픽셀 그룹들 내의 서브-픽셀들은 서로 상이하다. 각각의 제2 스위칭 소자(108)는 대응하는 서브-픽셀 그룹(109) 내에 배치되고 하나의 제2 TFT(118)(도 6에 도시된 바와 같은) 또는 2개의 제2 TFT들(118)(도 8에 도시된 바와 같은)을 포함한다.
도 7 및 9에 설명된 것과 같이, 하나의 서브-픽셀 그룹은 서브-픽셀들의 2개의 인접한 열들 내에 그리고 2개의 인접한 행들, 즉 상부 및 하부 행들 내의 4개의 서브-픽셀들을 포함하고, 상이한 서브-픽셀 그룹들 내의 서브-픽셀들은 서로 상이하다. 각각의 제2 스위칭 소자(108)는 대응하는 서브-픽셀 그룹(109) 내에 배치되고 2개의 제2 TFT들(118)(도 7에 도시된 바와 같은) 또는 4개의 제2 TFT들(118)(도 9에 도시된 바와 같은)을 포함한다.
제2 스위칭 소자(108)가 또한 다른 형태들을 채택할 수 있다는 것에 주목해야 한다. 특별한 제한은 여기에 제공되지 않는다.
예를 들어, 각각의 서브-픽셀(105)의 픽셀 전극(106)은 하나의 제1 TFT(117)를 통해 제1 주사 신호 라인(103) 및 데이터 신호 라인(102)과 접속된다.
예를 들어, 제1 TFT는 N형 TFT 또는 P형 TFT일 수 있고, 제2 TFT는 N형 TFT 또는 P형 TFT일 수 있다. 예를 들어, 제1 TFT는 N형 TFT이고, 제2 TFT는 P형 TFT이다. 또는 제1 TFT는 P형 TFT이고, 제2 TFT는 N형 TFT이다. 또는 제1 TFT 및 제2 TFT의 양쪽은 N형 TFT이다. 또는 제1 TFT 및 제2 TFT의 양쪽은 P형 TFT이다. 본 개시내용은 거기에 제한되지 않다.
예를 들어, N형 TFT는 N형 금속 산화물 반도체(NMOS) TFT일 수 있고, P형 TFT는 P형 금속 산화물 반도체(PMOS) TFT일 수 있다. 본 개시내용은 거기에 제한되지 않다.
예를 들어, 본 개시내용의 실시예에서의 제1 TFT는 종래의 방법에 의해 제조될 수 있고, 예를 들어 다결정 실리콘(poly-Si) TFT일 수 있다. 예를 들어, 제1 TFT는 P+ 이온들(인 이온들)로 고농도 도핑된 N형 TFT일 수 있다. 본 개시내용의 실시예에서의 제2 TFT는 종래의 방법에 의해 제조될 수 있고, 예를 들어 poly-Si TFT일 수 있다. 예를 들어, 제2 TFT는 B+ 이온들(붕소 이온들)로 고농도 도핑된 P형 TFT일 수 있다. 그러나 본 개시내용은 거기에 제한되지 않다.
도 10은 방향 A-A'에서의 도 6의 단면도이다. 버퍼층(123)은 베이스 기판(101) 상에 배치된다. 제1 TFT(117)의 활성층(1174)은 버퍼층(123) 상에 배치된다. 제1 절연층(124)은 제1 TFT(117)의 게이트 전극(1173)과 활성층(1174) 사이에 배치된다. 제2 절연층(125)은 게이트 전극(1173) 상에 배치된다. 제1 TFT(117)의 소스 전극(1172) 및 드레인 전극(1171)은 각각 스루 홀을 통해 활성층(1174)과 접속된다. 평탄화 층(126) 및 패시베이션층(127)은 소스 전극(1172) 및 드레인 전극(1171) 상에 배치된다. 픽셀 전극(106)은 스루 홀을 통해 제1 TFT(117)의 드레인 전극(1171)과 접속된다.
도 11은 방향 B-B'에서의 도 6의 단면도이다. 버퍼층(123)은 베이스 기판(101) 상에 배치된다. 제2 TFT(118)의 활성층(1184)은 버퍼층(123) 상에 배치된다. 제1 절연층(124)은 제2 TFT의 게이트 전극(1183)과 활성층(1184) 사이에 배치된다. 제2 절연층(125)은 게이트 전극(1183) 상에 배치된다. 제2 TFT의 소스 전극(1182) 및 드레인 전극(1181)은 스루 홀을 통해 활성층(1184)과 접속된다. 평탄화 층(126) 및 패시베이션층(127)은 소스 전극(1182) 및 드레인 전극(1181) 상에 배치된다. 픽셀 전극(106)은 스루 홀을 통해 제2 TFT의 드레인 전극(1181)과 접속된다.
도 10 및 11은 단지 한 예를 설명한다. 본 개시내용의 실시예에 의해 제공된 어레이 기판의 층 구조는 거기에 제한되지 않는다.
예를 들어, N이 0 이상의 정수들로부터 선택되고, 즉 적절한 N 값들이 모두 선택되고, M이 0 이상의 정수들로부터 선택되고, 즉 적절한 M 값들이 모두 선택될 때, 어레이 기판의 반복적 유닛은 도 6, 7, 8 또는 9의 점선 박스에서의 서브-픽셀 그룹에 의해 도시된 것일 수 있다. 예를 들어, 도 6, 7, 8 또는 9의 점선 박스에서의 서브-픽셀 그룹은 어레이 기판의 어레이를 형성하기 위해 수평 및 수직 방향들로 끊임없이 반복된다.
본 개시내용의 또 다른 실시예는 임의의 상기 어레이 기판을 구동하기 위한 방법을 더 제공하는데, 이 방법은 다음과 같은 동작들을 포함한다:
제1 모드(정상 모드)에서, 제1 주사 신호 라인(103) 상에 스캐닝-온-신호들을 인가하고 제2 주사 신호 라인(104) 상에 스캐닝-오프-신호들을 인가하는 단계; 및
제2 모드(전력-절약 모드)에서, 제1 주사 신호 라인(103) 상에 스캐닝-오프-신호들을 인가하고 제2 주사 신호 라인(104) 상에 스캐닝-온-신호들을 인가하고, 제2 스위칭 소자와 접속된 데이터 신호 라인들 상에 데이터 신호들을 인가하는 단계.
예를 들어, 제2 모드(전력-절약 모드)에서, 데이터 신호들은 모든 데이터 신호 라인들(102)에 인가된다. 데이터 신호 라인들은 제2 스위칭 소자들, 예를 들어, 제2 TFT들과 접속된다. 다시 말해서, 데이터 신호들은 제2 스위칭 소자들과 접속된 데이터 신호 라인들에 인가된다. 도 4, 6 및 8에 도시된 바와 같은 서브-픽셀 그룹들이 어레이 기판의 반복적 유닛들로서 취해질 때, 게이트 구동 신호 라인들의 수는 절반으로 감소될 수 있고(신호들이 인가된 주사 신호 라인들의 수가 절반으로 감소될 수 있고), 즉 해상도는 풀-스크린 디스플레이 하에서 절반으로 감소될 수 있다.
또는 데이터 신호들은 또한 제2 스위칭 소자들과 접속되고 서브-픽셀들(105)의 (2M+1)번째 열과 (2M+2)번째 열 사이에 배치된 데이터 신호 라인들(102)에 인가될 수 있다. 데이터 신호 라인들은 제2 스위칭 소자들, 예를 들어, 제2 TFT들과 접속된다. 다시 말해서, 데이터 신호들은 제2 스위칭 소자들과 접속된 데이터 신호 라인들에 인가된다. 도 5, 7 및 9에 도시된 바와 같은 서브-픽셀 그룹들이 어레이 기판의 반복적 유닛들로서 취해질 때, 게이트 구동 신호 라인들의 수는 절반으로 감소될 수 있고(신호들이 인가된 주사 신호 라인들의 수가 절반으로 감소될 수 있고), 신호들이 인가된 데이터 신호 라인들의 수는 절반으로 감소될 수 있고, 즉 해상도는 풀-스크린 디스플레이의 경우에 4/3으로 감소될 수 있다.
예를 들어, 제1 TFT가 N형 TFT이고 제2 TFT가 P형 TFT일 때, 제1 모드(정상 모드)에서, 제1 주사 신호 라인들(103)에 고-레벨 신호들이 인가되고; 제2 모드(전력-절약 모드)에서, 제2 주사 신호 라인들(104)에 저-레벨 신호들이 인가된다.
설명은 하나의 제2 주사 신호 라인이 예로서 서브 픽셀들의 (2N+1)번째 행 또는 서브 픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 경우를 고려하여 상기에 주어진 반면에, 설명은 하나의 제2 주사 신호 라인이 예로서 서브 픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되는 경우를 고려하여 하기에 주어진다.
본 개시내용의 또 다른 실시예는 어레이 기판(10)을 더 제공하는데, 이는 도 12에 설명된 것과 같이, 다음을 포함한다: 베이스 기판(101)(도 14에 도시된 바와 같은)과, 이 베이스 기판(101) 상에 배치된 복수의 데이터 신호 라인들(102), 서로로부터 격리되고 복수의 데이터 신호 라인들(102)과 교차되는 복수의 제1 주사 신호 라인들(103), 서로로부터 격리되고 복수의 데이터 신호 라인들(102)과 교차되는 복수의 제2 주사 신호 라인들(104), 복수의 제1 스위칭 소자들(107), 및 복수의 제2 스위칭 소자들(108). 복수의 데이터 신호 라인들(102) 및 복수의 제1 주사 신호 라인들(103)은 어레이 내에 배열되는 복수의 서브-픽셀들(105)을 규정하기 위해 서로로부터 교차된다. 각각의 서브-픽셀(105)은 픽셀 전극(106)을 포함한다.
하나의 제2 주사 신호 라인(104)은 서브-픽셀들의 (N+1)번째 행(예를 들면, 서브-픽셀들의 각각의 행)에 대응하는 위치에 배치되고, 여기서 N은 0 이상의 정수이다.
각각의 제1 스위칭 소자(107)는 대응하는 서브-픽셀 내에 배치되며, 대응하는 서브-픽셀의 온 및 오프 상태를 제어하고, 즉 서브-픽셀의 픽셀 전극의 충전을 제어하거나 제어하지 않도록 구성된다.
각각의 제2 스위칭 소자(108)는 대응하는 서브-픽셀 그룹(109) 내에 배치되며, 대응하는 서브-픽셀 그룹 내의 서브-픽셀들의 온 및 오프 상태를 동시에 제어하도록 구성된. 각각의 제2 스위칭 소자는 제2 스위칭 소자가 제공된 서브-픽셀 그룹 내의 하나의 데이터 신호 라인, 하나의 제2 주사 신호 라인 및 복수의 픽셀 전극들과 접속된다. 다시 말해서, 각각의 제2 스위칭 소자(108)는 서브-픽셀들의 픽셀 전극들의 충전을 제어한다.
하나의 서브-픽셀 그룹(109)은, 예를 들어, 각각 (N+1)번째 행에 속하고 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내에 배치되는 2개의 서브-픽셀들을 포함하고(도 12 및 13에 도시된 바와 같이), 여기서 M은 0 이상의 정수이다.
각각의 제1 주사 신호 라인(103)은 서브-픽셀들의 하나의 행 내의 복수의 제1 스위칭 소자들(107)을 제어하도록 구성되고, 각각의 제2 주사 신호 라인(104)은 서브-픽셀 그룹들의 하나의 행 내의 복수의 제2 스위칭 소자들(108)을 제어하도록 구성된다.
예를 들어, 각각의 제1 스위칭 소자는 하나의 서브-픽셀 내의 데이터 신호 라인, 제1 주사 신호 라인 및 픽셀 전극과 접속된다.
각각의 제1 스위칭 소자(107)는, 예를 들어 하나의 제1 TFT(117)를 포함한다. 각각의 제2 스위칭 소자(108)는, 예를 들어 적어도 하나의 제2 TFT(118)를 포함한다.
예를 들어, 각각의 서브-픽셀 그룹에서, 하나의 제2 TFT(118)는 도 13에 도시된 바와 같이, 각각 (N+1)번째 행에 속하고 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내에 에 배치되는 2개의 서브-픽셀들 내에 배치될 수 있다.
예를 들어, 도 13에 도시된 것과 같이, 제2 TFT(118)는 둘다 제2 TFT(118)의 활성층(1184)과 접속되는 제1 드레인 전극(11811) 및 제2 드레인 전극(11812)을 포함한다. 제1 드레인 전극(11811)과 제2 드레인 전극(11812)은 서로로부터 이격되고; 제1 드레인 전극(11811)은 (N+1)번째 행 내의 서브-픽셀들의 (2M+1)번째 열 내의 픽셀 전극과 접속되고; 제2 드레인 전극(11812)은 스루 홀을 통해 접속 전극(1061)과 접속되고; 접속 전극(1061)은 스루 홀을 통해 접속 라인(111)과 접속되고; 접속 라인(111)은 스루 홀을 통해 서브-픽셀들의 (2M+2)번째 열 내의 픽셀 전극(106)과 접속되고; 제2 TFT(118)의 소스 전극(1182)은 서브-픽셀들의 (2M+1)번째 열과 (2M+2)번째 열 사이의 (N+1)번째 행 내에 배치된 데이터 신호 라인(102)과 접속되고; 제2 TFT(118)의 게이트 전극(1183)은 서브 픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되는 제2 주사 신호 라인(104)과 접속된다. 예를 들어, 상기 실시예에서의 제1 드레인 전극(11811) 및 제2 드레인 전극(11812)의 배열 모드 및 동일한 층 내에 배치되는 어레이 기판 상의 다른 컴포넌트들은 상술한 바와 같이 될 수 있다. 여기서, 더 이상은 설명되지 않는다.
도 14는 C-C' 방향으로의 도 13의 단면도이다. 버퍼층(123)은 베이스 기판(101) 상에 배치된다. 제1 절연층(124)은 버퍼층(123) 상에 배치된다. 접속 라인(111)은 제1 절연층(124) 상에 배치된다. 제2 절연층(125)은 접속 라인(111) 상에 배치된다. 접속 전극(1061)은 스루 홀을 통해 접속 라인(111)과 접속된다. 평탄화 층(126) 및 패시베이션층(127)은 접속 전극(1061) 및 데이터 신호 라인(102) 상에 배치된다. 픽셀 전극(106)은 패시베이션층(127) 상에 배치되고 스루 홀을 통해 접속 라인(111)과 접속된다. 예를 들어, 상기 실시예에서, 접속 라인(111)은 게이트 전극, 제1 주사 신호 라인 및 제2 주사 신호 라인과 동일한 층 내에 형성될 수 있다. 접속 전극(1061)은 데이터 신호 라인(102)과 동일한 층 내에 형성될 수 있다.
예를 들어, 본 개시내용의 실시예는 하나의 서브-픽셀 그룹이 동일한 행 내의 2개의 인접한 서브-픽셀들에 의해 형성되는 어레이 기판을 구동하기 위한 방법을 제공하는데, 이 방법은 다음과 같은 동작들을 포함한다:
제1 모드(정상 모드)에서, 제1 주사 신호 라인들(103) 상에 스캐닝-온-신호들을 인가하고 제2 주사 신호 라인들(104) 상에 스캐닝-오프-신호들을 인가하는 단계; 및
제2 모드(전력-절약 모드)에서, 제1 주사 신호 라인들(103) 상에 스캐닝-오프-신호들을 인가하고, 제2 주사 신호 라인들(104) 상에 스캐닝-온-신호들을 인가하고, 제2 스위칭 소자들과 접속된 데이터 신호 라인들 상에 데이터 신호들을 인가하는 단계.
예를 들어, 제2 모드(전력-절약 모드)에서, 데이터 신호들은 제2 스위칭 소자들과 접속되고 서브-픽셀들(105)의 (2M+1)번째 열과 (2M+2)번째 열 사이에 배치된 데이터 신호 라인들(102) 상에 인가된다. 데이터 신호 라인은 제2 스위칭 소자, 예를 들어, 제2 TFT와 접속된다. 다시 말해서, 데이터 신호들은 제2 스위칭 소자들과 접속된 데이터 신호 라인들에 인가된다. 도 12 및 13에 도시된 바와 같은 서브-픽셀 그룹들이 어레이 기판의 반복적 유닛들로서 취해질 때, 신호들이 인가된 데이터 신호 라인들의 수는 절반으로 감소될 수 있고, 즉 해상도는 풀-스크린 디스플레이 하에서 절반으로 감소될 수 있다.
제1 TFT 및 제2 TFT는 하기에서 구체화된다.
예를 들어, 본 개시내용의 하나의 실시예에서, 제1 TFT는 드레인 전극(1171), 소스 전극(1172), 게이트 전극(1173) 및 활성층(1174)을 포함하고; 드레인 전극(1171)과 소스 전극(1172)은 서로로부터 이격되고, 둘다 활성층(1174)과 접속되고, 각각 활성층(1174)의 양측에 배치되며; 제1 주사 신호 라인(103)은 게이트 전극(1173)과 접속되고; 데이터 신호 라인(102)은 소스 전극(1172)과 접속되고; 드레인 전극(1171)은 픽셀 전극과 접속된다. 이 경우는 도 10 및 6을 참조할 수 있다. 예를 들어, 게이트 전극(1173)은 제1 주사 신호 라인(103)과 동일한 층 내에 형성될 수 있다. 예를 들어, 소스 전극(1172) 및 드레인 전극(1171)은 데이터 신호 라인(102)과 동일한 층 내에 형성될 수 있다.
예를 들어, 본 개시내용의 하나의 실시예에서, 제2 TFT는 드레인 전극(1181), 소스 전극(1182), 게이트 전극(1183) 및 활성층(1184)을 포함할 수 있고; 드레인 전극(1181)과 소스 전극(1182)은 서로로부터 이격되고, 둘다 활성층(1184)과 접속되고, 각각 활성층(1184)의 양측에 배치되며; 제2 주사 신호 라인(104)은 게이트 전극(1183)과 접속되고; 데이터 신호 라인(102)은 소스 전극(1182)과 접속되고; 드레인 전극(1181)은 픽셀 전극과 접속된다. 이 경우는 도 11 및 6을 참조할 수 있다. 예를 들어, 게이트 전극(1183)은 제2 주사 신호 라인(104)과 동일한 층 내에 형성될 수 있다. 예를 들어, 제2 주사 신호 라인(104)은 제1 주사 신호 라인(103)과 동일한 층 내에 형성될 수 있다. 예를 들어, 소스 전극(1182) 및 드레인 전극(1181)은 데이터 신호 라인(102)과 동일한 층 내에 형성될 수 있다. 예를 들어, 드레인 전극(1181)은 제1 드레인 전극(11811) 및 제2 드레인 전극(11812)을 포함할 수 있다. 따라서, 제1 드레인 전극(11811), 제2 드레인 전극(11812) 및 소스 전극(1182)은 데이터 신호 라인(102)과 동일한 층 내에 형성될 수 있다. 예를 들어, 제1 드레인 전극(11811) 및 제2 드레인 전극(11812)은 각각 동일한 열에 속하고 서브-픽셀들의 2개의 인접한 행들 내에 배치되는 2개의 서브-픽셀들의 픽셀 전극들과 각각 접속되고, 또는 각각 동일한 행에 속하고 서브-픽셀들의 2개의 인접한 열들 내에 배치되는 2개의 서브-픽셀들의 픽셀 전극들과 각각 접속된다.
본 개시내용의 또 다른 실시예는 디스플레이 디바이스를 더 제공하는데, 이는 상기 어레이 기판들(10) 중 임의의 하나를 포함한다. 디스플레이 디바이스는, 예를 들어, 디스플레이 패널, 액정 디스플레이(LCD) 디바이스, 유기 발광 다이오드(OLED) 디스플레이 디바이스, 전자 종이 디스플레이 디바이스(e-paper display device), 등일 수 있다.
더욱이, 예를 들어, 본 개시내용의 한 실시예에 의해 제공된 LCD 디바이스는 수직 정렬(VA) 디스플레이 모드를 채택할 수 있고 또한 진보된 초고차원 스위치(advanced super dimension switch: ADS) 디스플레이 모드, 트위스트 네마틱(TN) 디스플레이 모드 또는 면내 스위칭(IPS) 디스플레이 모드를 채택할 수 있다. 여기에서는 제한되지 않는다. 게다가, LCD 디바이스에는 어레이 기판이 제공될뿐만 아니라 대향하는 기판, 예를 들어, CF 기판이 제공되어, 어레이 기판을 갖는 액정 셀을 형성한다.
예를 들어, 픽셀 전극들 및 공통 전극들은 상이한 층들 내에 배열된다. 어레이 기판의 상단에 배치된 공통 전극 층은 슬릿-형상(slit-shaped)일 수 있고, 베이스 기판에 근접한 픽셀 전극은 평면일 수 있다. 상기 어레이 기판이 제공되어 있는 디스플레이 디바이스는 높은 개구율의 진보된 초고차원 스위치(HADS) 디스플레이 디바이스이다. HADS 기술에 있어서, 다차원 전계가, 동일 평면에서, 공통 전극 층의 에지에서 생성된 수평 전계들 및 픽셀 전극들과 공통 전극 층과의 사이에 생성된 수직 전계들에 의해 형성되어, 픽셀 전극들 사이에 그리고 액정 셀 내의 전극들 위에 있는 모든 정렬들 내의 액정 분자들이 노두 회전하고 변형될 수 있고, 따라서 면내 정렬과의 액정들의 작업 효율은 향상될 수 있고 광 투과율은 증가될 수 있다. ADS 모드는 또한 채택될 수 있다. 어레이 기판의 상단에 배치된 픽셀 전극 층은 슬릿-형상일 수 있고, 베이스 기판에 근접한 공통 전극은 평면일 수 있다.
예를 들어, 어레이 기판과 함께 셀-조립되는 대향하는 기판 상에 공통 전극 층이 형성될 때, 형성된 디스플레이 디바이스는 TN형 디스플레이 디바이스이다. 그 차이는: TN형 디스플레이 디바이스에서, 수직 전계의 원리를 채택하는 LCD가, 어레이 기판 상의 픽셀 전극들과 대향하는 기판 상에 반대로 배열되는 공통 전극 층과의 사이에 형성된 수직 전계들을 통해 TN 모드 액정을 구동시키는 것이다. TN형 디스플레이 디바이스는 큰 개구율의 이점을 갖는다.
본 개시내용의 적어도 하나의 실시예는 어레이 기판을 제공하는데, 이는 베이스 기판과, 이 베이스 기판 상에 배치된, 복수의 데이터 신호 라인들, 서로로부터 격리되고 복수의 데이터 신호 라인들과 교차되는 복수의 제1 주사 신호 라인들, 서로로부터 격리되고 복수의 데이터 신호 라인들과 교차되는 복수의 제2 주사 신호 라인들, 복수의 제1 스위칭 소자들, 및 복수의 제2 스위칭 소자들을 포함하고; 복수의 데이터 신호 라인들과 복수의 제1 주사 신호 라인들은 어레이 내에 배열되는 복수의 서브-픽셀들을 규정하기 위해 서로 교차되고; 각각의 서브-픽셀은 픽셀 전극을 포함하고; 하나의 제2 주사 신호 라인은 서브-픽셀들의 (2N+1)번째 행 및 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되거나, 하나의 제2 주사 신호 라인은 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되고, 여기서 N은 0 이상의 정수이며; 각각의 제1 스위칭 소자는 대응하는 서브-픽셀 내에 배치되어 대응하는 서브-픽셀의 온 및 오프 상태를 제어하도록 구성되고; 각각의 제2 스위칭 소자는 대응하는 서브-픽셀 그룹에 배치되고, 대응하는 서브-픽셀 그룹 내의 서브-픽셀들의 온 및 오프 상태를 동시에 제어하도록 구성되고, 제2 스위칭 소자가 제공된 서브-픽셀 그룹 내의 데이터 신호 라인, 제2 주사 신호 라인 및 복수의 픽셀 전극들과 접속되고; 각각의 제1 주사 신호 라인은 서브-픽셀들의 하나의 행 내의 복수의 제1 스위칭 소자들을 제어하도록 구성되고; 각각의 제2 주사 신호 라인은 서브-픽셀 그룹들의 하나의 행 내의 복수의 제2 스위칭 소자들을 제어하도록 구성된다. 전력-절약 모드에서, 스캐닝-오프-신호들은 제1 주사 신호 라인들에 인가되고; 스캐닝-온-신호들은 제2 주사 신호 라인들에 인가되며; 데이터 신호들은 제2 스위칭 소자들과 접속된 데이터 신호 라인들에 인가된다. 그러므로, 신호들이 인가된 주사 신호 라인들 및/또는 데이터 신호 라인들의 수는 절반으로 감소될 수 있다. 그러므로, 풀-스크린 디스플레이 하에서의 디스플레이 디바이스의 해상도는 절반으로 감소될수 있고 심지어 3/4으로 감소될 수 있고, 따라서 디스플레이 패널의 구동 전력 소비가 감소될 수 있지만 디스플레이 휘도는 영향을 받지 않을 수 있다.
다음이 주목되어야 한다:
(1) 본 개시내용의 실시예들 및 그 첨부 도면들에서, Gx-1, Gx, Gx+1, Gx+2 및 Gx+3은 인접한 제1 주사 신호 라인들을 지칭하고, Dz-1, Dz, Dz +1, Dz +2 및 Dz +3은 인접한 데이터 신호 라인들을 지칭한다. 본 개시내용의 실시예들 및 그 첨부 도면들은 단지 본 개시내용의 실시예들에 관련된 구조를 설명한다. 다른 구조들, 예를 들어, LCD 디바이스 내의 공통 전극들, 공통 전극 라인 등, OLED 디스플레이 디바이스 내의 유기 OLED 기능성 층, 등은 종래의 디자인을 참조할 수 있다.
(2) 본 개시내용의 실시예들에서, 각각의 제2 TFT는 게이트 전극, 활성층, 소스 전극 및 드레인 전극을 포함한다. 드레인 전극이 제1 드레인 전극 및 제2 드레인 전극을 포함할 때, 제1 드레인 전극 및 제2 드레인 전극의 양쪽은 활성층과 접속된다. 예를 들어, 활성층은 제1 드레인 전극 및 제2 드레인 전극의 양쪽과 접속되도록 "Y"-형상일 수 있다. 그러나 활성층의 형상이 제1 드레인 전극 및 제2 드레인 전극의 양쪽이 활성층과 접속되게 하는 한, 본 개시내용은 거기에 제한되지 않다. 여기에서는 제한되지 않는다.
(3) 본 개시내용의 실시예들에서, 소스 전극 및 드레인 전극은 상대적 개념이고 실제 사용에서는 필요에 따라 교환될 수 있다.
(4) 본 개시내용의 실시예들에서, "N이 0 이상의 정수이다"라는 것은 N가 0 및 양의 정수들에 의해 형성된 세트 내의 하나 이상으로부터 선택되는 것을 말하고, "M이 0 이상의 정수이다"라는 것은 M이 0 및 양의 정수들에 의해 형성된 세트 내의 하나 이상으로부터 선택된다. 본 개시내용의 실시예들에서, N 및 M의 양쪽은 상기와 같이 선택될 수 있다.
(5) 본 개시내용의 실시예들에 의해 제공된 어레이 기판 내의 층 구조들은 종래의 방법에 의해 형성될 수 있다.
(6) 본 개시내용의 실시예들 및 이 실시예들의 특징들은 어떠한 충돌도 없다면 상호적으로 결합될 수 있다.
상기 설명은 단지 본 개시내용의 바람직한 실시예들이며 본 개시내용의 보호 범위를 제한하는 것으로 의도되지 않는다. 본 개시내용에 의해 개시된 기술적 범위 내에서 본 기술분야의 통상의 기술자들에 의해 용이하게 획득될 수 있는 임의의 변경 및 대체는 본 개시내용의 보호 범위 내에 있을 것이다. 따라서, 본 개시내용의 보호 범위는 첨부된 청구범위에 의해 규정되어야 한다.
본 출원은 2015년 6월 24일 출원된 중국 특허 출원 번호 201510355348.7에 대한 우선권을 주장하고, 그 개시내용은 본 출원의 일부로서 참고로 본 출원에 통합된다.

Claims (20)

  1. 어레이 기판으로서,
    베이스 기판과, 상기 베이스 기판 상에 배치된, 복수의 데이터 신호 라인들, 서로로부터 격리되고 상기 복수의 데이터 신호 라인들과 교차되는 복수의 제1 주사 신호 라인들, 서로로부터 격리되고 상기 복수의 데이터 신호 라인들과 교차되는 복수의 제2 주사 신호 라인들, 복수의 제1 스위칭 소자들, 및 복수의 제2 스위칭 소자들을 포함하고;
    상기 복수의 데이터 신호 라인들 및 상기 복수의 제1 주사 신호 라인들은 어레이 내에 배열되는 복수의 서브-픽셀들을 규정하기 위해 서로 교차되고;
    각각의 서브-픽셀은 픽셀 전극을 포함하고;
    하나의 제2 주사 신호 라인은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되고, 또는 하나의 제2 주사 신호 라인은 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되고 - N은 0 이상의 정수임 -;
    각각의 제1 스위칭 소자는 대응하는 서브-픽셀 내에 배치되고 상기 대응하는 서브-픽셀의 온 및 오프 상태를 제어하도록 구성되며;
    각각의 제2 스위칭 소자는 대응하는 서브-픽셀 그룹 내에 배치되고 상기 대응하는 서브-픽셀 그룹 내의 상기 서브-픽셀들의 온 및 오프 상태를 동시에 제어하도록 구성되며, 상기 제2 스위칭 소자가 제공된 상기 서브-픽셀 그룹 내의 하나의 데이터 신호 라인, 하나의 제2 주사 신호 라인 및 복수의 픽셀 전극들과 접속되고;
    각각의 제1 주사 신호 라인은 서브-픽셀들의 하나의 행 내의 복수의 제1 스위칭 소자들을 제어하도록 구성되고;
    각각의 제2 주사 신호 라인은 서브-픽셀 그룹들의 하나의 행 내의 복수의 제2 스위칭 소자들을 제어하도록 구성되는, 어레이 기판.
  2. 제1항에 있어서, 하나의 제2 주사 신호 라인이 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 경우에, 하나의 서브-픽셀 그룹은 각각 (M+1)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 2개의 서브-픽셀들 또는 각각 (2M+1)번째 열 및 (2M+2)번째 열에 속하고 서브-픽셀들의 (2N+1)번째 행 및 (2N+2)번째 행 내에 배치되는 4개의 서브-픽셀들을 포함하고, M은 0 이상의 정수인, 어레이 기판.
  3. 제2항에 있어서, 각각의 제1 스위칭 소자는 하나의 제1 박막 트랜지스터(TFT)를 포함하고; 각각의 제2 스위칭 소자는 하나 이상의 제2 TFT들을 포함하는, 어레이 기판.
  4. 제3항에 있어서, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 하나의 제2 TFT는 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행 내에 배치되고;
    상기 제2 TFT는 서로로부터 이격되고 각각 서브-픽셀들의 (2N+1)번째 행의 상기 픽셀 전극과 서브-픽셀들의 (2N+2)번째 행의 상기 픽셀 전극과 접속되는 제1 드레인 전극과 제2 드레인 전극을 포함하고; 상기 제2 TFT의 소스 전극은 상기 데이터 신호 라인들 중 하나와 접속되고; 상기 제2 TFT의 게이트 전극은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 상기 제2 주사 신호 라인과 접속되는, 어레이 기판.
  5. 제4항에 있어서, 서브-픽셀들의 (2N+1)번째 행의 상기 픽셀 전극 또는 서브-픽셀들의 (2N+2)번째 행의 상기 픽셀 전극에는, 상기 제2 TFT와 접속되는 접속 부분이 제공되고 또는 상기 제2 TFT와 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행의 상기 픽셀 전극을 접속하도록 구성되는 접속 전극이 제공되는, 어레이 기판.
  6. 제3항에 있어서, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 2개의 제2 TFT들은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행 내에 배치되고;
    상기 2개의 제2 TFT들의 양쪽 게이트 전극들은 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 상기 제2 주사 신호 라인과 접속되고; 상기 2개의 제2 TFT들의 양쪽 소스 전극들은 동일한 데이터 신호 라인과 접속되고; 상기 2개의 제2 TFT들의 드레인 전극들은 각각 서브-픽셀들의 (2N+1)번째 행의 상기 픽셀 전극 및 서브-픽셀들의 (2N+2)번째 행의 상기 픽셀 전극과 접속되는, 어레이 기판.
  7. 제6항에 있어서, 각각의 서브-픽셀 그룹에서, 상기 제2 주사 신호 라인으로부터 떨어진 상기 픽셀 전극에는, 상기 제2 TFT와 접속되는 접속 부분이 제공되고, 또는 상기 제2 TFT들 중 하나와 상기 제2 주사 신호 라인으로부터 떨어진 상기 픽셀 전극을 접속하도록 구성되는 접속 전극이 제공되는, 어레이 기판.
  8. 제3항 내지 제7항 중 어느 한 항에 있어서, 각각의 서브-픽셀 그룹에 대해서, 서브-픽셀들의 각각의 열에서, 서브-픽셀들의 (2N+1)번째 행 및 서브-픽셀들의 (2N+2)번째 행 내의 상기 서브-픽셀들의 온 및 오프 상태를 동시에 제어하도록 구성되는 상기 복수의 제2 TFT들에는 동일한 게이트 전극이 제공되는, 어레이 기판.
  9. 제3항 내지 제8항 중 어느 한 항에 있어서, 각각의 서브-픽셀 그룹에서, 서브-픽셀들의 각각의 열 내의 복수의 제2 TFT들의 소스 전극들 모두는 동일한 측 상의 서브-픽셀들의 상기 열을 규정하기 위해 상기 데이터 신호 라인과 접속되는, 어레이 기판.
  10. 제3항 내지 제9항 중 어느 한 항에 있어서, 각각의 서브-픽셀 그룹에서, 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내의 상기 제2 TFT들의 소스 전극들 모두는 서브-픽셀들의 상기 2개의 열들 사이에 배치된 상기 데이터 신호 라인과 접속되는, 어레이 기판.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 하나의 제2 주사 신호 라인이 서브-픽셀들의 (2N+1)번째 행 또는 서브-픽셀들의 (2N+2)번째 행에 대응하는 위치에 배치되는 경우에, 상기 베이스 기판 상의 상기 제2 주사 신호 라인의 프로젝션은 상기 베이스 기판 상의 서브-픽셀들의 (2N+1)번째 행의 상기 픽셀 전극 및 서브-픽셀들의 (2N+2)번째 행의 상기 픽셀 전극의 프로젝션들 사이의 위치에 배치되는, 어레이 기판.
  12. 제1항에 있어서, 하나의 제2 주사 신호 라인이 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되는 경우에, 하나의 서브-픽셀 그룹은 각각 (N+1)번째 행에 속하고 서브-픽셀들의 (2M+1)번째 열 및 (2M+2)번째 열 내에 배치되는 2개의 서브-픽셀들을 포함하고, M은 0 이상의 정수인, 어레이 기판.
  13. 제12항에 있어서, 각각의 제1 스위칭 소자는 하나의 제1 TFT를 포함하고; 각각의 제2 스위칭 소자는 하나 이상의 제2 TFT들을 포함하는, 어레이 기판.
  14. 제13항에 있어서, 각각의 서브-픽셀 그룹에서, 하나의 제2 TFT는 서브-픽셀들의 (2M+1)번째 열 또는 서브-픽셀들의 (2M+2)번째 열 내에 배치되고;
    상기 제2 TFT는 서로로부터 이격되고 각각 서브-픽셀들의 (2M+1)번째 열 내의 상기 서브-픽셀의 상기 픽셀 전극 및 서브-픽셀들의 (2M+2)번째 열의 상기 픽셀 전극과 접속되는 제1 드레인 전극 및 제2 드레인 전극을 포함하고;
    상기 제2 TFT의 소스 전극은 서브-픽셀들의 (2M+1)번째 열과 서브-픽셀들의 (2M+2)번째 열 사이의 상기 데이터 신호 라인과 접속되고;
    상기 제2 TFT의 게이트 전극은 서브-픽셀들의 (N+1)번째 행에 대응하는 위치에 배치되는 상기 제2 주사 신호 라인과 접속되는, 어레이 기판.
  15. 제14항에 있어서, 상기 제1 드레인 전극은 서브-픽셀들의 (2M+1)번째 열 내의 상기 서브-픽셀의 상기 픽셀 전극과 접속되고; 상기 제2 드레인 전극은 접속 라인과 접속되는 접속 전극과 접속되고; 상기 접속 라인은 서브-픽셀들의 (2M+2)번째 열과 접속되는, 어레이 기판.
  16. 제3항 내지 제11항 및 제13항 내지 제15항 중 어느 한 항에 있어서, 상기 제1 TFT는 N형 TFT 또는 P형 TFT이고; 상기 제2 TFT는 N형 TFT 또는 P형 TFT인, 어레이 기판.
  17. 제3항 내지 제11항 및 제13항 내지 제15항 중 어느 한 항에 있어서, 각각의 서브-픽셀의 상기 픽셀 전극은 하나의 제1 TFT를 통해 상기 제1 주사 신호 라인 및 상기 데이터 신호 라인과 접속되는, 어레이 기판.
  18. 제1항 내지 제17항 중 어느 한 항에 따른 상기 어레이 기판을 구동하기 위한 방법으로서,
    제1 모드에서, 상기 제1 주사 신호 라인들 상에 스캐닝-온-신호들을 인가하고 상기 제2 주사 신호 라인들 상에 스캐닝-오프-신호들을 인가하는 단계; 및
    제2 모드에서, 상기 제1 주사 신호 라인들 상에 스캐닝-오프-신호들을 인가하고, 상기 제2 주사 신호 라인들 상에 스캐닝-온-신호들을 인가하고, 상기 제2 스위칭 소자들과 접속된 상기 데이터 신호 라인들 상에 데이터 신호들을 인가하는 단계를 포함하는, 방법.
  19. 제18항에 있어서, 상기 제1 TFT가 N형 TFT이고 상기 제2 TFT가 P형 TFT인 경우에, 상기 제1 모드에서, 상기 제1 주사 신호 라인들에 고-레벨 신호들이 인가되고; 상기 제2 모드에서, 상기 제2 주사 신호 라인들에 저-레벨 신호들이 인가되는, 방법.
  20. 디스플레이 디바이스로서, 제1항 내지 제17항 중 어느 한 항에 따른 상기 어레이 기판을 포함하는 디스플레이 디바이스.
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