JP4876005B2 - 表示装置 - Google Patents

Description

本発明は、マトリクス状に配置された複数の画素を備えた表示装置のうち、特に、液晶表示装置において、時分割駆動される画素電極の構成に関するものである。

近年、表示装置として種々ある中で、特に、液晶表示装置は、大型小型を問わず、その利用が急速に広がってきている。一般の液晶表示装置においては、マトリックス状に配置された複数の画素の駆動は、複数ある走査線（ゲート線）のうち１つの走査線を選択駆動して、複数の信号線（データ線）から各画素に信号電圧を供給するものであった。すなわち、１つの走査線と１つの信号線を用いて、１つの画素を制御するものであった。

下記特許文献１には、１つの信号線に２つの画素を接続し、２つの画素のうち一方の画素は１本のゲート線で制御され、他方の画素は一方の画素を制御するゲート線と隣接するゲート線により制御され、これにより、信号線数が１／２に削減される液晶表示素子が記載されている。

また、下記特許文献２には、隣接する２つのゲート線で制御される２つの画素に、１本の信号線から信号電圧を時分割で供給し、これにより、信号線数が１／２に削減される液晶表示装置が記載されている。
特開平５−１８８３９５号公報 特開平５−２６５０４５号公報

上記特許文献１においては、２つのＴＦＴ素子で制御される画素内には、ゲート信号や信号電圧を転送するための配線が必要となるため、開口率が低下する。また、上記特許文献２においては、１つの信号線から２つの画素へ信号を供給する場合でも、ゲート線の本数が増加するため、開口率が低下する。これら特許文献１，２はともに、１つの信号線から２つの画素へ信号電圧を供給しているため、２分割駆動しか対応できない。したがって、製品化が進んでいる３分割駆動（ＲＧＢ時分割駆動用）用のＬＳＩ（１つの信号線から、ＲＧＢそれぞれの信号電圧が時分割で出力されるＬＳＩ）を使用する場合には、回路構成が煩雑となる。

本発明は、隣接する２つのゲート線の選択状態（オン・オフ状態）を異ならせて、１つの信号線から３つの画素へ信号電圧を供給することを特徴とする。すなわち、ゲート線をａ，ｂとすると、３つの画素のうちの１つはゲート線ａだけで選択状態となり、もう一つの画素は、ゲート線ｂだけで選択状態となり、最後の画素は、ゲート線ａ，ｂ共にオンのときに選択状態となる。

また、３つの画素に接続されているＴＦＴを介して、信号線から信号電圧を供給する場合に、信号電圧の供給経路として画素電極を使用する。

以上、本発明によると、以下（１）から（７）の効果を奏する。
（１）信号線の数を削減できるため、開口率が上がる。
（２）画素に対して必要となる配線数が少なくなるため、高精細パネルが可能となる。
（３）信号線の数を削減できるため、周辺回路の端子数が削減でき、コストを削減できる。同時に、接続数が減少するため、不良発生数を削減できる。
（４）１本の信号線から３つの画素に信号電圧を分配できるため、ＲＧＢ時分割用のＬＳＩを流用でき、コストを抑えることができる。
（５）信号電圧を画素内で転送する場合に、透明画素電極を使用できるため、開口率を下げずに高精細パネルを実現できる。
（６）同じ配線数なら、画素数を増やして精細度を上げることができる。
（７）同じ画素数なら、配線数を減らして開口率を上げることができる。

以下、図面を用いて、本発明の実施例を説明する。

図１は、本発明に係る表示装置の画素構成図であり、図２は、その駆動方法を示すタイミングチャートである。本実施例では、図１，２に示すように、２つのゲート線と１つの信号線で、３つの画素に信号電圧を分配する。

図１において、複数のＧ１ａ，Ｇ１ｂ，Ｇ２ａ，Ｇ２ｂ，…はゲート線Ｇ、このゲート線Ｇと交差する複数のＤ１，Ｄ２，…は信号線Ｄを示す。また、I，II，IIIはゲート線Ｇと信号線Ｄとの交差部に配置された透明画素電極で、これら透明画素電極I，II，IIIは１つの基本構成の画素１１となる。この基本構成の画素１１が、縦横にマトリクス状に表示パネルの薄膜トランジスタ（ＴＦＴ）基板１２に配列される。なお、透明画素電極I，II，III内に示す（）は、基本構成の画素の（行、列）を示す。

透明画素電極I，II，IIIには、それぞれを駆動するＴＦＴが接続され、透明画素電極I，IIIに接続されているＴＦＴのゲート電極は、先行するゲート線に接続され、透明画素電極IIに接続されているＴＦＴのゲート電極は、次のゲート線に接続されている。また、透明画素電極II，IIIに接続されているＴＦＴのドレイン電極（又はソース電極）とソース電極(又はドレイン電極)とが配線により接続されている。なお、図示はしないが、ＴＦＴ基板１２上の液晶層を狭持するカラーフィルタ基板が、ＴＦＴ基板１２に対向して配置されている。

走査回路１３は、ゲート線Ｇ１，Ｇ２，…を順次選択する。この選択されたゲート線Ｇに対応して、映像信号生成回路１４からは、各信号線Ｄに３つの信号電圧、例えば、ＲＧＢ信号電圧が時分割で出力される。

図２において、Ｇ１ａ，Ｇ１ｂ，Ｇ２ａ，Ｇ２ｂの波形はゲート線Ｇ１，Ｇ２のゲート電圧を示し、ＨｉｇｈレベルがＴＦＴオン状態、Ｌｏｗレベルがオフ状態を示す。１水平期間（１Ｈ）をＴ１，Ｔ２，Ｔ３の３つの期間に時分割し、それぞれの期間で透明画素電極I，II，IIIの容量に信号電圧を書き込む。各透明画素電極I，II，IIIの容量に保持される信号電圧が確定するのは、ゲート線Ｇの立下りのタイミングである。

まず、期間Ｔ１において、ゲート線Ｇ１ａ，Ｇ１ｂを共にＨｉｇｈレベルとすることで、１行目の透明画素電極I，II，IIIに接続されているＴＦＴがオン状態となり、透明画素電極I，II，IIIの各容量には、信号線Ｄ１，Ｄ２，Ｄ３，…から透明画素電極III用の信号電圧が書き込まれる。

次に、期間Ｔ２において、ゲート線Ｇ１ａはＨｉｇｈレベルのままで、ゲート線Ｇ１ｂをＬｏｗレベルとすることで、透明画素電極II，IIIに接続されているＴＦＴがオフ状態、透明画素電極Iに接続されているＴＦＴがオン状態となり、透明画素電極Iに書き込まれている透明画素電極III用の信号電圧を透明画素電極I用の信号電圧に書き換える。

さらに、期間Ｔ３において、ゲート線Ｇ１ａをＬｏｗレベルとし、ゲート線Ｇ１ｂをＨｉｇｈレベルとすることで、透明画素電極I，IIIに接続されているＴＦＴがオフ状態、透明画素電極IIに接続されているＴＦＴがオン状態となり、透明画素電極IIに書き込まれている透明画素電極III用の信号電圧を透明画素電極II用の信号電圧に書き換える。

このようにして、１行目の透明画素電極I，II，IIIには、それらに対応した信号電圧が時分割的に書き込まれる。

次の水平期間（１Ｈ）においても、同様に、この動作が繰り返されて、２行目の透明画素電極I，II，IIIには、それらに対応した信号電圧が時分割的に書き込まれる。

本実施例について、図３と図４を用いて説明する。本実施例の図３において、実施例１の図１と異なるのは、実施例１では、透明画素電極II，IIIに接続されているＴＦＴのドレイン電極とソース電極とを配線により接続しているが、本実施例では、この配線接続に換えて、透明画素電極IIを流用して、この透明画素電極IIを用いて接続することで、開口率の低下を防ぐことができる。

また、実施例１の図２では、期間Ｔ１，Ｔ２，Ｔ３を等分としているが、本実施例の図４では、Ｔ１＞Ｔ２＝Ｔ３としている。これは、透明画素電極IIを接続配線として共用する場合に、この透明画素電極IIの抵抗は、信号線Ｄの金属線より高抵抗となるため、透明画素電極IIIに信号電圧を書き込む時間を長く設定している。他の構成については、実施例１と同様である。

本実施例について、図５と図６を用いて説明する。本実施例の図５に示す画素構成は、実施例２の図３に示す画素配置を変更したもので、ゲート線Ｇｌａ，Ｇｌｂで制御される透明画素電極I，II，IIIと、ゲート線Ｇｌｃ，Ｇｌｄで制御される透明画素電極IＶ，Ｖ，ＶIで構成される。

本実施例では、図６に示すように、３水平期間において、３つのラインを４本のゲート線Ｇで制御することで、信号線Ｄの数を１／２に削減できるため、配線数を少なくできる。

まず、最初の１水平期間の期間Ｔ１において、ゲート線Ｇ１ａ，Ｇ１ｂを共にＨｉｇｈレベルとすることで、透明画素電極I，II，IIIに接続されているＴＦＴがオン状態となり、透明画素電極I，II，IIIの各容量には、信号線Ｄ１，Ｄ２，Ｄ３，…から透明画素電極III用の信号電圧が書き込まれる。

次に、期間Ｔ２において、ゲート線Ｇ１ａをＬｏｗレベル、ゲート線Ｇ１ｂをＨｉｇｈレベルのままとすることで、透明画素電極II，IIIに接続されているＴＦＴがオフ状態、透明画素電極Iに接続されているＴＦＴがオン状態となり、透明画素電極Iに書き込まれている透明画素電極III用の信号電圧を透明画素電極I用の信号電圧に書き換える。

次の１水平期間の期間Ｔ３において、ゲート線Ｇ１ａをＨｉｇレベルとし、ゲート線Ｇ１ｂをＬｏｗレベルとすることで、透明画素電極I，IIIに接続されているＴＦＴがオフ状態、透明画素電極IIに接続されているＴＦＴがオン状態となり、透明画素電極IIに書き込まれている透明画素電極III用の信号電圧を透明画素電極II用の信号電圧に書き換える。

次に、期間Ｔ４において、ゲート線Ｇ１ｃ，Ｇ１ｄを共にＨｉｇｈレベルとすることで、透明画素電極IＶ，Ｖ，ＶIに接続されているＴＦＴがオン状態となり、透明画素電極IＶ，Ｖ，ＶIの各容量には、信号線Ｄ１，Ｄ２，Ｄ３，…から透明画素電極ＶI用の信号電圧が書き込まれる。

次の１水平期間の期間Ｔ５において、ゲート線Ｇ１ｃはＨｉｇｈレベルのままで、ゲート線Ｇ１ｄをＬｏｗレベルとすることで、透明画素電極Ｖ，ＶIに接続されているＴＦＴがオフ状態、透明画素電極IＶに接続されているＴＦＴがオン状態となり、透明画素電極IＶに書き込まれている透明画素電極ＶI用の信号電圧を透明画素電極IＶ用の信号電圧に書き換える。なお、この期間Ｔ５においては、透明画素電極IＶ（１，１）は存在しないので、タイミングチャート上では、この電圧を点線で示す。

次に、期間Ｔ６において、ゲート線Ｇ１ｃをＬｏｗレベルとし、ゲート線Ｇ１ｄをＨｉｇｈレベルとすることで、透明画素電極IＶ，ＶIに接続されているＴＦＴがオフ状態、透明画素電極Ｖに接続されているＴＦＴがオン状態となり、透明画素電極Ｖに書き込まれている透明画素電極IＶ用の信号電圧を透明画素電極Ｖ用の信号電圧に書き換える。

このようにして、透明画素電極I，II，III及び透明画素電極IＶ，Ｖ，ＶIには、それらに対応した信号電圧が時分割的に書き込まれる。

次の３水平期間においても、同様に、この動作が繰り返されて、透明画素電極I，II，III及び透明画素電極IＶ，Ｖ，ＶIには、それらに対応した信号電圧が時分割的に書き込まれる。

本実施例について、図７と図８を用いて説明する。本実施例の図７に示す画素構成は、実施例２の図３に示す画素配置を変更したもので、２つの透明画素電極Iと透明画素電極II，IIIとの４つの透明画素電極で基本構成の画素１１を構成する。

図８に示すタイミングチャートを用いて、図７に示す画素構成の駆動方法を説明する。まず、期間Ｔ１において、ゲート線Ｇ１ａ，Ｇ１ｂを共にＨｉｇｈレベルとすることで、１行目の透明画素電極I，II，IIIに接続されているＴＦＴがオン状態となり、透明画素電極I，II，IIIの各容量には、信号線Ｄ１，Ｄ２，Ｄ３，…から透明画素電極III用の信号電圧が書き込まれる。

次に、期間Ｔ２において、ゲート線Ｇ１ａをＬｏｗレベルとし、ゲート線Ｇ１ｂはＨｉｇｈレベルのままとすることで、透明画素電極II，IIIに接続されているＴＦＴがオフ状態、２つの透明画素電極Iに接続されているＴＦＴがオン状態となり、２つの透明画素電極Iに書き込まれている透明画素電極III用の信号電圧を透明画素電極I用の信号電圧に書き換える。

さらに、期間Ｔ３において、ゲート線Ｇ１ａをＨｉｇｈレベルとし、ゲート線Ｇ１ｂをＬｏｗレベルとすることで、２つの透明画素電極Iと透明画素電極IIIに接続されているＴＦＴがオフ状態、透明画素電極IIに接続されているＴＦＴがオン状態となり、透明画素電極IIに書き込まれている透明画素電極III用の信号電圧を透明画素電極II用の信号電圧に書き換える。

このようにして、１行目の２つの透明画素電極Iと透明画素電極II，IIIには、それらに対応した信号電圧が時分割的に書き込まれる。

次の水平期間（１Ｈ）においても、同様に、この動作が繰り返されて、２行目の２つの透明画素電極Iと透明画素電極II，IIIには、それらに対応した信号電圧が時分割的に書き込まれる。

ここで、図９は、カラーフィルタ基板におけるカラーフィルタの配置例を示した図である。図９（ａ）においては、実施例１及び２の図１及び図３に示す透明画素電極I，II，IIIに対応して、赤（Ｒ），緑（Ｇ），青（Ｂ）のカラーフィルタを配置する。

図９（ｂ）においては、まず、実施例３の図５に示す透明画素電極I，II，IIIに対応して、Ｂ，Ｒ，Ｇのカラーフィルタを配置し、次に、これらのカラーフィルタの水平方向の透明画素電極I，II，IIIに対応して、Ｒ，Ｇ，白（Ｗ）のカラーフィルタを配置し、これらを水平方向に繰り返して配置する。また、実施例３の図５に示す透明画素電極IＶ，Ｖ，ＶIに対応して、Ｗ，Ｒ，Ｇのカラーフィルタを配置し、次に、これらのカラーフィルタの水平方向の透明画素電極IＶ，Ｖ，ＶIに対応して、Ｇ，Ｂ，Ｗのカラーフィルタを配置し、これらを水平方向に繰り返して配置する。なお、これらのカラーフィルタＲ，Ｇ，Ｂ，Ｗの配置に対応して、透明画素電極I，II，III，IＶ，Ｖ，ＶIには、信号線ＤからＲ，Ｇ，Ｂ，Ｗの信号電圧が時分割されて供給される。

図９（ｃ）においては、まず、実施例４の図７に示す２つの透明画素電極Iと透明画素電極II，IIIに対応して、Ｒ，Ｒ，Ｇ，Ｗのカラーフィルタを配置し、次に、これらのカラーフィルタの水平方向の２つの透明画素電極Iと透明画素電極II，IIIに対応して、Ｂ，Ｂ，Ｗ，Ｇのカラーフィルタを配置し、これらを水平方向に繰り返して配置する。また、次の水平方向の２つの透明画素電極Iと透明画素電極II，IIIに対応して、Ｂ，Ｂ，Ｇ，Ｗのカラーフィルタを配置し、次に、これらのカラーフィルタの水平方向の２つの透明画素電極Iと透明画素電極II，IIIに対応して、Ｒ，Ｒ，Ｗ，Ｇのカラーフィルタを配置し、これらを水平方向に繰り返して配置する。なお、これらのカラーフィルタＲ，Ｇ，Ｂ，Ｗの配置に対応して、透明画素電極I，II，IIIには、信号線ＤからＲ，Ｇ，Ｂ，Ｗの信号電圧が時分割されて供給される。

本実施例について、図１０と図１１を用いて説明する。図１０に示す画素構成は、隣接する２本のゲート線Ｇで２つの透明画素電極I，IIを制御し、１つの信号線Ｄから信号電圧を供給する。透明画素電極IIは、透明画素電極IIａとIIｂで構成されている。

図１１のタイミングチャートに示すように、透明画素電極Iの信号電圧は、期間Ｔ２の終わり（Ｇ１の立下り）で確定するが、透明画素電極IIの電圧は、次の水平期間(１Ｈ)でゲート線Ｇ２が再び選択状態となるために、透明画素電極IIａとIIｂの電荷が平均化されることになる。すなわち、透明画素電極Iの信号電圧Ｖ（I（１，１））は期間Ｔ２で確定し、透明画素電極IIの信号電圧Ｖ（IIａ（１，１））とＶ（IIｂ（１，１））は期間Ｔ２後に平均化されて、透明画素電極IIの信号電圧Ｖ（II（１，１））となる。

このとき、透明画素電極IIａとその寄生容量の合計をＣａ、透明画素電極IIｂとその寄生容量の合計をＣｂとすると、透明画素電極IIｂには期間Ｔ１において、信号電圧Ｖ（IIｂ（１，１））が書き込まれ、透明画素電極IIａには期間Ｔ２において、透明画素電極Iの信号電圧Ｖ（I（１，１））に書き換えられるので、この期間Ｔ１とＴ２でそれぞれ蓄えられた電荷が平均化されることにより、次の式が成り立つ。

すなわち、平均化後の透明画素電極IIの信号電圧Ｖ（II（１，１））＝（Ｃａ×Ｖ（I（１，１））＋Ｃｂ×Ｖ（IIｂ（１，１）））／（Ｃａ＋Ｃｂ）となる。この式に基づいて、目標とする信号電圧Ｖ（II（１，１））と信号電圧Ｖ（I（１，１））とから、信号電圧Ｖ（IIｂ（１，１））を計算して、この信号電圧Ｖ（IIｂ（１，１））を信号線Ｄに印加することで、透明画素電極Iと透明画素電極IIとに、目標とする信号電圧Ｖ（I（１，１））と信号電圧Ｖ（II（１，１））とを印加することができる。

本実施例によると、ゲート線Ｇの本数を増やすことなく１本の信号線Ｄから２つの画素に信号電圧を供給することができる。また、透明画素電極IIａを信号転送に使用するため開口率の低下を防げる。

本実施例について、図１２と図１３を用いて説明する。図１２に示す画素構成は、図１０に示す実施例５の画素構成に、２つの透明画素電極IIIを追加したものである。図１２において、透明画素電極IIIには、奇数番目の信号線Ｄ１，Ｄ３，…から信号電圧が供給される。また、図１３に示すタイミングチャートにおいて、追加された２つの透明画素電極III用の信号電圧Ｖ（III）を奇数番目の信号線Ｄ１，Ｄ３，…から供給することが、図１１に示す実施例５のタイミングチャートとは異なり、透明画素電極I用の信号電圧Ｖ（I）と透明画素電極II用の信号電圧Ｖ（II）を偶数番目の信号線Ｄ２，Ｄ４，…に供給する動作は同じである。

図１３において、信号線Ｄ１とＤ３に接続されている透明画素電極III（１，１）とIII（１，２）は、最初の水平期間おける期間Ｔ１においてオン状態となり、次の水平期間における期間Ｔ１においてもオン状態となる。したがって、次の期間Ｔ１において、透明画素電極III（１，１）とIII（１，２）の信号電圧Ｖ（III（１，１））とＶ（III（１，２））が確定する。

ここで、図１４は、本実施例のカラーフィルタ基板におけるカラーフィルタの配置例を示した図である。図１４において、まず、透明画素電極I，II，IIIに対応して、Ｇ，Ｗ，Ｒのカラーフィルタを配置し、次に、これらのカラーフィルタの水平方向の透明画素電極I，II，IIIに対応して、Ｗ，Ｇ，Ｂのカラーフィルタを配置し、これらを水平方向に繰り返して配置する。また、次の水平方向の透明画素電極I，II，IIIに対応して、Ｇ，Ｗ，Ｂのカラーフィルタを配置し、次に、これらのカラーフィルタの水平方向の透明画素電極I，II，IIIに対応して、Ｗ，Ｇ，Ｒのカラーフィルタを配置し、これらを水平方向に繰り返して配置する。なお、これらのカラーフィルタＲ，Ｇ，Ｂ，Ｗの配置に対応して、透明画素電極I，II，IIIには、信号線ＤからＲ，Ｇ，Ｂ，Ｗの信号電圧が時分割されて供給される。

本実施例について、図１５と図１６を用いて説明する。本実施例では、図１５に示すように、透明画素電極Iを信号線Ｄからの電荷の転送に利用して、隣接する２つのゲート線Ｇにて２つの透明画素電極I，IIを制御することで、１本の信号線Ｄから２つの透明画素電極I，IIに信号電圧を供給する。ここで、各透明画素電極I，IIは２つの透明画素電極から構成され、特に、透明画素電極Iに、２つの透明画素電極を並列に接続することで、電荷を転送する際の透明画素電極Iの抵抗値を減少させている。

図１６において、まず、最初の水平期間（１Ｈ）における期間Ｔ１において、ゲート線Ｇ１，Ｇ２を共にＨｉｇｈレベルとすることで、１行目の透明画素電極I，IIに接続されているＴＦＴがオン状態となり、透明画素電極I，IIの各容量には、信号線Ｄ１，Ｄ２，…から透明画素電極II用の信号電圧が書き込まれる。

次に、期間Ｔ２において、ゲート線Ｇ１はＨｉｇｈレベルのままで、ゲート線Ｇ２をＬｏｗレベルとすることで、透明画素電極I，IIに接続されているＴＦＴがオフ状態となる。この期間Ｔ２においては、信号線Ｄ１，Ｄ２からは、存在しない透明画素電極I（０，１）とI（０，２）に信号電圧を供給することになるので、図では点線で示してある。

次の水平期間（１Ｈ）における期間Ｔ１において、ゲート線Ｇ２，Ｇ３を共にＨｉｇｈレベルとすることで、２行目の透明画素電極I，IIに接続されているＴＦＴがオン状態となり、透明画素電極I，IIの各容量には、信号線Ｄ１，Ｄ２，…から透明画素電極II用の信号電圧が書き込まれる。

次に、期間Ｔ２において、ゲート線Ｇ２はＨｉｇｈレベルのままで、ゲート線Ｇ３をＬｏｗレベルとすることで、２行目の透明画素電極IIに接続されているＴＦＴがオフ状態となり、１行目の透明画素電極Iに接続されているＴＦＴがオン状態となり、透明画素電極Iに書き込まれている透明画素電極II用の信号電圧を透明画素電極I用の信号電圧に書き換える。

このように、まず、１行目の透明画素電極IIに信号電圧を書き込む。次に、２行目の透明画素電極IIに信号電圧を書き込んだ後に、１行目の透明画素電極Iに信号電圧を書き込む。この動作を、行を換えながら繰り返すことで、透明画素電極I，IIには、それらに対応した信号電圧が時分割的に書き込まれる。

本発明に係る表示装置の実施例１の画素構成図 図１のタイミングチャート 本発明の実施例２の画素構成図 図３のタイミングチャート 本発明の実施例３の画素構成図 図５のタイミングチャート 本発明の実施例４の画素構成図 図７のタイミングチャート カラーフィルタの配置例を示す図 本発明の実施例５の画素構成図 図１０のタイミングチャート 本発明の実施例６の画素構成図 図１２のタイミングチャート 図１２のカラーフィルタの配置例を示す図。 本発明の実施例７の画素構成図 図１５のタイミングチャート

符号の説明

１１…基本構成の画素、１２…ＴＦＴ基板、１３…走査回路、１４…映像信号生成回路、I，II，III…透明画素電極、Ｄ…信号線、Ｇ…ゲート線

Claims (10)

1. ２つを単位として順次選択される複数のゲート線と、前記２つを単位とした複数のゲート線と交差する複数の信号線と、前記２つを単位としたゲート線と信号線との交差部に配置された複数の画素電極とを備えた表示装置において、
   前記複数の画素電極は、第１、第２及び第３の画素電極からなり、
   前記第１の画素電極を駆動する第１のＴＦＴのゲート電極と前記第３の画素電極を駆動する第３のＴＦＴのゲート電極とを、前記２つを単位として順次選択される複数のゲート線のうちの先行するゲート線に接続し、
   前記第２の画素電極を駆動する第２のＴＦＴのゲート電極を、前記２つを単位として順次選択される複数のゲート線のうちの次のゲート線に接続し、
   前記第２のＴＦＴのソース電極（又はドレイン電極）と前記第３のＴＦＴのドレイン電極（又はソース電極）とを接続してなり、
   前記複数の画素電極は、各画素電極に接続されたＴＦＴにより選択状態になるものであり、
   前記複数の画素電極には、隣接するゲート線の選択状態を異ならせて、信号線から各画素電極に対応した信号電圧が時分割で供給されることを特徴とする表示装置。
2. 前記複数のゲート線の電圧は、Highレベルで前記ＴＦＴがオン状態で、Lowレベルで該ＴＦＴがオフ状態となるものであり、
   １水平期間を３つの期間に時分割して、それぞれの期間で前記透明画素電極の容量に信号電圧を書き込むことを特徴とする請求項１に記載の表示装置。
3. 前記第２のＴＦＴと前記第３のＴＦＴとが配線で接続されていることを特徴とする請求項１に記載の表示装置。
4. 前記第２のＴＦＴと第３のＴＦＴとが前記第２の画素電極で接続されていることを特徴とする請求項１に記載の表示装置。
5. 前記複数の画素電極は、２つの第１の画素電極と第２及び第３の画素電極の４つの画素電極からなり、
   前記第２の画素電極を駆動する前記第２のＴＦＴのゲート電極を、先行するゲート線に接続し、
   前記２つの第１の画素電極を駆動する２つの第１のＴＦＴのゲート電極と前記第３の画素電極を駆動する第３のＴＦＴのゲート電極とを、次のゲート線に接続し、
   前記第２のＴＦＴと前記第３のＴＦＴとを、前記第２の画素電極で接続することを特徴とする請求項１に記載の表示装置。
6. ４つを単位とした複数のゲート線と、前記４つを単位としたゲート線と交差する複数の信号線と、前記４つを単位としたゲート線と信号線との交差部に配置された複数の画素電極とを備えた表示装置において、
   前記複数の画素電極は、第１ないし第６の画素電極からなり、
   前記４つを単位としたゲート線は、第１ないし第４のゲート線からなり、
   前記複数の画素電極は、各画素電極に接続されたＴＦＴにより選択状態となり、
   前記第１の画素電極を駆動する第１のＴＦＴのゲート電極と第３の画素電極を駆動する第３のＴＦＴのゲート電極とを前記第２のゲート線に接続し、
   前記第２の画素電極を駆動する第２のＴＦＴのゲート電極を前記第１のゲート線に接続し、
   前記第４の画素電極を駆動する第４のＴＦＴのゲート電極と前記第６の画素電極を駆動する第６のＴＦＴのゲート電極とを前記第３のゲート線に接続し、
   前記第５の画素電極を駆動する第５のＴＦＴのゲート電極を前記第４のゲート線に接続し、
   前記第２のＴＦＴと第３のＴＦＴとを前記第２の画素電極で接続し、
   前記第５のＴＦＴと第６のＴＦＴとを、前記第５の画素電極で接続してなり、
   前記複数の画素電極には、隣接する４つのゲート線を単位としてその選択状態を異ならせて、信号線から各画素電極に対応した信号電圧が時分割で供給されることを特徴とする表示装置。
   
7. 順次選択される複数のゲート線と、前記ゲート線と交差する複数の信号線と、前記ゲート線と信号線との交差部に配置された複数の画素電極とを備えた表示装置において、
   前記複数の画素電極は、それぞれ２つの画素電極からなり、
   前記複数の画素電極のうちの１つの画素電極には、平均化された信号電圧が印加され、
   前記複数の画素電極には、前記複数のゲート線の隣接するゲート線の選択状態を異ならせて、前記信号線から前記各画素電極に対応した信号電圧が時分割で供給されることを特徴とする表示装置。
8. 前記複数の画素電極は、第１及び第２の画素電極からなり、
   前記第１及び第２の画素電極は、それぞれ２つの画素電極からなり、
   前記第１の画素電極の２つの画素電極を駆動する第１のＴＦＴのゲート電極と前記第２の画素電極の一方の画素電極を駆動する第２のＴＦＴのゲート電極とを、前記複数のゲート線の先行するゲート線に接続し、前記第２の画素電極の他方の画素電極を駆動する第３のＴＦＴのゲート電極を、前記複数のゲート線の次のゲート線に接続し、前記第２のＴＦＴと第３のＴＦＴとを、前記第２の画素電極の一方の画素電極で接続することを特徴とする請求項７に記載の表示装置。
9. 前記複数の画素電極は、第１、第２及び第３の画素電極からなり、
   前記第１、第２及び第３の画素電極は、それぞれ２つの画素電極からなり、
   前記第１の画素電極の２つの画素電極を駆動する第１のＴＦＴのゲート電極と前記第２の画素電極の一方の画素電極を駆動する第２のＴＦＴのゲート電極とを、前記複数のゲート線の先行するゲート線に接続し、
   前記第３の画素電極の２つの画素電極を駆動する第３のＴＦＴのゲート電極と前記第２の画素電極の他方の画素電極を駆動する第４のＴＦＴのゲート電極を、前記複数のゲート線の次のゲート線に接続し、
   前記第２のＴＦＴと第４のＴＦＴとを、前記第２の画素電極の一方の画素電極で接続することを特徴とする請求項７に記載の表示装置。
10. 前記複数の画素電極は、第１及び第２の画素電極からなり、
    前記第１及び第２の画素電極は、それぞれ２つの画素電極からなり、
    前記第２の画素電極の２つの画素電極を駆動する第２のＴＦＴのゲート電極を、前記複数のゲート線の先行するゲート線に接続し、
    前記第１の画素電極の２つの画素電極を駆動する第１のＴＦＴのゲート電極を、前記複数のゲート線の次のゲート線に接続し、
    前記第１のＴＦＴと第２のＴＦＴとを、第１の画素電極の２つの画素電極で接続することを特徴とする請求項７に記載の表示装置。