JPH0740102B2 - アクテイブマトリクス型液晶表示装置 - Google Patents
アクテイブマトリクス型液晶表示装置Info
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- JPH0740102B2 JPH0740102B2 JP61051852A JP5185286A JPH0740102B2 JP H0740102 B2 JPH0740102 B2 JP H0740102B2 JP 61051852 A JP61051852 A JP 61051852A JP 5185286 A JP5185286 A JP 5185286A JP H0740102 B2 JPH0740102 B2 JP H0740102B2
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- crystal display
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133514—Colour filters
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/52—RGB geometrical arrangements
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、カラー表示用のアクティブマトリクス型液晶
表示装置に関する。
表示装置に関する。
（従来の技術） 近年、薄膜トランジスタマトリクスを用いて薄型表示装
置を構成する方法が注目されている。この方法は、基板
上に設けられた薄膜トランジスタマトリクスの各ドット
に画像情報を蓄積しておき、これら画像情報をマトリク
ス基板上に設けられた液晶層,EL層またはEC層の各ドッ
トに対応した位置に表示を行い、画面を得ようとするも
のである。これにより、従来の表示装置の主流であった
CRTを用いたものに比べて原理的にはるかに薄型の表示
装置が実現できる。またCRT表示装置は蛍光物質に高エ
ネルギーの電子を衝突させるため、発光時間がミリ秒オ
ーダーであり、全画面を表示している訳ではないことか
ら、フリッカ雑音等があり、見易さに限界があった。こ
れに対し、トランジスタマトリクスを用いた表示装置は
ほぼ全時間表示しており、CRTよりも自然な画面を得る
ことができる。更に、平坦な画面が得られること、真空
領域が必要でないため小形，軽量化が計れること、等の
特長を有する。
置を構成する方法が注目されている。この方法は、基板
上に設けられた薄膜トランジスタマトリクスの各ドット
に画像情報を蓄積しておき、これら画像情報をマトリク
ス基板上に設けられた液晶層,EL層またはEC層の各ドッ
トに対応した位置に表示を行い、画面を得ようとするも
のである。これにより、従来の表示装置の主流であった
CRTを用いたものに比べて原理的にはるかに薄型の表示
装置が実現できる。またCRT表示装置は蛍光物質に高エ
ネルギーの電子を衝突させるため、発光時間がミリ秒オ
ーダーであり、全画面を表示している訳ではないことか
ら、フリッカ雑音等があり、見易さに限界があった。こ
れに対し、トランジスタマトリクスを用いた表示装置は
ほぼ全時間表示しており、CRTよりも自然な画面を得る
ことができる。更に、平坦な画面が得られること、真空
領域が必要でないため小形，軽量化が計れること、等の
特長を有する。
第６図は、トランジスタマトリクスアレイ，即ちアクテ
ィブマトリクス基板の基本構成を示す。表示画面は縦ｍ
本，横ｎ本のマトリクス状に分割され、全部でｍ・ｎ表
示画素に分割されている。マトリクスの各交点位置にス
イッチングトランジスタによるメモリ回路C11,C12,…,C
ij,…,Cmnが形成され、ここに各画素の画像情報が蓄積
される。そしてこの画像情報に従い、アクティブマトリ
クス基板上に形成された液晶層の各画素に対応した領域
で表示が行われるようになっている。
ィブマトリクス基板の基本構成を示す。表示画面は縦ｍ
本，横ｎ本のマトリクス状に分割され、全部でｍ・ｎ表
示画素に分割されている。マトリクスの各交点位置にス
イッチングトランジスタによるメモリ回路C11,C12,…,C
ij,…,Cmnが形成され、ここに各画素の画像情報が蓄積
される。そしてこの画像情報に従い、アクティブマトリ
クス基板上に形成された液晶層の各画素に対応した領域
で表示が行われるようになっている。
具体的なメモリ回路は第７図に示されるような単純な構
成のものが用いられる。これは、高精細な表示画面を得
るためにはマトリクスの大きさｍ・ｎが大きくなり、高
歩留りでマトリクス回路を作製するためにはより単純な
回路が望まれるからである。第７図において、Tijはス
イッチングトランジスタ、LCは液晶層であり、Csは画像
信号を蓄積する容量である。トランジスタTijのゲート
はｉ番目のアドレス線Xiに接続され、ソースはｊ番目の
データ線Yjに接続されている。アドレス線およびデータ
線にはそれぞれ、Ｖ（Xi）,V（Yj）の信号電圧が供給さ
れる。アドレス線Xiにトランジスタをオンにする信号が
入った時、このトランジスタが導通してデータ線Yjに用
意された画像信号が容量Csに記憶される。この蓄積され
た画像信号に対応して液晶層LCが駆動される。なお、ア
ドレス線Xi上のトランジスタTi1,Ti2,…は全て同時にオ
ン状態になり、それぞれのトランジスタを介してそのと
きのデータ線Yi,Y2,…に用意された画像信号が各画素メ
モリ回路Ci1,Ci2,…に書き込まれることになる。
成のものが用いられる。これは、高精細な表示画面を得
るためにはマトリクスの大きさｍ・ｎが大きくなり、高
歩留りでマトリクス回路を作製するためにはより単純な
回路が望まれるからである。第７図において、Tijはス
イッチングトランジスタ、LCは液晶層であり、Csは画像
信号を蓄積する容量である。トランジスタTijのゲート
はｉ番目のアドレス線Xiに接続され、ソースはｊ番目の
データ線Yjに接続されている。アドレス線およびデータ
線にはそれぞれ、Ｖ（Xi）,V（Yj）の信号電圧が供給さ
れる。アドレス線Xiにトランジスタをオンにする信号が
入った時、このトランジスタが導通してデータ線Yjに用
意された画像信号が容量Csに記憶される。この蓄積され
た画像信号に対応して液晶層LCが駆動される。なお、ア
ドレス線Xi上のトランジスタTi1,Ti2,…は全て同時にオ
ン状態になり、それぞれのトランジスタを介してそのと
きのデータ線Yi,Y2,…に用意された画像信号が各画素メ
モリ回路Ci1,Ci2,…に書き込まれることになる。
第８図は、画素Cij,Ci＋1,jにおける画像信号の書き込
まれるタイミングを模式的に示したものである。第８図
の画像信号φij,φｉ＋1,jにおいて実線が理想的な動作
時のタイミングを示している。即ち画素Cijの画像信号
は時刻ｔi1に書込みが開始され、ｔi1＋ΔＴにおいて書
き込みが終了し、同時にゲート電圧Ｖ（Xi）は零とな
り、次に時刻ｔi2に再び画素Cijに次の画像信号が書き
込まれるまでは、φijはその電圧レベルが保持されるこ
とになる。
まれるタイミングを模式的に示したものである。第８図
の画像信号φij,φｉ＋1,jにおいて実線が理想的な動作
時のタイミングを示している。即ち画素Cijの画像信号
は時刻ｔi1に書込みが開始され、ｔi1＋ΔＴにおいて書
き込みが終了し、同時にゲート電圧Ｖ（Xi）は零とな
り、次に時刻ｔi2に再び画素Cijに次の画像信号が書き
込まれるまでは、φijはその電圧レベルが保持されるこ
とになる。
以上が第６図のアクティブマトリクス基板を用いた平面
表示装置の動作原理である。
表示装置の動作原理である。
ところでこの様な表示装置において、トランジスタ材料
としては、単結晶，多結晶或いはアモルファス状態のSi
やCdSe,Te,CdSなどの多結晶材料が用いられる。特に近
年では、アクティブマトリクス基板の大型化、低コスト
化を実現する上で低温プロセスが用いられる多結晶半導
体材料およびアモルファスSi（ａ−Si）が注目されてい
る。
としては、単結晶，多結晶或いはアモルファス状態のSi
やCdSe,Te,CdSなどの多結晶材料が用いられる。特に近
年では、アクティブマトリクス基板の大型化、低コスト
化を実現する上で低温プロセスが用いられる多結晶半導
体材料およびアモルファスSi（ａ−Si）が注目されてい
る。
この様なアクティブマトリクス型液晶表示装置におい
て、カラー表示が可能である。アクティブマトリクス基
板と液晶層を挟んで対向する対向電極基板上に赤
（Ｒ），緑（Ｇ），青（Ｂ）のカラーフィルタを設け、
このフィルタをアクティブマトリクス基板の各画素と位
置合わせすることにより、カラー表示が簡単に行なえ
る。カラーフィルタの配置としては、第９図（ａ）に示
すようなストライプ状のもの、同図（ｂ）に示すような
モザイク状のもの等がある。空間的な分解能を高める上
では、R,G,Bの各画素の色配列間隔ｌを実質的に小さく
することが望ましく、この意味では第９図（ａ）よりも
同図（ｂ）の方が優れている。
て、カラー表示が可能である。アクティブマトリクス基
板と液晶層を挟んで対向する対向電極基板上に赤
（Ｒ），緑（Ｇ），青（Ｂ）のカラーフィルタを設け、
このフィルタをアクティブマトリクス基板の各画素と位
置合わせすることにより、カラー表示が簡単に行なえ
る。カラーフィルタの配置としては、第９図（ａ）に示
すようなストライプ状のもの、同図（ｂ）に示すような
モザイク状のもの等がある。空間的な分解能を高める上
では、R,G,Bの各画素の色配列間隔ｌを実質的に小さく
することが望ましく、この意味では第９図（ａ）よりも
同図（ｂ）の方が優れている。
しかしながら、第９図（ｂ）の配置で文字表示を行う場
合を考えると、R,G,Bを一組とする実質的な表示ドット
を２×２画素の正方形状にした場合に、色バランスの崩
れを生じ、また単位画素の不規則性のためにかなり不自
然な表示になってしまう。この不自然さを外部駆動回路
で取り除こうとしても、回路が非常に複雑になり、また
問題がカラーフィルタ配置にあるため基本的な解決は困
難である。
合を考えると、R,G,Bを一組とする実質的な表示ドット
を２×２画素の正方形状にした場合に、色バランスの崩
れを生じ、また単位画素の不規則性のためにかなり不自
然な表示になってしまう。この不自然さを外部駆動回路
で取り除こうとしても、回路が非常に複雑になり、また
問題がカラーフィルタ配置にあるため基本的な解決は困
難である。
この点で、第９図（ａ）のパターンでは３×３の画素を
基本表示ドットとすることにより、より見易い文字表示
が可能である。しかしこれでは、RGB基本表示ドットに
９個の単位画素を必要とするため、分解能および表示パ
ネル内の情報量低下の問題を生じる。
基本表示ドットとすることにより、より見易い文字表示
が可能である。しかしこれでは、RGB基本表示ドットに
９個の単位画素を必要とするため、分解能および表示パ
ネル内の情報量低下の問題を生じる。
（発明が解決しようとする問題点） 以上のように従来のアクティブマトリクス型液晶表示装
置では、分解能および情報量を低下させることなく、見
易いカラー文字表示を行うことが難しいという問題があ
った。
置では、分解能および情報量を低下させることなく、見
易いカラー文字表示を行うことが難しいという問題があ
った。
本発明はこの様な問題を解決したアクティブマトリクス
型液晶表示装置を提供することを目的とする。
型液晶表示装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるアクティブマトリクス型液晶表示装置に
おいては、アクティブマトリクス基板の単位表示ドット
領域内に、アドレス線およびデータ線を含むことなく、
少なくともR,G,B用の３つの表示電極を配置してなるこ
とを特徴とする。
おいては、アクティブマトリクス基板の単位表示ドット
領域内に、アドレス線およびデータ線を含むことなく、
少なくともR,G,B用の３つの表示電極を配置してなるこ
とを特徴とする。
（作用） 従来の構成では、隣接するアドレス線とデータ線に挟ま
れた領域に一つの表示電極が配置されるために、カラー
フィルタ配置が第９図（ａ）或いは（ｂ）に示したよう
なものとなり、そのために文字表示における色バランス
と分解能の両立ができなかった。これに対して本発明で
は、隣接するアドレス線とデータ線の間にR,G,B用の表
示電極を配置して一つの表示ドットを構成するために、
この一つの表示ドット内でR,G,Bのいずれの表示も行う
ことができる。従って表示ドットの形状を正方形とし、
且つその中での３つの表示電極の面積を等しく設定する
ことにより、文字表示を行う場合の色バランスをよくす
ることができる。しかも一つの表示ドットが３つの表示
電極より構成されるから、分解能や情報量の低下も少な
い。
れた領域に一つの表示電極が配置されるために、カラー
フィルタ配置が第９図（ａ）或いは（ｂ）に示したよう
なものとなり、そのために文字表示における色バランス
と分解能の両立ができなかった。これに対して本発明で
は、隣接するアドレス線とデータ線の間にR,G,B用の表
示電極を配置して一つの表示ドットを構成するために、
この一つの表示ドット内でR,G,Bのいずれの表示も行う
ことができる。従って表示ドットの形状を正方形とし、
且つその中での３つの表示電極の面積を等しく設定する
ことにより、文字表示を行う場合の色バランスをよくす
ることができる。しかも一つの表示ドットが３つの表示
電極より構成されるから、分解能や情報量の低下も少な
い。
また本発明では、表示ドット内に配置された３つの表示
電極のうち２つが接続されるデータ線はそのままとし、
残りの１つが接続されるデータ線を隣接する表示ドット
間で共用することにより、隣接する表示ドット間に配置
されるデータ線の数をアドレス線方向に対して交互に１
本と２本にしているので、データ線の本数を減らすこと
ができる。
電極のうち２つが接続されるデータ線はそのままとし、
残りの１つが接続されるデータ線を隣接する表示ドット
間で共用することにより、隣接する表示ドット間に配置
されるデータ線の数をアドレス線方向に対して交互に１
本と２本にしているので、データ線の本数を減らすこと
ができる。
（実施例） まず、本発明の参考例を説明する。
第１図は一参考例のアクティブマトリクス基板の概略構
成を等価的に示す。図において、Ｇ（Gi−1,Gi,Gi＋1,
…）はアドレス線、Ｄ（Di−1,Di,Di＋1,…）はアドレ
ス線と交差するデータ線であり、アドレス線Giはｉ行に
ある複数のTFTのゲートに接続され、データ線Diはｉ列
にある複数のTFTのドレインに接続されている。図中R,
G,Bで示される領域は表示電極であり、それぞれ独立のT
FTのソースに接続され、且つ図示しない対向基板上に設
けられたR,G,Bカラーフィルタと位置合わせされてい
る。
成を等価的に示す。図において、Ｇ（Gi−1,Gi,Gi＋1,
…）はアドレス線、Ｄ（Di−1,Di,Di＋1,…）はアドレ
ス線と交差するデータ線であり、アドレス線Giはｉ行に
ある複数のTFTのゲートに接続され、データ線Diはｉ列
にある複数のTFTのドレインに接続されている。図中R,
G,Bで示される領域は表示電極であり、それぞれ独立のT
FTのソースに接続され、且つ図示しない対向基板上に設
けられたR,G,Bカラーフィルタと位置合わせされてい
る。
図に示すように、R,G,Bの３つの表示電極が等しい面積
で全体として正方形をなすように配置されて、表示ドッ
トＰ（Pi,i、Pi,i＋２、Pi＋2,i、Pi＋2,i＋２、…）が
構成されている。これを以下トリオ表示ドットと呼ぶこ
とにする。トリオ表示ドットＰ内にはアドレス線および
データ線はなく、各トリオ表示ドットＰ間に２本ずつの
アドレス線Ｇとデータ線Ｄが配置されている。従つて各
トリオ表示ドットＰ内のR,G,B表示電極はそれぞれ独立
に特定のアドレス線とデータ線により選択されるように
なっている。
で全体として正方形をなすように配置されて、表示ドッ
トＰ（Pi,i、Pi,i＋２、Pi＋2,i、Pi＋2,i＋２、…）が
構成されている。これを以下トリオ表示ドットと呼ぶこ
とにする。トリオ表示ドットＰ内にはアドレス線および
データ線はなく、各トリオ表示ドットＰ間に２本ずつの
アドレス線Ｇとデータ線Ｄが配置されている。従つて各
トリオ表示ドットＰ内のR,G,B表示電極はそれぞれ独立
に特定のアドレス線とデータ線により選択されるように
なっている。
第２図（ａ）（ｂ）はより具体化した参考例のアクティ
ブマトリクス基板の構造を示す。（ａ）は第１図の一つ
のトリオ表示ドットPi,i部分とこの周囲のアドレス線お
よびデータ線部分の平面図であり、（ｂ）はそのＡ−
Ａ′断面図である。１は透明ガラス基板であり、この上
に先ず厚さ1500ÅのMo膜からなるゲート電極を兼ねるア
ドレス線２が配列形成される。この後全面にゲート絶縁
膜として厚さ1500ÅのCVDSiO2膜３が堆積され、続いて
この上にａ−Si膜４が堆積される。ａ−Si膜４は図示の
ように各TFT部に残して，パターニングされる。この後I
TOなどの透明導電膜を用いたR,G,Bの表示電極5R,5G,5B
が形成される。一つのトリオ表示ドット内で３つの表示
電極5R,5G,5Bは面積が等しく、且つ全体として正方形に
なるようにパターニングされる。この後Al膜の蒸着，パ
ターニングにより、データ線６、データ線６からａ−Si
膜４上に延在する形のドレイン電極６′、およびａ−Si
膜４上から表示電極上に繋がるソース電極７が形成され
る。最後に、有機パシベーション膜８を形成し、これに
トリオ表示ドット部の開口部９を設けてアクティブマト
リクス基板が完成する。
ブマトリクス基板の構造を示す。（ａ）は第１図の一つ
のトリオ表示ドットPi,i部分とこの周囲のアドレス線お
よびデータ線部分の平面図であり、（ｂ）はそのＡ−
Ａ′断面図である。１は透明ガラス基板であり、この上
に先ず厚さ1500ÅのMo膜からなるゲート電極を兼ねるア
ドレス線２が配列形成される。この後全面にゲート絶縁
膜として厚さ1500ÅのCVDSiO2膜３が堆積され、続いて
この上にａ−Si膜４が堆積される。ａ−Si膜４は図示の
ように各TFT部に残して，パターニングされる。この後I
TOなどの透明導電膜を用いたR,G,Bの表示電極5R,5G,5B
が形成される。一つのトリオ表示ドット内で３つの表示
電極5R,5G,5Bは面積が等しく、且つ全体として正方形に
なるようにパターニングされる。この後Al膜の蒸着，パ
ターニングにより、データ線６、データ線６からａ−Si
膜４上に延在する形のドレイン電極６′、およびａ−Si
膜４上から表示電極上に繋がるソース電極７が形成され
る。最後に、有機パシベーション膜８を形成し、これに
トリオ表示ドット部の開口部９を設けてアクティブマト
リクス基板が完成する。
このように構成されたアクティブマトリクス基板に、従
来と同様に表示電極に位置合わせされたカラーフィルタ
付の対向電極基板を対向させ、液晶を封入することによ
り、表示装置が得られる。
来と同様に表示電極に位置合わせされたカラーフィルタ
付の対向電極基板を対向させ、液晶を封入することによ
り、表示装置が得られる。
この参考例によれば、R,G,B表示電極を一組とするトリ
オ表示ドットが文字表示に適した正方形になっており、
且つ各表示電極は面積が等しく、それぞれ独立に制御さ
れるうようになっている。
オ表示ドットが文字表示に適した正方形になっており、
且つ各表示電極は面積が等しく、それぞれ独立に制御さ
れるうようになっている。
このため従来例に比べて、色バランスのよい見易い文字
表示が可能になる。またトリオ表示ドットの形状を正方
形以外の矩形即ち長方形としたり、或いは各表示電極の
面積を表示強度に応じて適当に選択することも可能であ
り、これにより、色バランスを適当に設定することがで
きる。しかも空間分解能について見ると、従来の第９図
（ｂ）を用いた場合の２×２画素電極で１表示ドットを
構成する場合と等しく、第９図（ａ）を用いた場合の３
×３画素電極で１表示ドットを構成する場合に比べて高
い分解能を得ることができる。
表示が可能になる。またトリオ表示ドットの形状を正方
形以外の矩形即ち長方形としたり、或いは各表示電極の
面積を表示強度に応じて適当に選択することも可能であ
り、これにより、色バランスを適当に設定することがで
きる。しかも空間分解能について見ると、従来の第９図
（ｂ）を用いた場合の２×２画素電極で１表示ドットを
構成する場合と等しく、第９図（ａ）を用いた場合の３
×３画素電極で１表示ドットを構成する場合に比べて高
い分解能を得ることができる。
またこの参考例では、トリオ表示ドット内には配線がな
く、従ってトリオ表示ドット内の表示電極間隔が狭く、
且つトリオ表示ドット間には２本の配線があって間隔が
大きい。このことも文字表示を見易くしている。更にこ
の参考例では、第３図（ａ）に示すように一つのトリオ
表示ドット領域内で隣接する表示電極の間隔laを、配線
間隔および配線と表示電極間隔lbより小さくすることが
できる。何故なら、表示電極間隔laは一つの導体層の露
光エッチングプロセスにより決まるからである。そして
一つのトリオ表示ドットの範囲L1内で電極および配線の
間隔として、3lb＋laが必要である。これに対して配線
と表示電極を交互に配列する従来例では、第３図（ｂ）
から明らかなように、２画素で表示ドットを構成した場
合、その表示ドットの範囲L2内で電極および配線の間隔
は4lbとなる。従ってこの参考例の方が表示面積を大き
くすることができる。また表示電極上の開口部も３電極
上に一つ設けるので、有効表示面積が大きい。
く、従ってトリオ表示ドット内の表示電極間隔が狭く、
且つトリオ表示ドット間には２本の配線があって間隔が
大きい。このことも文字表示を見易くしている。更にこ
の参考例では、第３図（ａ）に示すように一つのトリオ
表示ドット領域内で隣接する表示電極の間隔laを、配線
間隔および配線と表示電極間隔lbより小さくすることが
できる。何故なら、表示電極間隔laは一つの導体層の露
光エッチングプロセスにより決まるからである。そして
一つのトリオ表示ドットの範囲L1内で電極および配線の
間隔として、3lb＋laが必要である。これに対して配線
と表示電極を交互に配列する従来例では、第３図（ｂ）
から明らかなように、２画素で表示ドットを構成した場
合、その表示ドットの範囲L2内で電極および配線の間隔
は4lbとなる。従ってこの参考例の方が表示面積を大き
くすることができる。また表示電極上の開口部も３電極
上に一つ設けるので、有効表示面積が大きい。
第４図はトリオ表示ドットの配列の際の表示電極および
カラーフィルタ配置の種々の例を示している。これらは
使用目的および用途により適宜使い分ければよい。
カラーフィルタ配置の種々の例を示している。これらは
使用目的および用途により適宜使い分ければよい。
また例えば第１図において、トリオ表示ドット内の細長
い表示電極を上下に二つに分けて、それらが独立に別々
のTFTにより制御されるようにすることもできる。この
場合分割された二つの表示電極に一つのカラーフィルタ
を対向させればよい。このように構成すれば、空間分解
能がより高くなり、特にビデオ表示等に有用となる。
い表示電極を上下に二つに分けて、それらが独立に別々
のTFTにより制御されるようにすることもできる。この
場合分割された二つの表示電極に一つのカラーフィルタ
を対向させればよい。このように構成すれば、空間分解
能がより高くなり、特にビデオ表示等に有用となる。
次に、本発明の実施例を説明する。第５図はデータ線を
減らした実施例の構成を第１図に対応させて示す。第１
図では、一つのトリオ表示ドットに対して２本のデータ
線を設けているのに対し、この実施例では２本のデータ
線部分と１本のデータ線部分を交互に配置し、一つのト
リオ表示ドット当り実質的に1.5本のデータ線としてい
る。これによっても先の参考例と同様の効果が得られる
ことは明らかである。しかも、隣接する表示ドット間に
配置されるデータ線の数をアドレス線方向に対して交互
に１本と２本にしているので、データ線の本数を減らす
ことができる利点がある。
減らした実施例の構成を第１図に対応させて示す。第１
図では、一つのトリオ表示ドットに対して２本のデータ
線を設けているのに対し、この実施例では２本のデータ
線部分と１本のデータ線部分を交互に配置し、一つのト
リオ表示ドット当り実質的に1.5本のデータ線としてい
る。これによっても先の参考例と同様の効果が得られる
ことは明らかである。しかも、隣接する表示ドット間に
配置されるデータ線の数をアドレス線方向に対して交互
に１本と２本にしているので、データ線の本数を減らす
ことができる利点がある。
またアクティブマトリクス基板の開口部以外は黒色有機
膜または金属膜等により光を遮蔽する構造とすることに
より、表示品質の向上を図ることができる。
膜または金属膜等により光を遮蔽する構造とすることに
より、表示品質の向上を図ることができる。
［発明の効果］ 以上述べたように本発明によれば、空間分解能や情報量
の低下をもたらすことなく、色バランスのよいカラー文
字表示を可能とし、かつデータ線の本数を減らすことを
可能としたアクティブマトリクス型液晶表示装置を得る
ことができる。
の低下をもたらすことなく、色バランスのよいカラー文
字表示を可能とし、かつデータ線の本数を減らすことを
可能としたアクティブマトリクス型液晶表示装置を得る
ことができる。
第１図は本発明の一参考例のアクティブマトリクス基板
を等価回路的に示す図、第２図（ａ）（ｂ）はその具体
的な構造例を示す図、第３図（ａ）（ｂ）はこの参考例
の効果を従来例と比較して説明するための図、第４図
（ａ）〜（ｃ）は本発明による表示電極およびカラーフ
ィルタ配置の数例を示す図、第５図は他の実施例のアク
ティブマトリクス基板を等価回路的に示す図、第６図は
アクティブマトリクス型液晶表示装置の基本等価回路
図、第７図はそのメモリ回路部の構成を示す図、第８図
は同じく表示動作を説明するためのタイミング図、第９
図（ａ）（ｂ）は従来のカラー表示におけるカラーフィ
ルタ配置の例を示す図である。
を等価回路的に示す図、第２図（ａ）（ｂ）はその具体
的な構造例を示す図、第３図（ａ）（ｂ）はこの参考例
の効果を従来例と比較して説明するための図、第４図
（ａ）〜（ｃ）は本発明による表示電極およびカラーフ
ィルタ配置の数例を示す図、第５図は他の実施例のアク
ティブマトリクス基板を等価回路的に示す図、第６図は
アクティブマトリクス型液晶表示装置の基本等価回路
図、第７図はそのメモリ回路部の構成を示す図、第８図
は同じく表示動作を説明するためのタイミング図、第９
図（ａ）（ｂ）は従来のカラー表示におけるカラーフィ
ルタ配置の例を示す図である。
Claims (6)
- 【請求項１】複数本のアドレス線と、これらアドレス線
と交差する複数本のデータ線と、選択されたアドレス線
により制御される薄膜トランジスタと、このトランジス
タを介してデータ線からのデータ信号が印加される表示
電極とが集積形成されたアクティブマトリクス基板を用
いた液晶表示装置において、 一つの表示ドット内に前記アドレス線およびデータ線を
含むことなく、３つの表示色に対応する３つの表示電極
が配置され、かつ隣接する表示ドット間に配線される前
記データ線の数がアドレス線方向に対して交互に１本と
２本であることを特徴とするアクティブマトリクス型液
晶表示装置。 - 【請求項２】前記３つの表示電極を有する表示ドット領
域が矩形である特許請求の範囲第１項記載のアクティブ
マトリクス型液晶表示装置。 - 【請求項３】前記３つの表示電極を有する表示ドット領
域が正方形である特許請求の範囲第１項記載のアクティ
ブマトリクス型液晶表示装置。 - 【請求項４】前記３つの表示電極を含む表示ドット領域
内で３つの表示電極の面積が等しく設定されている特許
請求の範囲第１項記載のアクティブマトリクス型液晶表
示装置。 - 【請求項５】前記表示ドット内に配置された３つの表示
電極がそれぞれ赤，青，緑の表示色に対応している特許
請求の範囲第１項記載のアクティブマトリクス型液晶表
示装置。 - 【請求項６】前記表示ドット内に配置された３つの表示
電極のうち２つは隣接する表示ドット間に２本配線され
たデータ線の一方に接続され、残りの１つは隣接する表
示ドット間に１本配線されたデータ線に接続されている
特許請求の範囲第１項記載のアクティブマトリクス型液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051852A JPH0740102B2 (ja) | 1986-03-10 | 1986-03-10 | アクテイブマトリクス型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051852A JPH0740102B2 (ja) | 1986-03-10 | 1986-03-10 | アクテイブマトリクス型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208025A JPS62208025A (ja) | 1987-09-12 |
| JPH0740102B2 true JPH0740102B2 (ja) | 1995-05-01 |
Family
ID=12898390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61051852A Expired - Fee Related JPH0740102B2 (ja) | 1986-03-10 | 1986-03-10 | アクテイブマトリクス型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740102B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2535624B2 (ja) * | 1989-10-20 | 1996-09-18 | シャープ株式会社 | 液晶ディスプレイ装置 |
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| JP4623138B2 (ja) | 2008-05-21 | 2011-02-02 | ソニー株式会社 | 表示装置および電子機器 |
| JP5370264B2 (ja) * | 2010-05-20 | 2013-12-18 | カシオ計算機株式会社 | 表示装置 |
| JP2010224564A (ja) * | 2010-05-20 | 2010-10-07 | Casio Computer Co Ltd | 表示装置 |
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| CN103123927B (zh) | 2013-01-24 | 2015-05-06 | 昆山维信诺显示技术有限公司 | 用于oled显示屏的像素结构及其金属掩膜板 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688193A (en) * | 1979-12-19 | 1981-07-17 | Citizen Watch Co Ltd | Display unit |
| JPS6073567A (ja) * | 1983-09-29 | 1985-04-25 | 日本電気株式会社 | カラ−液晶マトリクスパネル |
| JPS60218626A (ja) * | 1984-04-13 | 1985-11-01 | Sharp Corp | カラ−液晶表示装置 |
| JPS61241779A (ja) * | 1985-04-19 | 1986-10-28 | 株式会社日立製作所 | フラツトデイスプレイ |
-
1986
- 1986-03-10 JP JP61051852A patent/JPH0740102B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208025A (ja) | 1987-09-12 |
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