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KR20160114781A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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KR20160114781A
KR20160114781A KR1020150040853A KR20150040853A KR20160114781A KR 20160114781 A KR20160114781 A KR 20160114781A KR 1020150040853 A KR1020150040853 A KR 1020150040853A KR 20150040853 A KR20150040853 A KR 20150040853A KR 20160114781 A KR20160114781 A KR 20160114781A
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KR
South Korea
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electrode
voltage
gate
forming
transistor
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KR1020150040853A
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English (en)
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KR102293595B1 (ko
Inventor
이현준
카츠미 아베
이영욱
Original Assignee
삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 위치하는 제1 게이트 전극, 기판상에 위치하는 전압 배선, 제1 게이트 전극 및 전압 배선 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하며, 산화물 반도체 물질로 이루어지는 반도체 패턴, 반도체 패턴 위에 서로 이격되어 형성되는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 위에 위치하는 제1 보호막 및 제1 보호막 위에 위치하고, 전압 배선과 연결되어 있는 제1 전극을 포함한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법 {THIN FILM TRANNSISTOR ARRAY PANEL AND MANUFACTURING METHOD THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
이러한 표시 장치는 영상을 표시하는 단위인 복수의 화소와 서로 다른 종류의 구동부를 적어도 하나 포함한다. 구동부는 화소에 데이터 전압을 인가하는 데이터 구동부 및 데이터 전압의 전달을 제어하는 게이트 신호를 인가하는 게이트 구동부를 포함한다. 종래에는 게이트 구동부 및 데이터 구동부를 칩(Chip) 형태로 인쇄 회로 기판(printed circuit board, PCB)에 실장하여 표시판과 연결하거나 구동부 칩을 표시판에 직접 실장하는 방식이 주로 사용되었다. 그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩으로 형성하지 않고 표시판에 집적하는 구조가 개발되고 있다.
이와 같이 표시판에 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다. 나아가, 원가가 저렴하고 균일도가 높은 금속 산화물을 이용하는 산화물 반도체(oxide semiconductor)를 포함하는 박막 트랜지스터로 게이트 구동부를 구성할 수 있다.
게이트 구동부는 복수의 산화물 반도체 박막 트랜지스터를 포함할 수 있고, 이 중 일부 산화물 반도체 박막 트랜지스터에는 소스 전극과 드레인 전극 사이(Vds) 또는 게이트 전극과 소스 전극 사이(Vgs)에 높은 전압이 인가된다. 이로 인해 높은 전계가 형성되고, 핫 캐리어(hot carrier)가 발생하여 전하 트랩(charge trapping)이 발생하며, 전류가 박막 트랜지스터를 통해 누설되는 등의 문제점이 있다.
실시 예가 해결하고자 하는 기술적 과제는 전류의 누설을 방지하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
실시 예가 해결하고자 하는 기술적 과제는 박막 트랜지스터의 열화를 방지하는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는 것이다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판은 기판, 기판 위에 위치하는 제1 게이트 전극, 기판상에 위치하는 전압 배선, 제1 게이트 전극 및 전압 배선 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하며, 산화물 반도체 물질로 이루어지는 반도체 패턴, 반도체 패턴 위에 서로 이격되어 형성되는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 위에 위치하는 제1 보호막 및 제1 보호막 위에 위치하고, 전압 배선과 연결되어 있는 제1 전극을 포함한다.
제1 전극은 제1 보호막의 제1 게이트 전극과 중첩하는 영역에 형성될 수 있다.
제1 전극은 제1 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터의 제2 게이트 전극을 포함할 수 있다.
제1 전극 위에 위치하는 제2 보호막을 더 포함할 수 있다.
제1 보호막과 제2 보호막은 무기물을 포함할 수 있다.
제1 보호막과 제1 전극 사이에 위치하는 유기막을 더 포함하고, 유기막은 전극 배선에 대응하는 영역에는 위치하지 않는 박막 트랜지스터 표시판.
전극 배선으로 음전압이 인가될 수 있다.
본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판 제조 방법은 기판 위에, 제1 게이트 전극 및 전압 배선을 형성하는 단계, 제1 게이트 전극 및 전압 배선 위에 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 산화물 반도체 물질로 반도체 패턴을 형성하는 단계, 반도체 패턴 위에 소스 전극 및 드레인 전극을 서로 이격하여 형성하는 단계, 소스 전극 및 드레인 전극 위에 제1 보호막을 형성하는 단계 및 제1 보호막의 위에 전압 배선과 연결되는 제1 전극을 형성하는 단계를 포함한다.
제1 전극을 형성하는 단계는 제1 전극을 제1 보호막의 제1 게이트 전극과 중첩하는 영역에 형성하는 단계를 포함할 수 있다.
제1 보호막과 제1 전극 사이에 유기막을 형성하는 단계를 더 포함할 수 있다.
유기막을 형성하는 단계는 전압 배선에 대응하는 영역을 제외한 영역에 유기막을 형성하는 단계를 포함할 수 있다.
제1 전극 위에 제2 보호막을 형성하는 단계를 더 포함할 수 있다.
제1 보호막과 제2 보호막은 무기물을 포함할 수 있다.
게이트 절연막 및 제1 보호막에 전압 배선의 일부를 드러내는 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
제1 전극을 형성하는 단계는 접촉 구멍을 통해 전압 배선과 접촉하도록 제1 전극을 형성하는 단계를 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 표시판은 전류의 누설을 방지할 수 있다.
실시 예에 따른 박막 트랜지스터 표시판은 박막 트랜지스터의 열화를 방지할 수 있다.
도 1은 실시 예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 실시 예에 따른 게이트 구동부 및 게이트 선을 구체화하여 도시한 블록도이다.
도 3은 도 2의 실시 예에 따른 게이트 구동부 중 하나의 스테이지를 확대하여 도시한 회로도이다.
도 4는 일 실시 예에 따른 스테이지에 포함되는 박막 트랜지스터의 단면도이다.
도 5 내지 도 8은 도 4의 실시 예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
도 9는 다른 실시 예에 따른 스테이지에 포함되는 박막 트랜지스터의 단면도이다.
도 10 및 도 11은 본 발명의 실시 예들에 따른 박막 트랜지스터의 제1 전극에 인가되는 전압에 따른 전류 값을 시간에 따라 도시한 그래프이고, 도 12는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제1 전극에 인가되는 전압에 따른 전류 값을 전압의 변화에 따라 도시한 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 또한, 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하에서 설명하는 표시 장치를 구성하는 트랜지스터는 엔모스 트랜지스터로 가정하여 설명하기로 한다.
이제 본 발명의 실시 예에 따른 표시 장치에 대하여 도 1을 참고하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 따른 표시 장치(100)의 평면도이다.
도 1을 참고하면, 본 발명의 일 실시 예에 따른 표시 장치(100)는 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트 선(G1~Gn)에 게이트 전압을 공급하는 게이트 구동부(500)를 포함한다.
표시 영역(300)의 데이터 선(D1~Dm)에 데이터 전압을 공급하는 데이터 드라이버 IC(460)는 가요성 인쇄 회로막(FPC, flexible printed circuit film; 450)과 같은 필름의 상에 형성될 수 있다.
데이터 드라이버 IC(460) 및 게이트 구동부(500)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)이 인쇄 회로 기판(PCB, printed circuit board)(400)에 전기적으로 연결되고, 신호 제어부(600)로부터의 신호가 인쇄 회로 기판(400) 및 가요성 인쇄 회로막(450)을 통해 데이터 드라이버 IC(460) 및 게이트 구동부(500)로 전달될 수 있다.
신호 제어부(600)는 클록 신호들(CKV, CKVB), 스캔 개시 신호(STVP) 등의 신호와 특정 레벨의 저전압(VSS1, VSS2)을 데이터 드라이버 IC(460), 게이트 구동부(500) 및 표시 영역(300)으로 제공한다.
표시 영역(300)은 복수의 화소(PX)를 포함한다. 표시 장치(100)가 액정 표시 장치인 경우에는 각각의 화소(PX)는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어단은 하나의 게이트 선에 연결되며, 박막 트랜지스터(Trsw)의 입력단은 하나의 데이터 선에 연결되며, 박막 트랜지스터(Trsw)의 출력단은 액정 커패시터(Clc)의 일단 및 유지 커패시터(Cst)의 일단에 연결된다.
액정 커패시터(Clc)의 타단은 공통 전극에 연결되며, 유지 커패시터(Cst)의 타단은 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시 장치의 화소(PX)구조도 다양한 실시 예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.
한편, 도 1에서는 표시 장치(100)가 액정 표시 장치인 경우를 예로 들었으나, 표시 장치(100)가 유기 발광 표시 장치인 경우, 화소(PX)는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시 장치에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시 장치로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시 장치를 예로 들어 설명한다.
표시 영역(300)에는 다수의 게이트 선(G1~Gn) 및 다수의 데이터 선(D1~Dm)을 포함하며, 다수의 게이트 선(G1~Gn) 및 다수의 데이터 선(D1~Dm)은 절연되어 교차된다.
데이터 드라이버 IC(460)는 표시 장치(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터 선(D1~Dm)에 연결되어 있는데, 도 1의 실시 예에서는 데이터 드라이버 IC(460)가 표시 장치(100)의 상측에 위치하는 실시 예를 도시하고 있다.
게이트 구동부(500)는 클록 신호들(CKV, CKVB), 스캔 개시 신호(STVP) 및 게이트 오프 전압에 준하는 제1 저전압(VSS1)과 게이트 오프 전압보다 낮은 제2 저전압(VSS2)을 인가 받아서 게이트 전압(게이트 온 전압 및 게이트 오프 전압)을 생성하여 게이트 선(G1-Gn)에 순차적으로 게이트 온 전압을 인가한다.
게이트 구동부(500)로 인가되는 클록 신호들(CKV, CKVB), 스캔 개시 신호(STVP), 제1 저전압(VSS1) 및 제2 저전압(VSS2)은 도 1에서와 같이 데이터 드라이버 IC(460)가 위치하는 가요성 인쇄 회로막(450) 중 가장 게이트 구동부(500)와 가까운 가요성 인쇄 회로막(450)을 통하여 게이트 구동부(500)로 인가된다. 이러한 신호는 외부 또는 신호 제어부(600)로부터 인쇄 회로 기판(400)을 통하여 가요성 인쇄 회로막(450)따위의 필름으로 전달된다.
이상에서는 표시 장치의 전체적인 구조에 대하여 살펴보았다.
이하에서는 본 발명과 관련된 게이트 구동부(500) 및 게이트 선(G1~Gn)을 중심으로 살펴본다.
도 2는 도 1의 실시 예에 따른 게이트 구동부(500) 및 게이트 선(G1~Gn)을 구체화하여 도시한 블록도이다.
도 2에서 표시 영역(300)을 기생 저항(Rp)과 기생 커패시턴스(Cp)로 나타내었다. 이는 게이트 선(G1~Gn)의 저항(Rp)과 게이트 선에 커플링되어 있는 기생 커패시턴스(Cp)를 등가적으로 나타낸 것이다.
게이트 구동부(500)는 서로 종속적으로 연결된 다수의 스테이지(SR1, SR2, SR3, SR4…)를 포함한다. 각 스테이지(SR1, SR2, SR3, SR4…)는 세 개의 입력단(IN1, IN2, IN3), 하나의 클록 입력단(CK), 두 개의 전압 입력단(Vin1, Vin2), 게이트 전압을 출력하는 게이트 전압 출력단(OUT), 전달 신호 출력단(CRout) 및 인버터 신호 출력단(IVTout)를 포함한다.
우선 제1 입력단(IN1)은 이전 스테이지의 전달 신호 출력단(CRout)에 연결되어 이전 스테이지의 전달 신호(CR)를 인가 받는데, 첫번째 스테이지는 이전 스테이지가 존재하지 않으므로 제1 입력단(IN1)로 스캔 개시 신호(STVP)를 인가 받는다.
제2 입력단(IN2)은 다음 스테이지의 전달 신호 출력단(CRout)에 연결되어 다음 단의 전달 신호(CR)를 인가 받는다.
n-1번째 게이트 선(Gn-1)에 연결된 스테이지(SRn-1; 도시하지 않음) 및 n번째 게이트 선(Gn)에 연결된 스테이지(SRn; 도시하지 않음)는 다음 및 다다음의 스테이지로부터 전달 신호(CR)를 입력받기 위하여 더미 스테이지를 두 개 형성할 수 있다.
더미 스테이지(SRn+1, SRn+2; 도시하지 않음)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 전압을 생성하여 출력하는 스테이지이다. 즉, 다른 스테이지(SR1-SRn)에서 출력된 게이트 전압은 게이트 선을 통하여 전달되면서 화소에 데이터 전압이 인가되어 화상을 표시하도록 한다. 하지만, 더미 스테이지(SRn+1, SRn+2)는 게이트 선에 연결되어 있지 않을 수도 있으며, 게이트 선과 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트 선과 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.
한편, 제3 입력단(IN3)은 이전 스테이지의 인버터 신호 출력단(IVTout)에 연결되어 이전 스테이지의 인버터 신호(IVT)를 인가 받는데, 첫번째 스테이지는 이전 스테이지가 존재하지 않으므로 이에 대응하는 신호를 별도로 생성하여 입력시키거나 더미 스테이지(SRn+1, SRn+2; 도시하지 않음)에서 이와 타이밍이 적합한 신호를 생성하도록 하여 이를 전달받을 수도 있다. 즉, 해당 스테이지에서 게이트 온 전압이 인가되는 1H 구간에서는 저전압(VSS1 또는 VSS2)이 인가되는 타이밍을 가지는 신호를 출력 제어 신호(OCS)라 한다.
클록 입력단(CK)에는 클록 신호가 인가되는데, 다수의 스테이지 중 홀수번째 스테이지의 클록 입력단(CK)에는 제1 클록 신호(CKV)이 인가되고, 짝수번째 스테이지의 클록 입력단(CK)에는 제2 클록 신호(CKVB)이 인가된다. 제1 클록 신호(CKV)와 제2 클록 신호(CKVB)는 서로 위상이 반대되는 클록 신호이다.
제1 전압 입력단(Vin1)에는 게이트 오프 전압에 해당하는 제1 저전압(VSS1)이 인가되며, 제2 전압 입력단(Vin2)에는 제1 저전압(VSS1)보다 낮은 제2 저전압(VSS2)이 인가된다. 제1 저전압(VSS1) 및 제2 저전압(VSS2)의 전압값은 실시 예에 따라 다양할 수 있는데, 본 실시 예에서는 제1 저전압(VSS1)값으로 -6V를 사용하며, 제2 저전압(VSS2)값으로 -10V를 사용한다. 즉, 제2 저전압(VSS2)이 제1 저전압(VSS1)보다 더 낮은 전압을 사용한다.
게이트 구동부(500)의 동작을 살펴보면 아래와 같다.
먼저, 제1 스테이지(SR1)는 클록 입력단(CK)를 통해 제1 클록 신호(CKV)를 입력 받는다. 그리고, 제1 스테이지(SR1)는 제1 입력단(IN1)를 통해 스캔 개시 신호(STVP)를 입력 받고, 제1 및 제2 전압 입력단(Vin1, Vin2)으로 제1 및 제2 저전압(VSS1, VSS2)을 입력 받는다. 또한, 제1 스테이지(SR1)는 제2 입력단(IN2)를 통해 제2 스테이지(SR2)로부터 제공되는 전달 신호(CR)를 입력 받고, 제3 입력단(IN3)를 통해 출력 제어 신호(OCS)를 입력 받는다.
그러면, 제1 스테이지(SR1)는 입력 받은 신호들(CKV, STVP, VSS1, VSS2, CR, OCS)에 따라, 첫 번째 게이트 라인(G1)으로 게이트 전압 출력단(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 제1 스테이지(SR1)의 전달 신호 출력단(CRout)에서는 전달 신호(CR)를 출력하여 제2 스테이지(SR2)의 제1 입력단(IN1)으로 전달하며, 인버터 신호 출력단(IVTout)에서는 인버터 신호(IVT)를 제2 스테이지(SR2)의 제3 입력단(IN3)으로 전달한다.
제2 스테이지(SR2)는 클록 입력단(CK)를 통해 제2 클록 신호(CKVB)를 입력 받는다. 그리고, 제2 스테이지(SR2)는 제1 입력단(IN1)를 통해 제1 스테이지(SR1)의 전달 신호(CR)를 입력 받고, 제1 및 제2 전압 입력단(Vin1, Vin2)으로 제1 및 제2 저전압(VSS1, VSS2)을 입력 받는다. 또한, 제2 스테이지(SR2)는 제2 입력단(IN2)를 통해 제3 스테이지(SR3)로부터 각각 제공되는 전달 신호(CR)를 입력 받고, 제3 입력단(IN3)를 통해 제1 스테이지(SR1)로부터 제공되는 인버터 신호(IVT)를 입력 받는다.
그러면, 제2 스테이지(SR2)는 입력 받은 신호들(CKVB, STVP, VSS1, VSS2, CR, IVT)에 따라, 두 번째 게이트 라인(G2)으로 게이트 전압 출력단(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 제2 스테이지(SR2)의 전달 신호 출력단(CRout)에서는 전달 신호(CR)를 출력하여 제3 스테이지(SR3)의 제1 입력단(IN1) 및 제1 스테이지(SR1)의 제2 입력단(IN2)으로 전달하며, 인버터 신호 출력단(IVTout)에서는 인버터 신호(IVT)를 제3 스테이지(SR3)의 제3 입력단(IN3)으로 전달한다.
한편, 제3 스테이지(SR3)는 클록 입력단(CK)를 통해 외부로부터 제공되는 제1 클록 신호(CKV)를 입력 받고, 제1 입력단(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력단(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 제2 입력단(IN2)를 통해 제4 스테이지(SR4)로부터 제공되는 전달 신호(CR)를, 그리고 제3 입력단(IN3)를 통해 제2 스테이지(SR2)로부터 제공되는 인버터 신호(IVT)를 입력 받아 세 번째 게이트 라인으로 게이트 전압 출력단(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력단(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력단(IN1) 및 제2 스테이지(SR2)의 제2 입력단(IN2)로 전달하며, 인버터 신호 출력단(IVTout)에서는 인버터 신호(IVT)를 제4 스테이지(SR4)의 제3 입력단(IN3)로 전달한다.
한편, 제3 스테이지(SR3)는 클록 입력단(CK)를 통해 제1 클록 신호(CKV)를 입력 받는다. 그리고, 제3 스테이지(SR3)는 제1 입력단(IN1)를 통해 제2 스테이지(SR2)의 전달 신호(CR)를 입력 받고, 제1 및 제2 전압 입력단(Vin1, Vin2)으로 제1 및 제2 저전압(VSS1, VSS2)을 입력 받는다. 또한, 제3 스테이지(SR3)는 제2 입력단(IN2)를 통해 제4 스테이지(SR4)로부터 제공되는 전달 신호(CR)를 입력 받고, 제3 입력단(IN3)를 통해 제2 스테이지(SR2)로부터 제공되는 인버터 신호(IVT)를 입력 받는다.
그러면, 제3 스테이지(SR3)는 입력 받은 신호들(CKV, STVP, VSS1, VSS2, CR, IVT)에 따라, 세 번째 게이트 라인(G3)으로 게이트 전압 출력단(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 제3 스테이지(SR3)의 전달 신호 출력단(CRout)에서는 전달 신호(CR)를 출력하여 제4 스테이지(SR4)의 제1 입력단(IN1) 및 제2 스테이지(SR2)의 제2 입력단(IN2)으로 전달하며, 인버터 신호 출력단(IVTout)에서는 인버터 신호(IVT)를 제4 스테이지(SR4)의 제3 입력단(IN3)으로 전달한다.
상기와 같은 동일 방법으로, n번째 스테이지(SRn)는 클록 입력단(CK)를 통해 외부로부터 제공되는 제2 클록 신호(CKVB)를 입력 받고, 제1 입력단(IN1)를 통해 제n-1 스테이지(SR2)의 전달 신호(CR)를, 제1 및 제2 전압 입력단(Vin1, Vin2)에는 제1 및 제2 저전압(VSS1, VSS2)을, 제2 및 제3 입력단(IN2)를 통해 제n+1 스테이지(SRn+1; 더미 스테이지)로부터 각각 제공되는 전달 신호(CR)를, 그리고 제3 입력단(IN3)를 통해 제n-1 스테이지(SRn-1)로부터 제공되는 인버터 신호(IVT)를 입력 받아 n번째 게이트 라인으로 게이트 전압 출력단(OUT)를 통하여 게이트 온 전압을 출력한다. 또한, 전달 신호 출력단(CRout)에서는 전달 신호(CR)를 출력하여 제n+1 스테이지(SRn+1; 더미 스테이지)의 제1 입력단(IN1) 및 제n-1 스테이지(SRn-1)의 제2 입력단(IN2)로 전달하며, 인버터 신호 출력단(IVTout)에서는 인버터 신호(IVT)를 제n+1 스테이지(SRn+1; 더미 스테이지)로 전달 한다.
도 2를 통하여 전체적인 게이트 구동부(500)의 스테이지(SR) 연결 구조에 대하여 살펴보았다. 이하에서는 도 3을 통하여 하나의 게이트 선에 연결된 게이트 구동부의 스테이지의 구조를 좀 더 상세하게 살펴본다.
도 3은 도 2의 실시 예에 따른 게이트 구동부(500) 중 하나의 스테이지를 확대하여 도시한 회로도이다.
본 실시 예에 따른 게이트 구동부(500)의 각 스테이지(SR)는 입력부(511), 인버터부(512), 전달 신호 생성부(513), 출력부(514), 노이즈 제거부(515) 및 풀다운부(516)를 포함한다.
먼저, 입력부(511)는 하나의 트랜지스터(제4 트랜지스터(Tr4))를 포함한다. 제4 트랜지스터(Tr4)의 입력단 및 제1 제어단은 제1 입력단(IN1)에 공통 연결(다이오드 연결)되어 있다. 그리고 제4 트랜지스터(Tr4)의 제2 제어단은 제1 전압 입력단(Vin1) 또는 제2 전압 입력단(Vin2)에 연결되어 있고, 출력단은 Q 접점(이하 제1 노드라고도 함)과 연결되어 있다. 이때, 제4 트랜지스터(Tr4)는 더블 게이트(double gate)를 가지는 박막 트랜지스터를 포함하고, 제1 제어단은 바텀 게이트(bottom gate), 제2 제어단은 탑 게이트(top gate)를 포함한다. 입력부(511)는 제1 입력단(IN1)로 하이 전압이 인가되는 경우 이를 Q 접점으로 전달하는 역할을 수행한다.
인버터부(512)는 4 개의 트랜지스터(제12 트랜지스터(Tr12), 제7 트랜지스터(Tr7), 제8 트랜지스터(Tr8) 및 제13 트랜지스터(Tr13))를 포함한다.
먼저, 제12 트랜지스터(Tr12)는 다이오드 연결되어 제어단이 연결된 일단(입력단)은 클록 입력단(CK)과 연결되어 있으며, 타단(출력단)은 제7 트랜지스터(Tr7)의 제어단 및 제13 트랜지스터(Tr13)의 입력단과 연결되어 있다.
제7 트랜지스터(Tr7)는 제어단이 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 입력단은 클록 입력단(CK)과 연결되어 있고, 출력단은 I 접점(인버터 노드 또는 제2 노드라고도 함)과 연결되어 있다.
제8 트랜지스터(Tr8)는 제어단은 본단 스테이지의 전달 신호 출력단(CRout)와 연결되어 있으며, 입력단은 I 접점과 연결되고, 출력단은 제2 전압 입력단(Vin2)과 연결되어 있다.
제13 트랜지스터(Tr13)는 입력단이 제12 트랜지스터(Tr12)의 출력단과 연결되어 있으며, 제어단은 본단 스테이지의 전달 신호 출력단(CRout)와 연결되어 있으며, 출력단은 제2 전압 입력단(Vin2)과 연결되어 있다.
이상과 같은 연결에 의하여 클록 신호로 하이 신호가 인가되면, 제12 및 제7 트랜지스터(Tr12, Tr7)에 의하여 각각 제8 및 제13 트랜지스터(Tr8, Tr13)의 입력단으로 전달되어 I 접점이 하이 전압을 가지며, 전달된 하이 신호는 본단 스테이지의 전달 신호 출력단(CRout)에서 전달 신호(CR)가 출력되면 I 접점의 전압을 제2 저전압(VSS2)으로 낮춘다. 그 결과 인버터부(512)의 I 접점은 본단 스테이지의 전달 신호(CR) 및 게이트 온 전압과 반대의 전압 레벨을 가진다.
전달 신호 생성부(513)는 하나의 트랜지스터(제15 트랜지스터(Tr15))를 포함한다. 제15 트랜지스터(Tr15)의 입력단에는 클록 입력단(CK)가 연결되어 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)가 입력되고, 제어단은 상기 입력부(511)의 출력, 즉 Q 접점에 연결되고, 출력단은 전달 신호(CR)를 출력하는 전달 신호 출력단(CRout)와 연결되어 있다. 여기서 제어단과 출력단 사이에는 기생 커패시터(도시하지 않음)가 형성되어 있을 수 있다. 제15 트랜지스터(Tr15)의 출력단은 전달 신호 출력단(CRout), 뿐만 아니라 노이즈 제거부(515) 및 풀다운부(516)와 연결되어 제2 저전압(VSS2)을 인가 받는다. 그 결과 전달 신호(CR)의 로우(low)일 때의 전압값은 제2 저전압(VSS2)값을 가진다.
출력부(514)는 하나의 트랜지스터(제1 트랜지스터(Tr1)) 및 하나의 커패시터(제1 커패시터(C1))를 포함한다. 제1 트랜지스터(Tr1)의 제어단은 Q 접점에 연결되고, 입력단은 클록 입력단(CK)를 통하여 제1 클록 신호(CKV) 또는 제2 클록 신호(CKVB)를 입력 받는다. 그리고, 제1 트랜지스터(Tr1)의 제어단과 출력단 사이에는 제1 커패시터(C1)가 형성되고, 출력단은 게이트 전압 출력단(OUT)와 연결되어 있다. 또한, 제1 트랜지스터(Tr1)의 출력단은 노이즈 제거부(515) 및 풀다운부(516)와 연결되어 있고, 노이즈 제거부(515) 및 풀다운부(516)를 통하여 제1 전압 입력단(Vin1)과 연결되어 있다. 그 결과 게이트 오프 전압의 전압값은 제1 저전압(VSS1)값을 가진다.
이와 같은 출력부(514)는 Q 접점에서의 전압 및 상기 제1 클록 신호(CKV)에 따라 게이트 전압을 출력한다. Q 접점의 전압에 의하여 제1 트랜지스터(Tr1)의 제어단과 출력단 사이에 전압차가 발생하고 이 전압차가 제1 커패시터(C1)에 저장된 후 클록 신호에 의하여 하이 전압이 인가되면, 충전된 전압이 부스트 업 되면서 높은 전압이 게이트 온 전압으로 출력된다.
노이즈 제거부(515)는 I 접점의 출력에 의하여 제어되는 부분으로, 5 개의 트랜지스터(제3 트랜지스터(Tr3), 제10 및 제10-1 트랜지스터(Tr10, Tr10-1), 제 11 트랜지스터(Tr11) 및 제11-1 트랜지스터(Tr11-1))을 포함한다. 제3 트랜지스터(Tr3)의 제어단은 I 접점과 연결되어 있으며, 입력단은 게이트 전압 출력단(OUT)와 연결되어 있으며, 출력단은 제1 전압 입력단(Vin1)과 연결되어 있다. 제3 트랜지스터(Tr3)는 I 접점의 전압에 따라서 게이트 전압 출력단(OUT)의 전압을 제1 저전압(VSS1)으로 변경시킨다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 입력단과 출력단을 서로 연결하고 제어단이 동일한단에 연결(이하에서는 이를 간단하게 추가 연결이라 함)된 한 쌍의 트랜지스터로, 제어단은 모두 I 접점에 연결되어 있으며, 한 쌍의 트랜지스터의 입력단은 Q 접점에 연결되어 있고, 출력단은 제2 전압 입력단(Vin2)과 연결되어 있다. 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 I 접점의 전압에 따라서 Q 접점의 전압을 제2 저전압(VSS2)으로 변경시킨다. 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 I 접점 사이의 전압 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시 예에 따라서 제10 및 제10-1 트랜지스터(Tr10, Tr10-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력단과 출력단을 서로 연결하고 제어단이 동일한 I 접점에 연결되어 있을 수 있다. 제11 트랜지스터(Tr11)은 제어단이 I 접점과 연결되어 있으며, 입력단은 전달 신호 출력단(CRout)와 연결되어 있고, 출력단은 제2 전압 입력단(Vin2)과 연결되어 있다. 즉, 제11 트랜지스터(Tr11)는 I 접점의 전압에 따라서 전달 신호 출력단(CRout)의 전압을 제2 저전압(VSS2)으로 변경시킨다. 제11-1 트랜지스터(Tr11-1)은 제어단이 제3 입력단(IN3)를 통하여 이전 스테이지의 I 접점과 연결되어 있으며, 입력단은 게이트 전압 출력단(OUT)와 연결되어 있으며, 출력단은 제1 전압 입력단(Vin1)과 연결되어 있다. 제11-1 트랜지스터(Tr11-1)는 이전 스테이지의 I 접점(인버터 출력)의 전압에 따라서 게이트 전압 출력단(OUT)의 전압을 제1 저전압(VSS1)으로 변경시킨다. 여기서, 제3 트랜지스터(Tr3)는 본 단 스테이지의 인버터 출력에 의하여 게이트 전압 출력단(OUT)를 제1 저전압(VSS1)으로 변경시키는 동작을 하고, 제11-1 트랜지스터(Tr11-1)는 이전 스테이지의 인버터 출력에 의하여 게이트 전압 출력단(OUT)를 제1 저전압(VSS1)으로 변경시키는 동작을 한다.
풀다운부(516)는 다음단 전달 신호(CR)에 의하여 제어되는 부분으로 4개의 트랜지스터(제2 트랜지스터(Tr2), 제9 트랜지스터(Tr9), 제9-1 트랜지스터(Tr9-1), 제17 트랜지스터(Tr17))을 포함한다. 제2 트랜지스터(Tr2)는 제어단은 제2 입력단(IN2)에 연결되어 있으며, 입력단은 게이트 전압 출력단(OUT)와 연결되어 있으며, 출력단은 제1 전압 입력단(Vin1)과 연결되어 있다. 제2 트랜지스터(Tr2)는 다음단 전달 신호(CR)에 따라서 게이트 전압 출력단(OUT)의 전압을 제1 저전압(VSS1)으로 변경시킨다. 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 입력단과 출력단을 서로 연결하고 제어단이 동일한단에 연결, 즉, 추가 연결된 한 쌍의 트랜지스터로, 제어단은 모두 제2 입력단(IN2)에 연결되어 있으며, 한 쌍의 트랜지스터의 입력단은 Q 접점에 연결되어 있고, 출력단은 제2 전압 입력단(Vin2)과 연결되어 있다. 이상과 같이 한 쌍의 추가 연결된 트랜지스터를 사용함에 의하여 두 트랜지스터가 제2 저전압과 다음 단의 캐리 신호 간의 전압(특히, 저전압에서의 전압) 차이를 나누어 인가받도록 하여 Q 접점에서의 누설 전류가 적게 발생하도록 한다. 실시 예에 따라서 제9 및 제9-1 트랜지스터(Tr9, Tr9-1)는 3개 이상의 박막 트랜지스터가 추가 연결된 구조로 형성될 수도 있다. 이때, 추가 형성되는 트랜지스터도 입력단과 출력단을 서로 연결하고 제어단이 동일한 제2 입력단(IN2)에 연결되어 있을 수 있다. 제17 트랜지스터(Tr17)는 제어단은 제2 입력단(IN2)에 연결되어 있으며, 입력단은 전달 신호 출력단(CRout)와 연결되어 있으며, 출력단은 제2 전압 입력단(Vin2)과 연결되어 있다.
게이트 전압 및 전달 신호(CR)는 다양한 전압 값을 가질 수 있지만, 본 실시 예에서는 게이트 온 전압은 25V, 게이트 오프 전압 및 제1 저전압(VSS1)은 -5V를 가지며, 전달 신호(CR)의 하이(high) 전압은 25V, 로우(low) 전압 및 제2 저전압(VSS2)은 -10V를 가진다. 이하에서는 이상의 전압 레벨을 기초로 동작을 설명한다.
종합하면, 하나의 스테이지(SR)는 Q 접점에서의 전압에 의하여 전달 신호 생성부(513), 출력부(514)가 동작하여 전달 신호(CR)의 하이(high) 전압 및 게이트 온 전압을 출력하며, 전단 및 다음단의 전달 신호(CR)에 의하여 전달 신호(CR)는 하이(high) 전압에서 제2 저전압(VSS2)으로 낮아지며, 게이트 온 전압은 제1 저전압(VSS1)으로 낮아져 게이트 오프 전압이 된다.
이상과 같은 구조는 다음과 같은 특징을 가질 수 있다.
일반적으로 산화물 반도체를 사용하는 박막 트랜지스터는 비정질 실리콘을 사용한 박막 트랜지스터에 비하여 누설전류가 10배 이상 발생한다. 누설 전류가 발생하면, 박막 트랜지스터의 구동 특성이 저하되고 소비 전력이 증가하는 문제가 있다. 따라서, 산화물 반도체를 사용하는 박막 트랜지스터의 누설 전류 발생을 방지하여야 한다.
누설 전류와 관련하여, 제1 트랜지스터(Tr1)의 제어단과 출력단 사이에 발생하는 전압 차가 커패시터(C1)에 저장된 후, 하이 레벨의 클록 신호가 제1 트랜지스터(Tr1)의 입력단으로 인가되면, 커플링에 의해서 커패시터(C1)에 충전된 전압이 부스트 업된다. 부스트 업에 의해 Q 접점의 전압이 상승하면, Q 접점에 출력단이 연결된 제4 트랜지스터(Tr4)의 소스-드레인 간의 전압차(Vds) 및 소스-게이트 간의 전압차(Vgs)가 커지게 된다. 그러면, 소스-드레인 간의 전압차(Vds) 및 소스-게이트 간의 전압차(Vgs)가 증가함에 따라 Q 접점의 전류의 누설이 발생한다.
실시 예에 따르면, 제4 트랜지스터(Tr4)의 제2 제어단으로 음전압 값을 갖는 제1 저전압(VSS1) 또는 제2 저전압(VSS2)가 인가되므로, 제4 트랜지스터(Tr4)에서의 전류의 누설이 억제되는 효과가 있다.
또한, 제4 트랜지스터(Tr4)의 턴온되는 시간이 누적됨에 따라, 제4 트랜지스터(Tr4)가 턴온될 때 제4 트랜지스터(Tr4)를 통해 흐르는 전류의 값이 감소하게 된다. 실시 예에 따르면, 4 트랜지스터(Tr4)의 제2 제어단으로 음전압 값을 갖는 제1 저전압(VSS1) 또는 제2 저전압(VSS2)가 인가되므로, 제4 트랜지스터(Tr4)가 턴온될 때 제4 트랜지스터(Tr4)를 통해 흐르는 전류의 값의 감소가 억제되는 효과가 있다.
상기의 실시 예의 효과에 대해서는 도 10 내지 도 12를 참조하여 후술한다.
이하에서는 제4 트랜지스터(Tr4)에 대해 도 4 내지 도 9를 참조하여 상세하게 설명한다.
도 4는 일 실시 예에 따른 스테이지에 포함되는 박막 트랜지스터의 단면도이다.
본 발명의 일 실시예에 의한 박막 트랜지스터는 유리 또는 플라스틱 등과 같은 재료로 만들어진 절연 기판(110) 위에 형성되어 있는 게이트 전극(124) 및 전압 배선(126)을 포함한다.
게이트 전극(124) 및 전압 배선(126)은 저저항 금속 물질로 이루어질 수 있다. 도시는 생략하였으나, 게이트 전극(124)과 연결되는 배선이 형성될 수 있으며, 상기 배선을 통해 게이트 전극(124)에는 제1 입력단으로 인가되는 신호가 인가된다. 또한, 전압 배선(126)으로는 제1 저전압(VSS1) 또는 제2 저전압(VSS2)이 인가된다.
게이트 전극(124) 및 전압 배선(126) 위에는 게이트 절연층(140)이 형성되어 있다. 게이트 절연층(140)은 실리콘 질화물(SiNx, silicon nitride) 및 실리콘 산화물(SiOx, silicon oxide) 등과 같은 무기 절연 물질로 이루어질 수 있다. 게이트 절연층(140)은 전압 배선(126)을 일부 노출시키도록 형성된다.
게이트 절연층(140) 위에는 반도체 패턴(154)이 형성되어 있다. 반도체 패턴(154)은 게이트 전극(124)과 중첩하도록 위치한다. 반도체 패턴(154)은 산화물 반도체 물질로 이루어질 수 있고, 예를 들면, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Tin Oxide) 등으로 이루어질 수 있다.
반도체 패턴(154) 위에는 위에는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 소스 전극(173)과 드레인 전극(175)은 서로 이격되어 있다. 소스 전극(173)과 드레인 전극(175)은 저저항 금속 물질로 이루어질 수 있다. 예를 들면, 소스 전극(173) 및 드레인 전극(175)은 구리(Cu), 알루미늄(Al), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 금(Au), 백금(Pt), 팔라듐(Pd), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 및 이들의 합금 중 어느 하나 이상으로 이루어질 수 있다. 또한, 소스 전극(173) 및 드레인 전극(175)은 단일층 또는 다중층으로 이루어질 수 있다. 즉, 서로 다른 물질로 이루어진 이중층, 삼중층 등으로 이루어질 수 있다.
소스 전극(173), 드레인 전극(175), 그리고 게이트 절연막(140) 위에는 제1 보호막(180x)이 형성되어 있다. 제1 보호막(180x)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
제1 보호막(180x)의 일부분 위에는 유기 절연막(80)이 위치한다. 유기 절연막(80)의 표면은 대체로 평탄할 수 있다.
유기 절연막(80)은 접촉 구멍(186)를 가진다.
유기 절연막(80)은 전압 배선(126)에 대응하는 영역에서 제거되어 있다. 따라서, 유기 절연막(80)은 전압 배선(126)을 드러내는 접촉 구멍(186)가 형성되는 영역에는 배치되지 않는다.
유기 절연막(80) 위에는 제1 전극(131)이 형성되어 있다. 제1 전극(131)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다.
제1 전극(131)은 접촉 구멍(186)을 통해, 표시 영역 주변의 주변 영역에 위치하는 전압 배선(126)과 연결되어, 제1 저전압(VSS1) 또는 제2 저전압(VSS2)을 인가 받는다.
제1 전극(131)은 게이트 전극(124)의 상부로 연장되고, 게이트 전극(124)과 중첩하는 영역에 형성된다.
제1 전극(131) 위에는 제2 보호막(180y)이 형성되어 있다. 제2 보호막(180y)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
앞에서 설명한 바와 같이, 저전압(VSS1, VSS2)이 인가되는 전압 배선(126)과 연결된 제1 전극(131)이 박막 트랜지스터의 게이트 전극(124)의 상부에 형성된다.
따라서, 제1 전극(131)은 게이트 전극(124), 반도체 패턴(154), 상기 소스 전극(173) 및 드레인 전극(175)을 포함하는 박막 트랜지스터의 탑 게이트 전극을 포함한다.
다음으로, 도 5 내지 도 8을 참고하여, 본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판의 형성 방법을 설명한다.
도 5 내지 도 8은 도 4의 실시 예에 따른 박막 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
먼저, 도 5에 도시된 바와 같이, 유리 또는 플라스틱 등과 같은 재료로 만들어진 절연 기판(110) 위에 저저항 금속 물질을 이용하여 게이트 전극(124) 및 전압 배선(126)을 형성한다.
이어, 게이트 전극(124) 및 전압 배선(126) 위에 실리콘 질화물(SiNx, silicon nitride) 및 실리콘 산화물(SiOx, silicon oxide) 등과 같은 무기 절연 물질을 이용하여 게이트 절연층(140)을 형성한다.
이어, 게이트 절연층(140) 위에 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Tin Oxide) 등과 같은 산화물 반도체 물질을 이용하여 반도체 물질층을 형성한다. 반도체 물질층 위에는 저저항 금속 물질을 이용하여 금속 물질층을 형성하고, 금속 물질층 및 반도체 물질층을 식각하여, 반도체 패턴(154)을 형성한다.
그리고, 금속 물질층을 식각하여, 소스 전극(173) 및 드레인 전극(175)을 형성한다. 소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)의 양측에 서로 이격되도록 형성된다.
다음으로, 도 6에 도시한 바와 같이, 소스 전극(173), 드레인 전극(175) 및 게이트 절연막(140) 상부에 제1 보호막(180x)을 적층한다. 제1 보호막(180x)은 질화규소(SiNx) 또는 산화규소(SiOx) 따위의 무기 절연물 등으로 만들어질 수 있다.
다음으로, 도 7에 도시한 바와 같이, 제1 보호막(180x)의 일부분 위에, 전압 배선(126)에 대응하는 위치에 형성되어 있는 접촉 구멍(186)를 가지는 유기 절연막(80)을 형성한다. 유기 절연막(80)은 유기 물질을 포함하고, 유기 절연막(80)의 표면은 대체로 평탄할 수 있다. 유기 절연막(80)은 색필터일 수 있고, 이 경우 유기 절연막(80) 위에 덮개막(capping layer)을 더 형성할 수 있다. 접촉 구멍(186)은 게이트 절연막(140), 제1 보호막(180x) 및 유기 절연막(80) 형성 후에, 전압 배선(126)의 일부를 드러내도록 형성될 수 있다.
다음으로, 도 8에 도시한 바와 같이, 유기 절연막(80) 위에, 접촉 구멍(186)을 통해 전압 배선(126)과 접촉하고, 게이트 전극(124)의 상부로 연장되는 제1 전극(131)을 형성한다.
도 9는 다른 실시 예에 따른 스테이지에 포함되는 박막 트랜지스터의 단면도이다.
도시된 바와 같이, 도 9의 실시 예는 도 4에 도시된 박막 트랜지스터와는 달리, 유기 절연막(80)이 생략된 형태로 형성될 수 있다. 도 6에서 설명한 제1 보호막(180x) 적층 후에 유기 절연막(80) 형성 공정을 생략하고, 게이트 절연막(140) 및 제1 보호막(180x)에 전압 배선(126)의 일부를 드러내는 접촉 구멍(186)을 형성한 후, 상기 접촉 구멍(186)을 통해 전압 배선(126)과 접촉하는 제1 전극(131)을 형성함으로써, 박막 트랜지스터를 제조할 수 있다.
다음으로, 도 10 내지 도 12를 참조하여, 실시 예에 따른 박막 트랜지스터 표시판에 포함된 박막 트랜지스터가 턴온될 때 흐르는 전류의 값에 대해 설명한다.
도 10 및 도 11은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제1 전극(131)에 인가되는 전압에 따른 전류 값을 시간에 따라 도시한 그래프이고, 도 12는 본 발명의 일 실시 예에 따른 박막 트랜지스터의 제1 전극(131)에 인가되는 전압에 따른 누설 전류 값을 전압의 변화에 따라 도시한 그래프이다.
먼저, 도 10에 도시한 바와 같이, 제1 전극(131)으로 0V의 전압을 인가하는 경우, 게이트 전극(124)으로 20V의 전압을 인가하고, 소스 전극(173) 및 드레인 전극(175) 양단에 소정 전압 차이를 갖는 전압을 인가하여 시간에 따라 박막 트랜지스터를 통해 흐르는 전류를 측정한다. 이때, 소스 전극(173)에 인가되는 전압은 드레인 전극(175)에 인가되는 전압보다 큰 값을 갖는다.
초기 상태(initial)에서 박막 트랜지스터를 통해 흐르는 전류(ID)가 1의 값을 갖는다고 가정할 때, 시간에 따라(100, 200,…, 5000) 동일한 상태에서 박막 트랜지스터를 통해 흐르는 전류(ID)는 1보다 작은 값으로 감소한다.
또한, 소스 전극(173)에 인가되는 전압과 드레인 전극(175)에 인가되는 전압을 반대로 인가(reverse)하여 박막 트랜지스터를 통해 흐르는 전류(ID)를 측정하는 경우, 박막 트랜지스터를 통해 흐르는 전류(ID)는 약 0.62의 값을 가진다.
이에 비해, 도 11에 도시한 바와 같이, 제1 전극(131)으로 -30V의 전압을 인가하는 경우, 게이트 전극(124)으로 20V의 전압을 인가하고, 소스 전극(173) 및 드레인 전극(175) 양단에 소정 전압 차이를 갖는 전압을 인가하여 시간에 따라 박막 트랜지스터를 통해 흐르는 전류를 측정한다. 이때, 소스 전극(173)에 인가되는 전압은 드레인 전극(175)에 인가되는 전압보다 큰 값을 갖는다.
초기 상태(initial)에서 박막 트랜지스터를 통해 흐르는 전류(ID)가 1의 값을 갖는다고 가정할 때, 시간에 따라(100, 200,…, 5000) 동일한 상태에서 박막 트랜지스터를 통해 흐르는 전류(ID)는 1보다 작은 값으로 감소한다.
또한, 소스 전극(173)에 인가되는 전압과 드레인 전극(175)에 인가되는 전압을 반대로 인가(reverse)하여 박막 트랜지스터를 통해 흐르는 전류(ID)를 측정하는 경우, 박막 트랜지스터를 통해 흐르는 전류(ID)는 약 0.92의 값을 가진다.
따라서, 도 10과 도 11의 실험 값을 비교해 보면, 실시 예에 따라 제1 전극(131)으로 음전압인 -30V를 인가하는 경우, 박막 트랜지스터가 턴온될 때 흐르는 전류(ID) 값의 감소가 억제되는 효과가 있다.
다음으로 도 12을 참조하면, 게이트 전극(124)로 인가되는 전압이 증가할 때, 박막 트랜지스터를 통해 흐르는 전류(ID)를 측정하면, 제1 전극(131)으로 인가하는 전압이 음 방향으로 증가할수록, 박막 트랜지스터를 통해 흐르는 누설 전류는 그 값이 감소하게 된다. 도시된 바와 같이, 게이트 전극(124)로 0V의 전압을 인가하는 경우, 제1 전극(131)으로 인가하는 전압이 0V일 때 측정된 누설 전류의 값보다 -30V일 때 측정된 누설 전류의 값이 더 작다. 따라서, 실시 예는 박막 트랜지스터 양단을 흐르는 누설 전류의 감소시키는 효과가 있다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판 124: 게이트 전극
126: 전압 배선 131: 제1 전극
140: 게이트 절연막 154: 반도체 패턴
173: 소스 전극 175: 드레인 전극
180x: 제1 보호막 180y: 제2 보호막
186: 접촉 구멍 80: 유기 절연막

Claims (15)

  1. 기판;
    상기 기판 위에 위치하는 제1 게이트 전극;
    상기 기판상에 위치하는 전압 배선;
    상기 제1 게이트 전극 및 상기 전압 배선 위에 위치하는 게이트 절연막;
    상기 게이트 절연막 위에 위치하며, 산화물 반도체 물질로 이루어지는 반도체 패턴;
    상기 반도체 패턴 위에 서로 이격되어 형성되는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위에 위치하는 제1 보호막; 및
    상기 제1 보호막 위에 위치하고, 상기 전압 배선과 연결되어 있는 제1 전극;
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 보호막의 상기 제1 게이트 전극과 중첩하는 영역에 형성되는 박막 트랜지스터 표시판.
  3. 제2 항에 있어서,
    상기 제1 전극은 상기 제1 게이트 전극, 상기 반도체 패턴, 상기 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터의 제2 게이트 전극을 포함하는 박막 트랜지스터 표시판.
  4. 제3 항에 있어서,
    상기 제1 전극 위에 위치하는 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  5. 제4 항에 있어서,
    상기 제1 보호막과 상기 제2 보호막은 무기물을 포함하는 박막 트랜지스터 표시판.
  6. 제5 항에 있어서,
    상기 제1 보호막과 상기 제1 전극 사이에 위치하는 유기막을 더 포함하고,
    상기 유기막은 상기 전극 배선에 대응하는 영역에는 위치하지 않는 박막 트랜지스터 표시판.
  7. 제1 항에 있어서,
    상기 전극 배선으로 음전압이 인가되는 박막 트랜지스터 표시판.
  8. 기판 위에, 제1 게이트 전극 및 전압 배선을 형성하는 단계;
    상기 제1 게이트 전극 및 상기 전압 배선 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 위에 산화물 반도체 물질로 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 위에 소스 전극 및 드레인 전극을 서로 이격하여 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 위에 제1 보호막을 형성하는 단계; 및
    상기 제1 보호막의 위에 상기 전압 배선과 연결되는 제1 전극을 형성하는 단계;
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 전극을 형성하는 단계는,
    상기 제1 전극을 상기 제1 보호막의 상기 제1 게이트 전극과 중첩하는 영역에 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 보호막과 상기 제1 전극 사이에 유기막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  11. 제10 항에 있어서,
    상기 유기막을 형성하는 단계는,
    상기 전압 배선에 대응하는 영역을 제외한 영역에 상기 유기막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제9 항에 있어서,
    상기 제1 전극 위에 제2 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 보호막과 상기 제2 보호막은 무기물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제8 항에 있어서,
    상기 게이트 절연막 및 상기 제1 보호막에 상기 전압 배선의 일부를 드러내는 접촉 구멍을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 전극을 형성하는 단계는,
    상기 접촉 구멍을 통해 상기 전압 배선과 접촉하도록 상기 제1 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
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