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KR20160057545A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

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KR20160057545A
KR20160057545A KR1020140158039A KR20140158039A KR20160057545A KR 20160057545 A KR20160057545 A KR 20160057545A KR 1020140158039 A KR1020140158039 A KR 1020140158039A KR 20140158039 A KR20140158039 A KR 20140158039A KR 20160057545 A KR20160057545 A KR 20160057545A
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silicide
pattern
forming
insulating layer
opening
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김영석
임한진
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Abstract

폴리실리콘 패턴 물질(미도시)이 기판, 제2 절연층, 및 비트라인 구조체 상에 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition)와 같은 공정으로 증착될 수 있다. 예시적인 실시예에서, 폴리실리콘 패턴이 폴리실리콘 패턴 물질 상의 마스크 패턴을 식각 마스크로 사용하는 건식 식각 공정을 통하여 제공될 수 있다. 폴리실리콘 패턴에는 불순물이 도핑될 수 있다. 불순물은 인(P) 또는 비소(As)일 수 있다. 예시적인 실시예에서, 폴리실리콘 패턴은 보이드(void) 및 심(seam) 결함(들)을 포함할 수 있다. 이러한 실시예에서, 폴리실리콘 패턴에 제1 파장의 레이저가 조사될 수 있다.

Description

반도체 장치 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 레이저를 이용하는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치는 전자 산업에서 중요한 요소로 각광을 받고 있다. 반도체 기억 장치는 논리 데이터들을 저장하고, 그리고 저장된 데이터들을 판독할 수 있는 반도체 장치이다. 반도체 기억 장치는 휘발성 기억 장치 및 비휘발성 기억 장치로 구분될 수 있다. 휘발성 기억 장치는 전원 공급이 중단되는 경우에는 저장된 데이터들을 모두 잃어버리며, 디램(DRAM) 장치 또는 에스램(SRAM) 장치는 대표적인 휘발성 기억 장치들이다. 비휘발성 기억 장치는 전원 공급이 중단되는 경우에도 저장된 데이터들을 간직한다. 플래시(flash) 기억 장치는 대표적인 비휘발성 기억 장치라고 할 수 있다.
전자 산업이 고도로 발전함에 따라, 고용량의 반도체 기억 장치가 요구되고 있다. 이에 따라, 반도체 기억 장치의 고집적화 경향이 심화하고 있다. 하지만, 여러 문제점들이 야기되어 고집적화된 반도체 기억 장치의 구현이 점점 어려워지고 있다.
본 발명이 해결하고자 하는 과제는 고집적화된 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 반도체 장치 제조 방법에 관한 것이다. 본 발명의 실시예에 따르면, 기판을 제공하는 단계, 상기 기판 상에 절연층을 형성하는 단계, 상기 절연층에 상기 기판을 노출하는 개구부를 형성하는 단계, 상기 개구부 하부에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴에 레이저를 조사하는 단계, 상기 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계, 상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계를 포함하는 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 폴리실리콘 패턴은 인 또는 비소의 불순물을 포함하는 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 개구부는 홀 또는 그루브인 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 소스 영역 및 드레인 영역을 갖는 트랜지스터를 포함하는 기판을 제공하는 단계, 상기 기판 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층에 상기 기판을 노출하는 제1 개구부를 형성하는 단계, 상기 제1 개구부 내에 제1 콘택을 형성하는 단계, 상기 제1 콘택 및 상기 제1 절연층 상에 비트 라인을 형성하는 단계, 상기 제1 콘택 및 상기 비트 라인을 덮는 제2 절연층을 형성하는 단계, 상기 제1 절연층 및 상기 제2 절연층을 관통하여 드레인을 노출하는 제2 개구부를 형성하는 단계, 상기 제2 개구부 하부에 폴리실리콘 패턴을 형성하는 단계, 상기 폴리실리콘 패턴에 레이저를 조사하는 단계, 상기 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계, 상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계, 및 상기 금속 패턴 상에 정보 저장 요소를 형성하는 단계를 포함하는 반도체 소자 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.
일 실시예에 따르면, 상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법이 제공될 수 있다.
본 발명의 실시예들에 따르면, 저항이 감소된 콘택 플러그가 제공될 수 있다. 따라서 고집적화에 최적화된 반도체 장치의 제조 방법이 제공될 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 콘택 또는 이와 유사한 것들의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 7 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 단면도들로서, 도 6의 A-A' 및 B-B' 대응하는 도면들이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 19는 본 발명에 따른 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 장치에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 장치가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막(또는 제 1 층)으로 언급된 것이 다른 실시예에서는 제 2 막(또는 제 2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1 내지 도 5는 본 발명의 개념에 따른 콘택 또는 이와 유사한 것들의 제조 방법을 설명하기 위한 단면도들이다. 도 1을 참조하여, 기판(10)이 제공된다. 기판(10)은 반도체 기판일 수 있다. 일 예로, 기판(10)은 실리콘(Si) 또는 게르마늄(Ge)중에서 선택된 적어도 하나를 포함할 수 있다. 기판(10)은 제1 도전형, 예를 들면 P형, 을 가질 수 있다.
기판(10) 상에 절연층(20)이 형성될 수 있다. 절연층(20)은 단일층(single-layer) 또는 복수층(multi-layer)일 수 있다. 절연층(20)은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 또는 물리적 기상 증착(Physical Vapor Deposition : PVD)으로 형성될 수 있다. 절연층(20)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
마스크 패턴(미도시)이 절연층(20) 상에 형성될 수 있다. 마스크 패턴(미도시)을 식각 마스크로 사용하여, 절연층(20)을 패터닝하여 절연층(20)을 관통하는 개구부(21)가 형성될 수 있다. 식각 공정은 화학적 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 개구부(21)는 기판(10)을 노출할 수 있다. 개구부(21)는 홀 또는 그루브일 수 있다.
도 2를 참조하여, 폴리실리콘막(미도시)이 예를 들면, CVD 또는 PVD와 같은 공정으로 형성될 수 있다. 예시적인 실시예에서, 폴리실리콘막을 리세스하여, 개구부(21)의 하부에 폴리실리콘 패턴(32)이 형성될 수 있다. 폴리실리콘 패턴(32)에는 제2 도전형의 불순물이 도핑될 수 있다. 제2 도전형의 불순물은 인(P) 또는 비소(As)일 수 있다. 폴리실리콘 패턴(32)은 보이드(void) 및/또는 심(seam)과 같은 결함(33)을 포함할 수 있다.
도 3을 참조하여, 폴리실리콘 패턴(32)에 레이저(40)가 조사될 수 있다. 레이저는 Yb:YAG(Ytterbium:Yttrium-Aluminum-Garnet)(λ=511 nm) 또는 Nd:YAG(Neodymium:Yttrium- Aluminum-Garnet)(λ=532 nm)일 수 있다. 예시적인 실시예에서, 레이저는 20 ns 내지 800 ns 동안 조사될 수 있다. 레이저 조사 후, 폴리실리콘 패턴(32) 내의 보이드 및 심과 같은 결함(33)이 제거될 수 있다.
도 4를 참조하여, 실리사이드 패턴(34)이 형성될 수 있다. 실리사이드 패턴(34)은 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi2), 백금 실리사이드(PtSi), 또는 몰리브덴 실리사이드(MoSi2)를 포함할 수 있다. 예시적인 실시예에서, 실리사이드 패턴(34)은 코발트 실리사이드일 수 있다. 실리사이드 패턴(34)은 폴리실리콘 패턴(32)의 상부에 접할 수 있다. 실리사이드 패턴(34)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드, 또는 몰리브덴 실리사이드와 같은 금속막을 증착하고, 열처리 하여 형성될 수 있다. 미반응된 금속막은 습식 식각 공정으로 제거될 수 있다.
도 5를 참조하여, 금속막(미도시)이 증착될 수 있다. 금속막(미도시)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 질화티타늄(TiN), 코발트(Co), 또는 니켈(Ni) 중의 어느 하나를 포함할 수 있다. 본 발명의 실시예에서, 금속막(미도시)은 W일 수 있다. 또한, 베리어막(미도시)이 금속막의 형성 전에 형성될 수 있다. 베리어막은 TiN일 수 있다. 절연층(20)의 상부면이 노출되도록 금속막 및 베리어막을 평탄화하여, 금속 패턴(36)이 형성될 수 있다. 평탄화 공정은 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing: CMP)일 수 있다. 이에 따라, 콘택(30)이 형성될 수 있다. 콘택(30)은 폴리실리콘 패턴(32), 실리사이드 패턴(34), 및 금속 패턴(36)을 포함할 수 있다.
도 6은 본 발명 반도체 장치의 예시적인 실시예의 평면도이다. 도 7 내지 도 16은 도 6에 표시된 A-A' 선, B-B' 선에 따른 단면도들이다.
도 6 및 도 7을 참조하여, 기판(100)이 제공된다. 기판(100)은 반도체 물질을 포함할 수 있다. 일 예로, 기판(100)은 실리콘(Si) 또는 게르마늄(Ge)중에서 선택된 적어도 하나를 포함할 수 있다. 기판(100)은 제1 도전형, 예를 들면 P형, 을 가질 수 있다.
소자 분리막(102)이 기판(100) 내에 제공되어, 활성 영역(104)을 정의할 수 있다. 소자 분리막(102)은 쉘로우 트렌치 소자 분리막(Shallow Trench Isolation : STI)일 수 있으나, 이에 한정되는 것은 아니다. 소자 분리막(102)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리막(102)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride) 또는 실리콘 산화 질화물(silicon oxynitride) 중에서 선택된 적어도 하나를 포함할 수 있다.
기판(100) 내에 게이트 전극(WL)이 제공될 수 있다. 게이트 전극(WL)의 상부면의 레벨(level)은 기판(100)의 상부면의 레벨보다 낮을 수 있다. 즉, 게이트 전극(WL)은 트렌치(112) 내에 매립된 형태일 수 있다. 게이트 전극(WL)은 평면적 관점에서 제 1 방향(y 방향)으로 연장되어 활성 영역(104) 및 소자 분리막(102)을 가로지르는 라인(line) 형태의 트렌치(112) 내에 제공되는 워드라인 일 수 있다. 본 발명의 일 실시예에 따르면, 한 쌍의 게이트 전극들(WL)이 활성 영역(104)을 가로지를 수 있다. 게이트 전극(WL)은 도전성 물질을 포함할 수 있다. 예컨대, 게이트 전극(WL)은 도핑된 반도체(doped semiconductor), 도전성 금속 질화물(예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 또는 텅스텐 질화물(WN) 등) 또는 금속(예를 들어, 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 텅스텐(W) 또는 탄탈륨(Ta) 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
게이트 전극(WL)과 트렌치(112)의 내면 사이에 게이트 절연막(114)이 배치될 수 있다. 게이트 절연막(114)은 산화물(oxide), 질화물(nitride), 산화 질화물(oxinitride) 또는 고유전(high-k) 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 질화물의 유전 상수에 비하여 높은 유전 상수를 갖는 절연 물질일 수 있다. 예컨대, 고유전 물질은 산화 하프늄(hafnium oxide) 또는 산화 알루미늄(aluminum oxide) 등과 같은 절연성 금속 산화물 중에서 선택된 적어도 하나일 수 있다. 본 발명의 일 실시예에 따르면, 게이트 절연막(114)의 단면은 U-자 형태일 수 있다.
게이트 전극(WL) 상에 게이트 캡핑 패턴(116)이 배치될 수 있다. 게이트 캡핑 패턴(116)은 트렌치(112)의 일부를 채울 수 있다. 게이트 캡핑 패턴(116)은 절연 물질을 포함할 수 있다. 예컨대, 게이트 캡핑 패턴(116)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
게이트 전극(WL) 양측의 활성 영역(104) 내에 불순물 영역들이 배치될 수 있다. 불순물 영역들은 소스/드레인 영역들(S/D)일 수 있다. 본 발명의 일 실시예에 따르면, 활성 영역(104) 내에 소스 영역(S) 및 한 쌍의 드레인 영역들(D)이 배치될 수 있다. 소스 영역(S)은 한 쌍의 게이트 전극들(WL) 사이의 활성 영역(104) 내에 배치될 수 있다. 한 쌍의 드레인 영역들(D) 사이에 한 쌍의 게이트 전극들(WL) 및 소스 영역(S)이 배치될 수 있다.
불순물 영역들(S/D)의 하부면은 활성 영역(104)의 상부면으로부터 소정의 깊이에 위치할 수 있다. 불순물 영역들(S/D)은 트렌치(112)의 측벽에 접할 수 있다. 불순물 영역들(S/D)은 제2 도전형의 불순물로 도핑된 영역을 포함할 수 있다. 예컨대, 제2 도전형의 불순물은 인(P) 또는 붕소(B)를 포함할 수 있다. 본 발명의 일 실시예에 따르면, 불순물 영역들(S/D)의 하부면은 트렌치(112)의 바닥면보다 높을 수 있다.
기판(100) 상에 식각 정지층(118)이 증착될 수 있다. 증착 공정은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 또는 물리적 기상 증착(Physical Vapor Deposition : PVD) 공정을 포함할 수 있다. 식각 정지층(118)은 산화물, 질화물, 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 식각 정지층(118) 상에 제1 절연층(120)이 증착될 수 있다. 제1 절연층(120)은 단일층(single-layer) 또는 복수층(multi-layer)일 수 있다. 제1 절연층(120)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제1 절연층(120)은 식각 정지층(118)과 식각 선택비가 높은 물질을 포함할 수 있다.
도 8을 참조하여, 마스크 패턴(미도시)이 제1 절연층(120) 상에 형성될 수 있다. 마스크 패턴(미도시)은 식각 마스크로 사용하여, 제1 절연층(120)을 패터닝하여 제1 절연층(120) 및 식각 정지층(118)을 관통하는 제1 개구부(121)가 형성될 수 있다. 식각 공정은 화학적 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 제1 개구부(121)는 소스 영역(S)을 노출할 수 있다.
제1 도전막(122)이 CVD 또는 PVD와 같은 공정을 통하여 증착될 수 있다. 제1 도전막(122)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 도전막(122)은 도핑된 반도체 물질(예를 들어, 다결정 실리콘(polysilicon)), 금속-반도체 화합물(예를 들어, 텅스텐 실리사이드 (WSi2)), 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 또는 텅스텐 질화물 등) 또는 금속(예를 들어, 티타늄, 텅스텐 또는 탄탈륨 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 제1 도전막(122)은 도핑된 다결정 실리콘일 수 있다.
도 9를 참조하여, 제1 도전막(122)은 리세스되어, 제1 개구부(121) 내에 제1 콘택(124)이 형성될 수 있다. 제1 콘택(124)은 제1 절연층(120)의 상부면보다 낮은 레벨을 가질 수 있다. 제1 콘택(124)은 게이트 전극들(WL) 사이의 활성 영역(104)에 전기적으로 연결될 수 있다. 일 예로, 제1 콘택(124)은 소스 영역(S)과 접하도록 배치될 수 있다.
도 10을 참조하여, 제2 도전막(126) 및 캐핑막(128)이 CVD 또는 PVD와 같은 공정으로 제1 절연층(120) 및 제1 콘택(124) 상에 증착될 수 있다. 제2 도전막(126)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 틴탈륨 질화물 또는 텅스텐 질화물 등) 및 금속(예를 들어, 루테늄, 이리듐, 티타늄, 텅스텐 또는 탄탈륨 등) 중의 적어도 하나를 포함할 수 있다. 캐핑막(128)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
도 11을 참고하여, 캐핑막(128) 상의 마스크 패턴(미도시)을 식각 마스크로 사용하는 건식 식각 공정을 통하여 비트 라인(BL)이 제2 도전막(126) 및 캐핑막(128)을 패터닝하여 형성될 수 있다. 비트 라인(BL)은 도전 패턴(127) 및 캐핑 패턴(129)을 포함할 수 있다. 도전 패턴(127)은 제1 개구부(121) 내로 연장되어 제1 콘택(124)과 접촉될 수 있다. 비트 라인(BL)은 평면적 관점에서 게이트 전극(WL)이 연장되는 방향과 교차하는 제2 방향(x 방향)으로 연장되는 라인 형태일 수 있다.
비트 라인(BL) 및 제1 절연층(120) 상에 제2 절연층(130)이 CVD 또는 PVD와 같은 공정으로 증착될 수 있다. 제2 절연층(130)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제2 절연층(130)이 비트 라인(BL)의 상부면이 노출되도록 평탄화될 수 있다. 예시적인 실시예에서, 평탄화 공정은 화학적 기계적 평탄화 공정(Chemical Mechanical Polishing: CMP)일 수 있다. 그러한 예시적인 실시예에서, 제2 절연층(130)은 단일층 또는 복수층일 수 있다.
도 12를 참조하면, 마스크 패턴(미도시)이 제2 절연층(130) 상에 형성될 수 있다. 마스크 패턴(미도시)은 식각 마스크로 사용될 수 있다. 제2 절연층(130)이 패터닝되어 제2 절연층(130), 제1 절연층(120), 및 식각 정지층(118)을 관통하는 제2 개구부(131)가 형성될 수 있다. 제2 개구부(131)는 드레인 영역(D)을 노출할 수 있다.
폴리실리콘막(미도시)이 CVD 또는 PVD와 같은 공정으로 증착될 수 있다. 예시적인 실시예에서, 폴리실리콘막을 리세스하여, 제2 개구부(131)의 하부에 폴리실리콘 패턴(142)이 형성될 수 있다. 폴리실리콘 패턴(142)에는 제2 도전형의 불순물이 도핑될 수 있다. 제2 도전형의 불순물은 인(P) 또는 비소(As)일 수 있다. 예시적인 실시예에서, 폴리실리콘 패턴(142)은 보이드(void) 및 심(seam)과 같은 결함(143)을 포함할 수 있다.
도 13을 참조하여, 폴리실리콘 패턴(142)에 레이저(148)가 조사될 수 있다. 레이저는 Yb:YAG(Ytterbium:Yttrium-Aluminum-Garnet)(λ=511 nm) 또는 Nd:YAG(Neodymium:Yttrium- Aluminum-Garnet)(λ=532 nm)일 수 있다. 예시적인 실시예에서, 레이저는 20 ns 내지 800 ns 동안 조사될 수 있다. 레이저 조사 후, 폴리실리콘 패턴(142) 내의 보이드 및 심과 같은 결함(143)이 제거될 수 있다. 결함 제거로 인해 드레인 영역들(D)과 정보 저장 요소(ME)들 사이의 전기적 저항이 약 40% 감소할 수 있다. 결과적으로, RC 신호 지연이 줄어들고, 동작 속도가 증가하여 고집적화에 최적화된 반도체 장치가 제공될 수 있다.
도 14를 참조하여, 실리사이드 패턴(144)이 형성될 수 있다. 실리사이드 패턴(144)은 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi), 텅스텐 실리사이드(WSi2), 백금 실리사이드(PtSi), 또는 몰리브덴 실리사이드(MoSi2)를 포함할 수 있다. 예시적인 실시예에서, 실리사이드 패턴(144)은 코발트 실리사이드일 수 있다. 실리사이드 패턴(144)은 폴리실리콘 패턴(142)의 상부에 접할 수 있다. 실리사이드 패턴(144)은 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드, 또는 몰리브덴 실리사이드와 같은 금속막을 증착하고, 열처리 하여 형성될 수 있다. 미반응된 금속막은 습식 식각 공정으로 제거될 수 있다.
도 15를 참조하여, 금속막(미도시)이 증착될 수 있다. 금속막(미도시)은 텅스텐(W), 구리(Cu), 알루미늄(Al), 질화티타늄(TiN), 코발트(Co), 또는 니켈(Ni) 중의 어느 하나를 포함할 수 있다. 본 발명의 실시예에서, 금속막(미도시)은 W일 수 있다. 베리어막(미도시)이 금속막의 형성 전에 형성될 수 있다. 베리어막은 TiN일 수 있다. 금속막(미도시)이 비트 라인(BL) 및 제2 절연층(130)의 상부면이 노출되도록 평탄화되어, 금속 패턴(146)이 형성될 수 있다. 평탄화 공정은 CMP일 수 있다. 이에 따라, 제2 콘택(140)이 형성될 수 있다. 제2 콘택(140)은 폴리실리콘 패턴(142), 실리사이드 패턴(144), 및 금속 패턴(146)을 포함할 수 있다.
도 16을 참조하면, 제2 콘택(140) 상에 제2 콘택(140)과 전기적으로 연결되는 정보 저장 요소(ME)가 배치될 수 있다. 정보 저장 요소(ME)는 다양한 형태로 구현될 수 있다. 예시적인 실시예에서, 정보 저장 요소(ME)는 커패시터(capacitor)일 수 있다.
다른 실시예에서, 정보 저장 요소(ME)는 가변 저항체를 포함할 수 있다. 일 예로, 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 텔루륨(Te) 및 셀레늄(Se) 중 선택된 적어도 하나를 포함할 수 있다. 상변화 물질은 게르마늄, 안티몬(Sb), 비스무트(Bi), 납(Pb), 주석(Sn), 은(Ag), 비소(As), 황(S), 실리콘, 인(P), 산소(O), 질소(N) 중에서 선택된 적어도 하나를 더 포함할 수 있다. 예컨대, 가변 저항체는 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 선택된 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항체는 자기 터널 접합(Magnetic Tunnel Junction : MTJ) 패턴(미도시)일 수 있다. 이 경우, 가변 저항체는 자유층, 기준층 및 자유층과 기준층 사이에 배치되는 터널 배리어층을 포함할 수 있다. 자유층은 자화 방향이 변경될 수 있으며, 그리고 기준층은 고정된 자화 방향을 가질 수 있다.
이러한 정보 저장 요소(ME)는 제2 콘택(140)를 통해 드레인 영역들(D)과 전기적으로 연결될 수 있다.
본 발명이 적용된 폴리실리콘 패턴을 TEM(투과 전자 현미경) 분석하여, 폴리실리콘 패턴 내의 심 및 보이드 결함이 모두 제거됨을 확인할 수 있다. 다시 말해, 콘택 내부가 폴리실리콘으로 가득 채워질 수 있다. 폴리실리콘의 결정 격자는 기존 공정과 비교할 때 단결정에 더욱 가까운 구조로 형성될 수 있다. 따라서, 결정경계(grain boundary)가 감소되어 이동도(mobility)가 증가될 수 있다. 결과적으로, 본 발명이 적용된 폴리실리콘 패턴을 포함하는 반도체 장치의 동작 시간(tRDL)의 개선이 있을 수 있다.
<응용예>
도 17은 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 17을 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant: PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 18은 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 18을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block : ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory: ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 19는 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 19를 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator: MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 9에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor: ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다.
한편, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예 및 실험예들은 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (10)

  1. 기판을 제공하는 단계;
    상기 기판 상에 절연층을 형성하는 단계;
    상기 절연층에 상기 기판을 노출하는 개구부를 형성하는 단계;
    상기 개구부 하부에 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴에 레이저를 조사하는 단계;
    상기 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계; 및
    상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법.
  5. 제 1 항에 있어서,
    상기 폴리실리콘 패턴은 인 또는 비소의 불순물을 포함하는 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 개구부는 홀 또는 그루브인 반도체 장치 제조 방법.
  7. 소스 영역 및 드레인 영역을 갖는 트랜지스터를 포함하는 기판을 제공하는 단계;
    상기 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층에 상기 기판을 노출하는 제1 개구부를 형성하는 단계;
    상기 제1 개구부 내에 제1 콘택을 형성하는 단계;
    상기 제1 콘택 및 상기 제1 절연층 상에 비트 라인을 형성하는 단계;
    상기 제1 콘택 및 상기 비트 라인을 덮는 제2 절연층을 형성하는 단계;
    상기 제1 절연층 및 상기 제2 절연층을 관통하여 드레인을 노출하는 제2 개구부를 형성하는 단계;
    상기 제2 개구부 하부에 폴리실리콘 패턴을 형성하는 단계;
    상기 폴리실리콘 패턴에 레이저를 조사하는 단계;
    상기 개구부 내의 상기 폴리실리콘 패턴 상에 실리사이드 패턴을 형성하는 단계;
    상기 실리사이드 패턴 상에 금속 패턴을 형성하는 단계; 및
    상기 금속 패턴 상에 정보 저장 요소를 형성하는 단계를 포함하는 반도체 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 레이저는 511 nm 파장의 Yb:YAG 레이저 또는 532 nm 파장의 Nd:YAG 레이저 중의 어느 하나인 반도체 장치 제조 방법.
  9. 제 7 항에 있어서,
    상기 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드 또는 몰리브덴 실리사이드 중의 어느 하나인 반도체 장치 제조 방법.
  10. 제 7 항에 있어서,
    상기 금속 패턴은 텅스텐, 티타늄 질화물, 코발트, 또는 니켈 중의 어느 하나인 반도체 장치 제조 방법.

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