CN109859787B - 记忆体电路 - Google Patents

Abstract

一种记忆体电路于此揭露。记忆体电路包含晶体管开关、覆盖晶体管开关的上方及周围的绝缘结构、多个设置于绝缘结构上方且呈垂直堆叠的记忆单元层、以及金属层结构。晶体管开关包含栅极结构，源极及漏极。每一记忆单元层包含与晶体管开关的源极之间以源极接触孔电性连接的导电底板、位于导电底板上的多个二极管结构、分别位于二极管结构上的多个记忆单元、以及分别位于记忆单元上，与导电底板大致成垂直排列的多个导电层。金属层结构与晶体管开关的漏极之间以漏极接触孔电性连接。如此一来，透过一个控制开关便可控制多个记忆单元层中的多个记忆单元，提高单位面积中的记忆容量，并简化三维记忆体电路的制程步骤，降低制程成本。

Description

记忆体电路

本申请是申请日为2016年02月26日、申请号为201610107337.1、发明名称为“记忆体结构与记忆体电路”的专利申请的分案申请。

技术领域

本发明是关于一种记忆体电路，且特别是关于一种三维记忆体电路。

背景技术

近来，随着现有的记忆体技术面临到尺度上的物理极限，发展新的记忆体技术成为目前相关领域重要的研发课题。

由于现有的二维记忆体阵列中，常用的基本结构是以一个晶体管搭配一个记忆单元进行控制，为了降低成本并提高单位面积上记忆体阵列的记忆容量，如何架构三维记忆体(3D memory)阵列，并以一个晶体管搭配多个记忆单元进行控制，实为当前相关领域极需改进的目标。

发明内容

为解决以上问题，本发明的一技术方案为一种记忆体结构。记忆体结构包含：一晶体管开关，其包含一栅极结构，一源极及一漏极；一绝缘结构，覆盖该晶体管开关的上方及周围；多个记忆单元层，所述记忆单元层设置于该绝缘结构上方且呈垂直堆叠，其中每一记忆单元层包含：一导电底板，与该晶体管开关的该源极之间以一源极接触孔电性连接；多个二极管结构，位于该导电底板上；多个记忆单元，分别位于所述二极管结构上；以及多个导电层，与该导电底板大致成垂直排列，分别位于所述记忆单元上；以及一金属层结构，与该晶体管开关的该漏极之间以一漏极接触孔电性连接。

在本发明的部分实施例中，该金属层结构，位于所述记忆单元层上方。

在本发明的部分实施例中，该金属层结构，设置于所述记忆单元层下方与该绝缘结构中。

在本发明的部分实施例中，该金属层结构包含:一第一金属层，俯视呈长方形状，该第一金属层的一第一端与该漏极接触孔连接；一第二金属层，俯视呈长条状且与该第一金属层大致垂直，该第二金属层设置于该第一金属层上，且与该第一金属层的一第二端连接。

在本发明的部分实施例中，该晶体管开关包含一场效晶体管或一鳍状场效晶体管。

在本发明的部分实施例中，该栅极结构包含：一栅极介电层；一栅极电极，位于该栅极介电层上；以及一隔离层，位于该栅极电极的上方，该隔离层包覆该栅极电极。

在本发明的部分实施例中，所述记忆体单元包含一相变化记忆体或一电阻式记忆体；所述二极管结构分别包含：一N型半导体层，位于该底板上；一P型半导体层，位于该N型半导体层上，与相应的记忆单元层接触。

本发明的另一种技术方案为一种记忆体电路，包含：一控制开关，包含：一栅极端，耦接于一相应的字符线；一漏极端，耦接于一相应的位线；以及一源极端；以及多个记忆单元层，所述记忆单元层每一者各自包含：多个二极管，所述二极管的一第一端耦接于该控制开关的该源极端；多个记忆单元，所述记忆单元的一第一端耦接于相应的二极管的一第二端，所述记忆单元的一第二端，耦接于一相应的选择开关。

在本发明的部分实施例中，记忆体电路还包含：多个选择线，其中所述选择开关的一控制端耦接至相应的选择线用以接收一选择信号以决定所述选择开关是否导通，所述选择开关的一第一端耦接至相应的记忆单元，所述选择开关的一第二端耦接于一接地端。

在本发明的部分实施例中，所述记忆单元为电阻式记忆体或相变化记忆体。

综上所述，本发明的技术方案与现有技术相比具有明显的优点和有益效果。通过上述技术方案，可达到相当的技术进步，并具有产业上的广泛利用价值。本发明透过由一个控制开关控制多个记忆单元层中的记忆单元，提高单位面积中的记忆容量，并简化三维记忆体电路的制程步骤，降低制程成本。

附图说明

图1为根据本发明一实施例所绘示的记忆体电路示意图；

图2A、3A、4A、5A、6A、7A、8A及9A分别绘示本发明一实施例中三维记忆体结构在制程各个阶段的上视图；

图2B、3B、4B、5B、6B、7B、8B及9B分别为图2A、3A、4A、5A、6A、7A、8A及9A沿着AA’剖线的剖面图；

图6C、7C、8C及9C分别为图6A、7A、8A及9A沿着BB’剖线的剖面图；

图10A、11A、12A、13A、14A、15A、16A、17A及18A分别绘示本发明一实施例中三维记忆体结构在制程各个阶段的上视图；

图10B、11B、12B、13B、14B、15B、16B、17B及18B分别为图10A、11A、12A、13A、14A、15A、16A、17A及18A沿着AA’剖线的剖面图；

图14C、15C、16C、17C及18C分别为图14A、15A、16A、17A及18A沿着BB’剖线的剖面图。

具体实施方式

下文是举实施例配合所附附图作详细说明，以更好地理解本发明的态样，但所提供的实施例并非用以限制本揭露所涵盖的范围，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。此外，根据业界的标准及惯常做法，附图仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同元件将以相同的符号标示来进行说明以便于理解。

在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本揭露的用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露的描述上额外的引导。

此外，在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连接”或“耦接”时，可指“电性连接”或“电性耦接”。“连接”或“耦接”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、…等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。

请参阅图1。图1为根据本发明一实施例所绘示的记忆体电路100示意图。如图1所示，于本发明一实施例中，记忆体电路100包含由多条字符线WL1、WL2～WLx和多条位线BL1、BL2～BLx所形成的记忆体阵列。

于此记忆体阵列中，控制开关SW1的栅极端耦接于相应的字符线WL1，控制开关SW1的漏极端耦接于相应的位线BL1。控制开关SW1的源极端耦接至多个记忆单元层S1～Sx。在本发明一实施例中，控制开关SW1可由场效晶体管(field-effect transistor，FET)，或鳍状场效晶体管(FinFET)实作。

记忆单元层S1中包含多个二极管D1、多个记忆单元M1、多个选择开关Q111～Q11x以及多条选择线SL111～SL11x。在结构上，二极管D1的第一端(如：阳极端)耦接于控制开关SW1的源极端，二极管D1的第二端(如：阴极端)耦接于相应的记忆单元M1的第一端。记忆单元M1的第二端耦接于相应的选择开关Q111～Q11x的第一端。

相似地，如图1所示，记忆单元层Sx中亦包含多个二极管Dx、多个记忆单元Mx、多个选择开关Q1x1～Q1xx以及多条选择线SL1x1～SL1xx。在结构上，记忆单元层Sx中二极管Dx、记忆单元Mx以及选择线SL1x1～SL1xx之间的连接关系与记忆单元层S1中相应的元件相似，故于此不再赘述。此外，控制开关SW2为耦接至字符线WL1与位线BL2的控制开关，控制开关SW3、SW4分别为耦接至字符线WL2与位线BL1、BL2的控制开关，其相对应的记忆单元的连接方式与相应于控制开关SW1的记忆单元相似，故于此不再赘述。

值得注意的是，图1中所绘示的电路仅为释例之用，在部分实施例中，记忆体电路100可为多层多点的结构。举例说，第x层记忆单元层Sx的第y个记忆单元电性连接于选择开关Qxy，选择开关Qxy根据相应的选择线SLxy的信号导通或关断，其中x、y为任意正整数。

选择线SL111～SL1xx分别耦接至相应的选择开关Q111～Q1xx的控制端，分别用以接收选择信号以决定选择开关Q111～Q1xx是否导通，以及配合字符线WL1、WL2和位线BL1、BL2选取记忆体阵列中相对应的记忆单元M1～Mx。于本发明部分实施例中，记忆单元M1～Mx可为电阻式记忆体或相变化记忆体，但并不以此为限。

透过以上的记忆体电路，仅需一个控制开关SW1便可控制多个记忆单元层S1～Sx中的多个记忆单元M1～Mx，透过三维记忆体电路的设置，可以节省空间，提高单位面积中的记忆容量，并降低制程成本。

上述记忆体电路的具体制程方式和记忆体结构将在以下段落中搭配附图进行说明，并分别说明记忆单元是配置于第一层金属层下方或上方的不同制程步骤和记忆体结构。惟为更容易理解本发明三维记忆体电路的制造流程，下列附图中未特别绘示选择开关Qxxx，选择开关Qxxx为晶体管，其可在制作控制开关SWx时同时完成，且与记忆单元Mx的连接方式亦为习知的半导体技术。

请参阅图2A、3A、4A、5A、6A、7A、8A及9A，图2B、3B、4B、5B、6B、7B、8B及9B，与图6C、7C、8C及9C以理解本发明的三维记忆体电路中配置于第一层金属层下方的记忆单元的制备方法。图2A、3A、4A、5A、6A、7A、8A与9A分别绘示三维记忆体结构在制程各个阶段的上视图，图2B、3B、4B、5B、6B、7B、8B与9B分别为图2A、3A、4A、5A、6A、7A、8A与9A沿着AA’剖线的剖面图。图6C、7C、8C与9C分别为图6A、7A、8A与9A沿着BB’剖线的剖面图。为方便起见，以下实施例是搭配图1所示记忆体电路进行说明，但并非用以限制本发明。

首先，如图2A至图2B所示，先形成一主动层120(Active area)与绝缘层125于一基层110上。主动区(Active area)120与绝缘层125可由光罩、光罩蚀刻，乃至于STI浅沟渠隔离技术(Shallow Trench Isolation，STI)等多种方式形成。

继续参阅图3A至图3B，形成一栅极结构130至主动层120上。在此步骤中，是先沉积栅极介电层132于主动层120上，接着再沉积栅极电极于栅极介电层132上。在部分实施例中，栅极介电层132的材质包含氧化硅、氧化铪、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化钽铪，或其组合。栅极电极的材质可包含多晶硅、钨、铝、钛、氮化钛、钽、氮化钽、钴、铜、镍、或其组合。举例来说，在部分实施例中，栅极电极可包含多晶硅层134和位于多晶硅层134上的硅化物层136，硅化物层136的材质可为金属硅化物以降低栅极电极的电阻值。

接着，形成隔离层138位于栅极电极的上方并接触主动层120，隔离层138与栅极介电层132形成一封闭空间以包覆栅极电极。如此一来，便可于主动层120上形成栅极结构130。值得注意的是，隔离层138与绝缘层125可以相同或不同的材质所组成，当隔离层138与绝缘层125以不同的材质所组成时，两者间将具有一介面。在部分实施例中，绝缘层125的材质为主动层120的材质的氧化物，而隔离层138的材质可包含氧化硅、氮化硅、氧化铝与氮化铝，但不以此为限。在部分实施例中，形成栅极介电层132与栅极电极的方式可例如为物理气相沉积、化学气相沉积或原子层沉积，但不以此为限。

继续参阅图4A至图4B，沉积绝缘层140至基层110上，覆盖隔离层138。接着，移除部分的绝缘层140，以形成一源极接触孔145并暴露部分的主动层120。于部分实施例中，在此步骤中，是先将光阻层(未绘示)旋转涂布至绝缘层140上，再利用曝光显影将一光罩(未绘示)的图案转移至光阻层上，以暴露部分的绝缘层140。最后使用干蚀刻或湿蚀刻制程，以通过光阻层移除部分的绝缘层140，而形成源极接触孔145。在本发明的部分实施例中，在形成源极接触孔145后即移除光阻层。

继续参阅图5A至图5B，将导电介质152填充于源极接触孔145中，并于绝缘层140上形成底板150。在本发明的部分实施例中，形成底板150的方式可例如为物理气相沉积、化学气相沉积或原子层沉积。

继续参阅图6A至图6C，形成绝缘层160于绝缘层140和底板150上。之后，研磨绝缘层160，以令使绝缘层160的一上表面与底板150的一上表面为共平面。在本发明的部分实施例中，是以化学机械研磨法(chemical mechanical polishing,CMP)研磨绝缘层160。接着，依序于绝缘层160与底板150的上表面之上形成N型半导体层172、P型半导体层174以形成二极管结构170，并于二极管结构170之上形成记忆单元180。

记忆单元180可由相变化记忆体(Phase-Change Memory，PCM/Phase ChangeRandom Access Memory，PCRAM)或电阻式记忆体(Resistive random-access memory，RRAM/ReRAM)等等实作。举例来说，在部分实施例中可于二极管结构170之上形成一对金属-绝缘-金属(MIM)结构形成电阻式记忆体，作为记忆单元180。

在部分实施例中，二极管结构170中的N型半导体层172的材料可包含于第四族元素如硅晶体或锗晶体中掺杂少量杂质磷元素或砷元素。P型半导体层174的材料可包含于第四族元素如硅晶体或锗晶体中掺杂少量杂质硼元素或铝元素。

在部分实施例中，二极管结构170的材料亦可包含三五族半导体如磷化铝、砷化铝、砷化镓、氮化镓，掺杂少量杂质如硒、碲、硅、锗、铍、锌、镉，或以其他本领域相关人士所熟知的三元或四元化合物分别形成N型半导体层172和P型半导体层174。

接着，以光罩蚀刻移除部分的记忆单元180、P型半导体层174以及N型半导体层172。在此步骤中，是先将光阻层(未绘示)旋转涂布至记忆单元180上，再利用曝光显影将一光罩(未绘示)的图案转移至光阻层上。最后使用干蚀刻或湿蚀刻制程，以通过光阻层移除部分的N型半导体层172、P型半导体层174以及记忆单元180。

移除部分的记忆单元180、P型半导体层174以及N型半导体层172之后，形成绝缘层190，并研磨绝缘层190，以令使绝缘层190的一上表面与记忆单元180的一上表面为共平面。如此一来，便可形成多个二极管结构与记忆单元彼此串联的结构。最后，以钨(W)或是其他导体形成导电层185，并同样以光罩蚀刻方式移除部分的导电层185，如此一来，便可在相互配置为垂直的底板150和导电层185之间，设置多个由二极管结构170和记忆单元180串联的记忆格。

继续参阅图7A至图7C，反复重复如图6A至图6C中所示的步骤，可形成多层底板150、二极管结构170、记忆单元180与导电层185的层叠结构。值得注意的是，虽然在图7A至图7B中绘示了两层记忆单元层，但实际上记忆单元层的层数以及每一层中的记忆单元个数皆可依实际需求进行调整。

最后，请参阅图8A至图8C以及图9A至图9C，移除部分的绝缘层，以形成一漏极接触孔195并暴露部分的主动层120，并将导电介质192填充于漏极接触孔195中，最后于表面形成第一层金属层ML。如此一来，便可于第一层金属层ML下方形成三维记忆体电路的记忆单元M1。在部分实施例中，第一层金属层ML与所述导电层185是配置为相互大致平行。

请参阅图10A、11A、12A、13A、14A、15A、16A、17A及18A，图10B、11B、12B、13B、14B、15B、16B、17B及18B，以及图14C、15C、16C、17C及18C以理解本发明的三维记忆体电路中配置于第一层金属层上方的记忆单元的制备方法。图10A、11A、12A、13A、14A、15A、16A、17A及18A分别绘示三维记忆体结构在制程各个阶段的上视图，图10B、11B、12B、13B、14B、15B、16B、17B及18B分别为图10A、11A、12A、13A、14A、15A、16A、17A及18A沿着AA’剖线的剖面图。图14C、15C、16C、17C及18C分别为图14A、15A、16A、17A及18A沿着BB’剖线的剖面图。与先前实施例相似，为方便起见，以下实施例是搭配图1所示记忆体电路进行说明，但并非用以限制本发明。

首先，如图10A至图10B所示，先形成多个主动层220(Active area)与绝缘层225于一基层210上。如图11A至图11B所示，形成一栅极结构230至主动层220上。在此步骤中，是先沉积栅极介电层232于主动层220上，接着再沉积栅极电极于栅极介电层232上。举例来说，在部分实施例中，栅极电极可包含多晶硅层234和位于多晶硅层234上的硅化物层236。接着，形成隔离层238位于栅极电极的上方并接触主动层220。如此一来，便可于主动层220上形成栅极结构230。

接着，如图12A至图12B，沉积绝缘层240后，移除部分的绝缘层240，以形成一漏极接触孔245并暴露部分的主动层220。上述步骤的具体细节已于先前实施例中详细说明，故于此不再赘述。

继续参阅图13A至图13B，将导电介质252填充于漏极接触孔245中，并于绝缘层240上以光罩蚀刻的方式形成金属层底板250。

继续参阅图14A至图14C，在金属层底板250和绝缘层上形成第一层金属层ML。如图14A所示，从上视图角度观察，第一层金属层ML与主动层220之间交错排列。沿着AA剖线可观察到主动层220(如图14B所示)，沿着BB剖线可观察到第一层金属层ML(如图14C所示)。

换言之，如图13A至图13B与图14A至图14B所示，在部分实施例中，由金属层底板250与第一层金属层ML形成的金属层结构中，金属层底板250俯视呈长方形状，透过金属层底板250的第一端与漏极接触孔连接。第一层金属层ML俯视呈长条状且与金属层底板250大致垂直，第一层金属层ML设置于金属层底板250上，且与金属层底板250的第二端连接。

继续参阅图15A至图15C，继续形成绝缘层255，并移除部分的绝缘层，以形成一接触孔260并暴露部分的主动层220。接着，将导电介质262填充于接触孔260中。继续参阅图16A至图16C，以光罩蚀刻的方式形成底板265，使得底板265分别与接触孔260连接。在部分实施例中，底板265是配置为与第一层金属层ML大致垂直。

形成底板265后，形成绝缘层290于成底板265之上以覆盖底板265，后平面研磨绝缘层290以露出底板265，如图17A至图17C所示，便可于底板265上依序形成N型半导体层272、P型半导体层274以形成二极管结构270，并于二极管结构270之上形成记忆单元280和导电层285。其中形成二极管结构270、记忆单元280和导电层285的具体细节与先前所述实施例中相似，故于此不再赘述。

最后请参阅图18A至图18C，反复重复如图17A至图17C中所示的步骤，可形成多层底板265、二极管结构270、记忆单元280与导电层285的层叠结构。值得注意的是，虽然在图18A至图18C中绘示了两层记忆单元层，但实际上记忆单元层的层数以及每一层中的记忆单元个数皆可依实际需求进行调整。如此一来，便可于第一层金属层ML上方形成三维记忆体电路的记忆单元。

透过上述栅极先制(gate-first)的制程方式，便可形成包含主动层、栅极结构、金属层ML以及多个记忆单元层的记忆体结构。

在部分实施例中，本发明的记忆体结构包含晶体管开关，绝缘结构、多个记忆单元层以及金属层结构。晶体管开关其包含栅极结构、源极及漏极。绝缘结构覆盖晶体管开关的上方及周围。金属层结构与晶体管开关的漏极之间以漏极接触孔电性连接。记忆单元层设置于绝缘结构上方，且呈垂直堆叠，其中每一记忆单元层各自包含与该晶体管开关的该源极之间以源极接触孔电性连接的导电底板、位于底板上的多个二极管结构、分别位于所述二极管结构上的多个记忆单元，以及分别位于记忆单元上，与导电底板大致成垂直排列的多个导电层。

在结构上，栅极结构位于主动层上。金属层ML与主动层之间以接触孔电性连接。记忆单元层S1～Sx彼此呈垂直堆叠，每一记忆单元层S1～Sx中各自包含于底板上形成并串联的多个二极管结构D1和多个记忆单元M1，并透过接触孔与主动层电性连接。根据不同的制备方式与记忆体结构，记忆单元层S1～Sx可位于金属层ML之下方或上方。

如此一来，便可由上述记忆体结构形成如图1中所示的三维记忆体电路，透过一个控制开关便可控制多个记忆单元层中的多个记忆单元，节省空间，提高单位面积中的记忆容量，并简化三维记忆体电路的制程步骤，降低制程成本。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (7)

1.一种记忆体电路，其特征在于，包含：

多条字符线；

多条位线，所述多条位线与所述多条字符线交叉排列形成一记忆体阵列；多个控制开关，分别设置于所述多条位线与所述多条字符线交叉处，所述多个控制开关每一者，包含：一栅极端，耦接于相应的字符线；一漏极端，耦接于相应的位线；以及一源极端；

一绝缘结构，覆盖该些控制开关的上方及周围；

多个记忆单元层，其设置于该绝缘结构上方且呈垂直堆叠，所述多个记忆单元层每一者各自包含：

一导电底板，与该控制开关的该源极之间以一源极接触孔电性连接；多个二极管，其位于该导电底板上，所述多个二极管每一者的一第一端耦接于相应的控制开关的源极端；多个记忆单元，其分别位于所述多个二极管上，与所述多个二极管一一对应连接，所述多个记忆单元每一者的一第一端耦接于相应的二极管的一第二端，所述多个记忆单元每一者的一第二端，耦接于一相应的选择开关的一第一端；多个导电层，与该导电底板成垂直排列，一对一对应位设置于所述多个记忆单元上；

多个选择线，其中所述选择开关的一控制端耦接至相应的选择线用以接收一选择信号以决定所述选择开关是否导通，所述选择开关的一第二端耦接于一接地端；以及

一金属层结构，与该控制开关的该漏极之间以一漏极接触孔电性连接。

2.根据权利要求1所述的记忆体电路，其特征在于，所述记忆单元为电阻式记忆体或相变化记忆体。

3.根据权利要求1所述的记忆体电路，其特征在于，该金属层结构，位于所述多个记忆单元层上方。

4.根据权利要求1所述的记忆体电路，其特征在于，该金属层结构，设置于所述多个记忆单元层下方的该绝缘结构中。

5.根据权利要求4所述的记忆体电路，其特征在于，该金属层结构包含：

一第一金属层，俯视呈长方形状，该第一金属层的一第一端与该漏极接触孔连接；

一第二金属层，俯视呈长条状且与该第一金属层垂直，该第二金属层设置于该第一金属层上，且与该第一金属层的一第二端连接。

6.根据权利要求5所述的记忆体电路，其特征在于，所述多个二极管每一者分别包含：

一N型半导体层，位于该底板上；

一P型半导体层，位于该N型半导体层上，与相应的记忆单元层接触。

7.根据权利要求6所述的记忆体电路，其特征在于，该控制开关包含一场效晶体管或一鳍状场效晶体管。

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